JP3807836B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその半導体装置の製造方法に関し、より特定的には、メモリセルを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、揮発性半導体装置の一種として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。ＳＲＡＭでは、マトリックス（行列）状に配置された相補型データ線（ビット線）とワード線との交差部にメモリセルを配置する。図３２は、従来のＳＲＡＭのメモリセル部を示した等価回路図である。図３２を参照して、以下ＳＲＡＭの回路構成について説明する。
【０００３】
従来のＳＲＡＭのメモリセルは、２つのアクセストランジスタＡ１およびＡ２と、２つのドライバトランジスタＤ１およびＤ２と、２つの負荷トランジスタＰ１およびＰ２とによって構成されている。また、２つの負荷トランジスタＰ１およびＰ２と、２つのドライバトランジスタＤ１およびＤ２とによってフリップフロップ回路が構成される。このフリップフロップ回路により、クロスカップリング（交差接続）させた２つの記憶ノードＮ１およびＮ２を構成する。記憶ノードＮ１およびＮ２は、Ｈｉｇｈ（Ｎ１），Ｌｏｗ（Ｎ２）、または、Ｌｏｗ（Ｎ１），Ｈｉｇｈ（Ｎ２）の双安定状態を有する。この双安定状態は、所定の電源電圧が与えられている限り保持し続けられる。
【０００４】
アクセストランジスタＡ１およびＡ２の一方のソース／ドレイン領域は、フリップフロップ回路の入出力端子である記憶ノードＮ１およびＮ２に接続される。また、アクセストランジスタＡ１およびＡ２の他方のソース／ドレイン領域はビット線に接続される。また、アクセストランジスタＡ１およびＡ２のゲート電極はワード線に接続される。このワード線により、アクセストランジスタＡ１およびＡ２のＯＮ／ＯＦＦが制御される。
【０００５】
また、ドライバトランジスタＤ１およびＤ２のドレイン領域は、アクセストランジスタＡ１およびＡ２の一方のソース／ドレイン領域にそれぞれ接続されている。ドライバトランジスタＤ１およびＤ２のソース領域は、ＧＮＤ線（Ｖ_EE線）に接続されている。ドライバトランジスタＤ１のゲート電極は、アクセストランジスタＡ２のソース／ドレイン領域に接続されており、ドライバトランジスタＤ２のゲート電極は、アクセストランジスタＡ１のソース／ドレイン領域に接続されている。負荷トランジスタＰ１およびＰ２の一方のソース／ドレイン領域は、アクセストランジスタＡ１およびＡ２の一方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域は電源線（Ｖ_CC線）に接続されている。
【０００６】
動作としては、データを書き込むときは、ワード線（ＷＬ）を選択してアクセストランジスタＡ１およびＡ２をＯＮさせる。そして、所望の論理値に応じてビット線対に強制的に電圧を印加することによって、フリップフロップ回路の双安定状態を上記したいずれかの状態に設定する。
【０００７】
データを読み出すときは、アクセストランジスタＡ１およびＡ２をＯＮさせる。そして、記憶ノードＮ１およびＮ２の電位をビット線に伝達する。
【０００８】
このようなＳＲＡＭにおいて、負荷トランジスタとして基板上に形成されたＰＭＯＳを用いたいわゆる６トランジスタ型のＳＲＡＭセル（以下Ｆｕｌｌ−ＣＭＯＳ型ＳＲＡＭセルと称す）が実用に供されている。
このＦｕｌｌ−ＣＭＯＳ型ＳＲＡＭセルにおいて、フリップフロップ回路の一方のインバータを構成する負荷トランジスタのＰＭＯＳのドレイン領域（Ｐ⁺拡散領域）とドライバトランジスタであるＮＭＯＳのドレイン領域（Ｎ⁺拡散領域）を接続する必要がある。
【０００９】
【発明が解決しようとする課題】
従来、Ｆｕｌｌ−ＣＭＯＳ型ＳＲＡＭセルにおいて、トランジスタ相互の拡散層を接続する配線および近接する相互を接続する配線全てを意味するインターコネクト（局所配線）には、オーミック接触の得られる金属配線を用いていた。例えば、配線に金属配線を用いる従来技術としては、特開平９−５５４４０号公報に示される完全ＣＭＯＳ型ＳＲＡＭが知られている。この半導体装置の構成は、タングステン埋め込み電極により金属配線層と基板とを接続し、さらに近接する相互を接続する局所配線用接続孔もタングステン埋め込み電極により接続する構成である。
【００１０】
しかし、一般的に金属配線は加工が困難であり、パターンのピッチが小さくならないため、より一層の微細化が困難であるという問題点があった。また、一般的に金属配線は耐熱性に劣り、パターン形成後の熱処理が制限されるという問題点もあった。
【００１１】
そこで、従来のＦｕｌｌ−ＣＭＯＳ型ＳＲＡＭセルにおいて、特に、負荷トランジスタであるＰＭＯＳのドレイン領域とドライバトランジスタであるＮＭＯＳのドレイン領域を接続する配線として、多結晶シリコン膜を用いることが考えられている。しかし、従来のＳＲＡＭにおいて、負荷トランジスタであるＰＭＯＳのドレイン領域とドライバトランジスタであるＮＭＯＳのドレイン領域を接続する配線として、多結晶シリコン膜を用いた場合、以下に説明する問題点が発生する。
【００１２】
図３３は、従来のＳＲＡＭの問題点を説明するための等価回路図であり、図３４は、従来のＳＲＡＭの問題点を説明するための断面構造図である。
図３４において、５１はＮ^-型シリコン基板、５２はＰ型ウェル領域、５３はＮ型ウェル領域、５４は素子分離のためのフィールド絶縁膜である。フィールド絶縁膜５４によって囲まれるＰ型ウェル領域５２の表面には、ドライバトランジスタが形成されている。ドライバトランジスタは、Ｎ⁺型ソース／ドレイン領域５５ａ、５５ｂ、Ｎ^-型ソース／ドレイン領域５６ａ〜５６ｃ、ゲート酸化膜５８、ゲート電極５９ａ、サイドウォール酸化膜６０で構成されている。
【００１３】
また、フィールド絶縁膜５４によって囲まれるＮ型ウェル領域５３表面には、負荷トランジスタが形成されている。負荷トランジスタは、Ｐ⁺型ソース／ドレイン領域５７、ゲート酸化膜５８、ゲート電極５９ｂ、サイドウォール酸化膜６０で構成されている。そして全面を覆うように、シリコン酸化膜６１が形成されている。ドライバトランジスタのＮ⁺型ソース／ドレイン領域５５ｂと負荷トランジスタのＰ⁺型ソース／ドレイン領域５７上にはコンタクトホール６２ａおよび６２ｂが形成されている。そして、コンタクトホール６２ａおよび６２ｂの内部とシリコン酸化膜６１上には、多結晶シリコン膜６３が形成されている。この多結晶シリコン膜６３は、ボロンなどのＰ型不純物がドーピングされたＰ型多結晶シリコン膜である。このＰ型多結晶シリコン膜により、ドライバトランジスタのＮ⁺型ソース／ドレイン領域５５ｂと負荷トランジスタのＰ⁺型ソース／ドレイン領域５７は接続されている。
【００１４】
しかし、１層の配線でトランジスタ間の接続をおこなうと、一つの導電型の多結晶シリコン膜で、負荷素子であるＰＭＯＳのドレイン領域とドライバトランジスタであるＮＭＯＳのドレイン領域を接続することになる。１層の一つの導電型の多結晶シリコン膜で接続をおこなった場合、図３３、図３４に示すように、後の熱処理による多結晶シリコン膜からのシリコン基板中への不純物拡散により、シリコン基板中にＰＮダイオードを形成してしまうという問題点が新たに発生する。
【００１５】
これは、Ｐ型の不純物を含む多結晶シリコン膜６３中のＰ型不純物が基板に拡散し、Ｎ⁺型ソース／ドレイン領域５５ｂ中にＰ⁺拡散領域６４を形成してしまうためである。この結果、記憶ノードＮ１、Ｎ２のＨｉｇｈ側がＶ_CC−Ｖ_bi(Ｖ_bi：ＰＮ接合のビルトインポテンシャル≒０．８Ｖ）までしか上がらないため、記憶ノードのＨｉｇｈノードが不安定になりやすい。このように、Ｈｉｇｈノードが不安定になると、ソフトエラー耐性の劣化が顕在化してくる。
【００１６】
ここでソフトエラーについて説明する。ソフトエラーとは、以下のような現象をいう。パッケージ材料などの外部からのα線が入射して発生した電子・正孔対のうち、電子がメモリセルの記憶ノードに引き寄せられる。このためメモリセルの記憶情報が反転されてランダムなエラーが生じる。このエラーをソフトエラーと呼ぶ。このように、メモリセルのＨｉｇｈノード電位が低下して記憶ノードに蓄積される電荷が低減してしまうと、ソフトエラー耐性が劣化するという問題が生じる。
【００１７】
さらに、多結晶シリコン膜で負荷トランジスタであるＰＭＯＳのドレイン領域とドライバトランジスタであるＮＭＯＳのドレイン領域を接続した場合、シリコン基板中に形成されるＰＮダイオードの問題や多結晶シリコン膜の配線抵抗自体が高いために、負荷トランジスタであるＰＭＯＳのドレイン領域とドライバトランジスタであるＮＭＯＳのドレイン領域の接続抵抗が高くなってしまう。このため、記憶ノードへの電荷の供給が困難となり、メモリセルのＨｉｇｈノードに蓄積される電荷が低減してしまう。その結果、ソフトエラーが発生しやすくなるという問題が生じる。
【００１８】
さらにまた、Ｆｕｌｌ−ＣＭＯＳ型ＳＲＡＭセルは、２個のＰＭＯＳと４個のＮＭＯＳをレイアウトしなければならないため、セル面積が他のＳＲＡＭに比べて大きくなるという問題点があった。
【００１９】
本発明は、かかる従来のＦｕｌｌ−ＣＭＯＳ型ＳＲＡＭセルの問題点を改善するためになされたもので、この発明の１つの目的は、パターン化が容易でメモリセルサイズのより一層の微細化および高集積化が可能な半導体装置を提供することである。
【００２０】
また、この発明のもう１つの目的は、１層の同一導電型の多結晶シリコン膜でＰＭＯＳドレインとＮＭＯＳドレインを接続した時に問題となる、多結晶シリコン膜からシリコン基板中への不純物の拡散を防止することにより、シリコン基板中に形成される理想的なＰＮダイオードの形成を防止することである。これにより、記憶ノードのＨｉｇｈノードを安定化させ、ソフトエラー耐性の劣化を改善することが可能な半導体装置を提供することである。
【００２１】
さらにまた、この発明のもう１つの目的は、多結晶シリコン膜の配線抵抗自体が高いために問題となるＰＭＯＳドレインとＮＭＯＳドレインの接続抵抗を低減することおよび記憶ノードの容量を増加させることにより、記憶ノードのＨｉｇｈノードを安定化させ、ソフトエラー耐性の劣化を改善することが可能な半導体装置を提供することである。
【００２２】
また、この発明のさらにもう１つの目的は、メモリセルサイズのより一層の微細化と高集積化を図ると共に、ソフトエラー耐性の劣化を改善することのできる半導体装置の製造方法を提供することである。
【００２３】
【課題を解決するための手段】
この発明に係る半導体装置は、少なくとも２層の配線層が接続孔を通じて電気的に接続された配線接続構造を有する半導体装置であって、主表面を有する半導体基板と、半導体基板の主表面に形成された、第１の不純物領域と第２の不純物領域と、半導体基板上に形成され、第１の不純物領域の表面に達する第１の貫通孔を有する第１の絶縁膜と、第１の絶縁膜上に形成され、第１の貫通孔を通じて第１の不純物領域に電気的に接続された第１の配線と、第１の配線を覆うように形成された第２の絶縁膜と、第２の絶縁膜上に形成された第２の配線とを備え、第２の配線は、第１の絶縁膜、第１の配線および第２の絶縁膜を貫通するように形成された第２の貫通孔を通じて、第２の不純物領域に電気的に接続されており、第１の不純物領域と第２の不純物領域との接続が、第１の配線、第２の配線および第２の不純物領域を第２の貫通孔内で接続することによってなされており、第１の配線と第２の配線のいずれか一方の配線が多結晶シリコン膜であり、半導体装置が、第１および第２の負荷トランジスタと、第１および第２のドライバトランジスタと、第１および第２のアクセストランジスタを備えたＳＲＡＭであって、第１の配線が第１および第２の負荷トランジスタのドレイン領域引き出し配線であり、第２の配線が第１および第２のドライバトランジスタのドレイン領域引き出し配線であり、第１および第２のドライバトランジスタのドレイン領域引き出し配線と同一の製造工程で第２の絶縁膜上に形成された接地配線をさらに含み、第１および第２の負荷トランジスタのドレイン領域引き出し配線が第２の絶縁膜を介して接地配線と互いに立体的に重なって形成されており、第１の負荷トランジスタのドレイン領域引き出し配線が第２の絶縁膜を介して第２のドライバトランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されているものである。
【００２４】
また、この発明に係る半導体装置は、第１および第２の負荷トランジスタのドレイン領域引き出し配線と同一の製造工程で形成された電源配線をさらに含み、電源配線と接地配線とが互いに立体的に重なって形成されているものである。
【００２５】
さらにまた、この発明に係る半導体装置は、少なくとも２層の配線層が接続孔を通じて電気的に接続された配線接続構造を有する半導体装置であって、主表面を有する半導体基板と、半導体基板の主表面に形成された、第１の不純物領域と第２の不純物領域と、半導体基板上に形成され、第１の不純物領域の表面に達する第１の貫通孔を有する第１の絶縁膜と、第１の絶縁膜上に形成され、第１の貫通孔を通じて第１の不純物領域に電気的に接続された第１の配線と、第１の配線を覆うように形成された第２の絶縁膜と、第２の絶縁膜上に形成された第２の配線とを備え、第２の配線は、第１の絶縁膜、第１の配線および第２の絶縁膜を貫通するように形成された第２の貫通孔を通じて、第２の不純物領域に電気的に接続されており、第１の不純物領域と第２の不純物領域との接続が、第１の配線、第２の配線および第２の不純物領域を第２の貫通孔内で接続することによってなされており、第１の配線と第２の配線のいずれか一方の配線が多結晶シリコン膜であり、半導体装置が、第１および第２の負荷トランジスタと、第１および第２のドライバトランジスタと、第１および第２のアクセストランジスタを備えたＳＲＡＭであって、第１の配線が第１および第２のドライバトランジスタのドレイン領域引き出し配線であり、第２の配線が第１および第２の負荷トランジスタのドレイン領域引き出し配線であり、第１および第２のドライバトランジスタのドレイン領域引き出し配線と同一の製造工程で第１の絶縁膜上に形成された接地配線をさらに含み、接地配線が第２の絶縁膜を介して第１および第２の負荷トランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されており、第２のドライバトランジスタのドレイン領域引き出し配線が第２の絶縁膜を介して第１の負荷トランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されているものである。
【００２６】
また、この発明に係る半導体装置は、第１および第２の負荷トランジスタのドレイン領域引き出し配線と同一の製造工程で形成された電源配線をさらに含み、電源配線と接地配線とが互いに立体的に重なって形成されているものである。
【００３９】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて説明する。
【００４０】
実施の形態１．
図１はこの発明の実施の形態１によるＳＲＡＭのメモリセル部の平面レイアウト図であり、図２は、図１のＡ−Ａ線に沿った断面構造図である。
まず、図２を参照して、実施の形態１によるＳＲＡＭのメモリセル部の断面構造について説明する。
【００４１】
この実施の形態１によるメモリセル部では、Ｎ^-型シリコン基板１の表面にＰ^-型ウェル領域３とＮ^-型ウェル領域４が形成されている。また、Ｐ^-型ウェル領域３とＮ^-型ウェル領域４の表面の所定の領域には素子分離のためのフィールド絶縁膜２が形成されている。フィールド絶縁膜２によって囲まれるＮ^-型ウェル領域４表面には、Ｐ⁺型ソース／ドレイン領域９が形成されている。また、Ｐ^-型ウェル領域３表面には、所定の間隔を隔ててＮ⁺型ソース／ドレイン領域８ａ、８ｂが形成されている。Ｎ⁺型ソース／ドレイン領域８ａ、８ｂの両側には、Ｎ^-型ソース／ドレイン領域６ａ〜６ｃが形成されている。Ｎ^-型ソース／ドレイン領域６ａ〜６ｃと、Ｎ⁺型ソース／ドレイン領域８ａ、８ｂとによって、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース／ドレイン領域が構成される。
【００４２】
Ｎ⁺型ソース／ドレイン領域８ａ、８ｂとの間に位置するチャネル領域上には、ゲート絶縁膜３０を介してアクセストランジスタのゲート電極５ａが形成されている。また、ゲート酸化膜３０を介したＰ^-型ウェル領域３とフィールド絶縁膜２上にまたがって、ドライバトランジスタと負荷トランジスタより構成されるインバータ２からドライバトランジスタと負荷トランジスタにより構成されるインバータ１への引き出し部５ｃが形成されている。また、Ｎ^-型ウェル領域４のフィールド絶縁膜２上には、ドライバトランジスタと負荷トランジスタにより構成されるインバータ１からドライバトランジスタと負荷トランジスタにより構成されるインバータ２への引き出し部５ｂが形成されている。
【００４３】
アクセストランジスタのゲート電極５ａ（図１において、５ａはワード線である）と引き出し部５ｂおよび５ｃ（図１において、５ｂ、５ｃはドライバトランジスタと負荷トランジスタのゲート電極配線である）は、第１層目の多結晶シリコン膜で形成されている。その側表面には、サイドウォール酸化膜７が形成されている。また、全面を覆うように、シリコン酸化膜１０が形成されている。シリコン酸化膜１０の所定領域にはコンタクトホール１１ａ〜１１ｄが形成されている。
【００４４】
コンタクトホール１１ａ〜１１ｄの形成されたシリコン酸化膜１０上には、第２層目の多結晶シリコン膜が形成されている。この第２層目の多結晶シリコン膜は、ボロン（Ｂ）などのＰ型不純物がドーピングされたＰ型多結晶シリコン膜である。この第２層目の多結晶シリコン膜により、コンタクトホール１１ａ内とシリコン酸化膜１０上には、Ｐ⁺型ソース／ドレイン領域９に接触するように、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａが形成されている。Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａは、１２ｂとしてインバータ２上においても形成されている。また、シリコン酸化膜１０上には、Ｖ_CC配線１２ｃも形成されている。
【００４５】
Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａとＶ_CC配線１２ｃとシリコン酸化膜１０の上部を覆うように、シリコン酸化膜１３が形成されている。そのシリコン酸化膜１３、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａの一部およびシリコン酸化膜１０には、直接コンタクト孔１４ａ〜１４ｇが形成されている。直接コンタクト孔１４ａ〜１４ｇを埋め込むように、第３層目の多結晶シリコン膜が形成される。第３層目の多結晶シリコンには、Ｎ型不純物であるリンがドーピングされている。
【００４６】
まず、直接コンタクト孔１４ａ、１４ｂを埋め込むように形成されているのは、ビット線コンタクトパッド１５ａ、１５ｂである。１５ｃは、ＧＮＤ配線である。１５ｄ、１５ｅはＮ⁺型ソース／ドレイン領域引き出し配線である。Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｄによりＮ⁺型ソース／ドレイン領域８ｂ、Ｎ^-型ソース／ドレイン領域６ｃ、引き出し部５ｃ、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａが接続されている。
【００４７】
また、シリコン酸化膜１３と第３層目の多結晶シリコン膜で形成された１５ａ〜１５ｅを覆うように層間絶縁膜１６が形成されている。層間絶縁膜１６の、ビット線コンタクトパッド１４ａ上に位置する領域には、ビット線コンタクトホール１７ｂが形成されている。このビット線コンタクトホール１７ｂ内でビット線コンタクトパッド１５ａに電気的に接触するとともに層間絶縁層１６の上部表面上に沿って延びるようにビット線１８ｂが形成されている。
【００４８】
ビット線１８ｂは、アルミニウムなどからなる金属配線によって形成されている。図２では、ビット線１８ｂのみ示されているが、実際には図１に示すように１つのメモリセル内にビット線１８ｂと１８ｃが間隔を隔てて互いに平行に延びるように形成されている。また、ビット線１８ｂ、１８ｃと同じ金属配線でＧＮＤ線１８ａとＧＮＤ線１８ｄも形成される。
【００４９】
上記のように、実施の形態１によるＳＲＡＭのメモリセルでは、負荷トランジスタのドレイン領域であるＰ⁺型ソース／ドレイン領域９と、ドライバトランジスタのソース／ドレイン領域であるＮ⁺型ソース／ドレイン領域８ｂとの接続が、２層の多結晶シリコン膜を用いて形成されているので、耐熱性の高い信頼性のある接続を得ることができるとともに、金属配線と比べてパターニングが容易であるため微細化が可能であり、高集積化が可能な半導体装置が得られるという効果がある。
【００５０】
さらに、以下、実施の形態１によるメモリセルの特徴を適宜後述する実施の形態１の製造プロセスを説明するための図５〜図１０を参照して説明する。
【００５１】
実施の形態１によるメモリセルでは、図９に示すように、第２層目の多結晶シリコン膜であるＰ⁺型ソース／ドレイン領域引き出し配線１２ａと、第３層目の多結晶シリコン膜であるＧＮＤ配線１５ｃが立体的に互いに重なるように形成されている。これにより図３に示すＳＲＡＭの等価回路図における記憶ノード蓄積電荷Ｑ１が構成され、記憶ノードの容量を増加させることができる。
【００５２】
また、図９に示すように、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ｂと、ＧＮＤ配線１５ｃが立体的に互いに重なるように形成されている。これにより図３に示すＳＲＡＭの等価回路図における記憶ノード蓄積電荷Ｑ２が構成され、記憶ノードの容量を増加させることができる。さらにまた、図９に示すように、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａと、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｅが立体的に互いに重なるように形成されている。これにより図３に示すＳＲＡＭの等価回路図における記憶ノード蓄積電荷Ｑ３が構成され、記憶ノードの容量を増加させることができる。
【００５３】
図３に示した以上の構成により、ＳＲＡＭのセルの等価回路における記憶ノードの容量Ｑ１〜Ｑ３を増加させることができる。よって、記憶ノードのＨｉｇｈノードが安定に保たれているのでソフトエラー耐性を著しく向上させることができる。
これにより、従来、多結晶シリコン膜をＰＭＯＳドレインとＮＭＯＳドレインの接続配線としたとき、多結晶シリコン膜の配線抵抗自体が高いために接続抵抗が数ｋΩ〜数ＭΩと高くなり、記憶ノードへの電荷の供給が困難となってメモリセルのＨｉｇｈノードに蓄積される電荷が低減しＨｉｇｈノードが不安定になり、これによりソフトエラー耐性の劣化が生じていた問題を解決できる。
【００５４】
また、図３３および図３４に示すように、従来の半導体装置では１層の一つの導電型のＰ型多結晶シリコン膜で負荷トランジスタのＰ⁺型ソース／ドレイン領域５７と、ドライバトランジスタのＮ⁺型ソース／ドレイン領域５５ｂとの接続を行った場合、Ｐ型多結晶シリコン膜６３から拡散した不純物が、Ｎ⁺型ソース／ドレイン領域５５ｂ中にＰ⁺拡散領域６４を形成し、シリコン基板中に理想的なＰＮダイオードを形成してしまうという問題点があった。これにより、記憶ノードＮ１、Ｎ２のＨｉｇｈ側がＶ_CC−Ｖ_bi（Ｖ_bi：ＰＮ接合のビルトインポテンシャル≒０．８Ｖ）までしか上がらないため、記憶ノードのＨｉｇｈノードが不安定になりやすくソフトエラー耐性の劣化が顕在化していた。
【００５５】
しかし、実施の形態１によるＳＲＡＭのメモリセルでは、第２層目の多結晶シリコン膜であるＰ型多結晶シリコン膜と第３層目の多結晶シリコン膜であるＮ型多結晶シリコン膜でＰＮダイオードを形成したので、結晶粒界に形成される電子トラップ、ホールトラップ、中性トラップ等の影響でリーク電流が増加するので、図４に示すように接続抵抗を低減できる。
【００５６】
図４は、実施の形態１のＳＲＡＭの効果を示すグラフである。図４において、横軸は電圧、縦軸は電流を示している。図４において、従来シリコン基板中に理想的なダイオードを形成したＳＲＡＭでは、ビルトインポテンシャル（０．８Ｖ）以下では、順方向の電流はグラフに表示できない程度のわずかな電流しか流れない。しかし、実施の形態１の構造では、ビルトインポテンシャル（０．８Ｖ）以下でも電流が流れるので接続抵抗が低減でき、記憶ノードへの電荷の供給が容易になる。これにより、記憶ノードのＨｉｇｈノードが安定になり、その結果ソフトエラー耐性が改善される。
【００５７】
また、実施の形態１によるメモリセルでは、図９に示すように、直接コンタクト孔１４ｅを介してＮ⁺型ソース／ドレイン領域引き出し配線１５ｄ、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａ、Ｎ⁺型ソース・ドレイン領域８ｂ、ドライバトランジスタと負荷トランジスタで構成されるインバータ２からドライバトランジスタと負荷トランジスタで構成されるインバータ１への引き出し部５ｃが相互に接続されている。
これにより、狭い面積でこれら多くの配線層の接続がプロセスステップの増加を抑えて実現可能であり、高集積化が可能な半導体装置が得られるという効果がある。
【００５８】
また、図７と図９に示すように、Ｖ_CC配線１２ｃは第２層目の多結晶シリコン膜で形成されており、ＧＮＤ配線１５ｃは第３層目の多結晶シリコン膜で形成されている。このように、Ｖ_CC配線１２ｃとＧＮＤ配線１５ｃを別レイヤで形成しかつ重ねて形成しているため、これらを同一の配線層で形成した場合よりも占有面積の低減が可能であり、高集積化が可能な半導体装置が得られる効果がある。
【００５９】
次に、図５〜図１０を参照して、実施の形態１によるＳＲＡＭのメモリセルの製造プロセスについて説明する。なお、図５、図７、図９は平面レイアウト図であり、それぞれの平面レイアウト図のＡ−Ａ線に沿った断面図が図６、図８、図１０である。
【００６０】
まず、図５および図６に示すように、Ｎ^-型シリコン基板１上に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いてＳｉＯ₂膜からなる２０００〜５０００Å程度の膜厚を有するフィールド絶縁膜２を形成する。このフィールド絶縁膜２は、例えばＳｉＯ₂膜（図示せず）をパッド膜とし、その上に形成されたＳｉ₃Ｎ₄膜を耐酸化性マスクとして用いて選択的に熱酸化することにより形成される。
【００６１】
その後、パッド膜であるＳｉＯ₂膜およびＳｉ₃Ｎ₄膜を除去することによって、Ｎ^-型基板１上に半導体層を露出させる。その後、Ｎ^-型シリコン基板１の主表面全面に、例えばボロン（Ｂ）等のＰ型不純物を例えば２００〜７００ＫｅＶで、１×１０¹²〜３×１０¹³ｃｍ^-2程度で注入する。さらに、ボロン（Ｂ）等のＰ型不純物を例えば３０〜７０ＫｅＶ程度で１×１０¹²〜２×１０¹³ｃｍ^-2程度で注入することにより、アクセストランジスタおよびドライバトランジスタのしきい値電圧(Ｖth）の設定を行う。このようにして、Ｎ^-型シリコン基板１の主表面に、１０¹⁶〜１０¹⁸／ｃｍ³程度の不純物濃度を有するＰ^-型ウェル領域３が形成される。
【００６２】
また、同様にＮ^-シリコン基板１の主表面全面に、例えばリン（Ｐ）等のＮ型不純物を例えば７００〜１５００ＫｅＶで１×１０¹²〜３×１０¹³ｃｍ^-2程度で注入する。さらに、ボロン等のＰ型不純物を例えば１０〜５０ＫｅＶ程度で１×１０¹²〜２×１０¹³ｃｍ^-2程度注入して負荷トランジスタのしきい値電圧(Ｖth）設定を行う。このようにして、Ｎ^-型シリコン基板１の主表面に、１０¹⁶〜１０¹⁸／ｃｍ³程度の不純物濃度を有するＮ^-型ウェル領域４が形成される。
【００６３】
次に、Ｎ^-型シリコン基板１の全面を熱酸化することによって、ＳｉＯ₂膜からなる約４０〜１００Åの膜厚を有するゲート絶縁膜（図示せず）を形成する。そのゲート絶縁膜上に、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、例えばホスフィン（ＰＨ₃）などのガスを混入することで、リン濃度１．０〜８．０×１０²⁰ｃｍ^-3で５００〜２０００Å程度の膜厚を有するリンドープト多結晶シリコン膜を堆積する。このリンドープト多結晶シリコン膜は、第１層目の多結晶シリコン膜である。
【００６４】
そして、フォトリソグラフィー技術と反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法を用いて、上記したリンドープト多結晶シリコン膜とその下のゲート絶縁膜とをパターニングする。これにより、図５に示すように、ワード線５ａ、ドライバトランジスタおよび負荷トランジスタのゲート電極用配線５ｂ、５ｃ、ゲート酸化膜３０を形成する。
【００６５】
なお、この発明における断面構造図の切断面においては、ドライバトランジスタと負荷トランジスタのゲート電極は図示されていない。この発明における断面構造図において、５ｂは、ドライバトランジスタと負荷トランジスタで構成されるインバータ１から相手方ノード（インバータ２）への引き出し部、５ｃは、ドライバトランジスタと負荷トランジスタで構成されるインバータ２から相手方ノード（インバータ１）への引き出し部が図示されている。
【００６６】
なお、第１層目の多結晶シリコン膜は、例えばタングステンシリサイド（ＷＳｉ₂）膜などの金属シリサイド膜と、リンドープト多結晶シリコン膜とからなるいわゆるポリサイド配線によって形成してもよい。この第１層目の多結晶シリコン膜は、約１０〜１００Ω／□のシート抵抗を有する。
【００６７】
この後、図６に示すように、ワード線５ａ、引き出し部５ｂおよび５ｃをマスクとして、上記Ｐ^-型ウェル領域３の所定領域表面に、例えばヒ素（Ａｓ）を３０〜７０ＫｅＶで４５度の注入角度でウエハを回転させながら、例えば約１．０〜５．０×１０¹³ｃｍ^-2のドーズ量で注入する。これにより、約１０¹⁷〜１０¹⁹／ｃｍ³程度の不純物濃度を有するＮ^-型ソース／ドレイン領域６ａ〜６ｃを形成する。
【００６８】
さらに、ＬＰＣＶＤ法を用いて、全面に５００〜２０００Å程度の膜厚でＳｉＯ₂膜（図示せず）を堆積した後、そのＳｉＯ₂膜を異方性エッチングする。これにより、ワード線５ａ、および引き出し部５ｂ、５ｃの側面に、５００〜２０００Å程度の幅のサイドウォール酸化膜７を形成する。
【００６９】
この後、ワード線５ａとサイドウォール酸化膜７、引き出し部５ｃとそのサイドウォール酸化膜７とをマスクとして、上記Ｐ^-型ウェル領域３の主表面に、例えばヒ素（Ａｓ）を５０ＫｅＶで約１．０〜５．０×１０¹⁵ｃｍ^-2程度のドーズ量で注入する。これにより、Ｎ⁺型ソース／ドレイン領域８ａ、８ｂを形成する。このＮ⁺型ソース／ドレイン領域は、１０²⁰〜１０²¹／ｃｍ³程度の不純物濃度を有する。このようにして、低濃度のＮ^-型ソース／ドレイン領域６ａ〜６ｃと、高濃度のＮ⁺型ソース／ドレイン領域８ａ、８ｂとからなる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース／ドレイン領域が形成される。
【００７０】
さらに、Ｎ^-型ウェル領域４の主表面上に、例えばＢＦ₂を２０ＫｅＶで約１．０〜５．０×１０¹⁵ｃｍ^-2のドーズ量で注入する。これにより、Ｐ⁺型ソース／ドレイン領域９を形成する。このＰ⁺型ソース／ドレイン領域は、約１０²⁰〜１０²¹／ｃｍ³程度の不純物濃度を有する。
【００７１】
次に、図７および図８に示すように、ＬＰＣＶＤ法を用いて全面に１０００〜１００００Å程度の厚みを有するシリコン酸化膜１０を形成する。フォトリソグラフィー技術とＲＩＥ法とを用いて、シリコン酸化膜１０の所定領域を選択的に除去することによって、Ｐ⁺型ソース／ドレイン領域９の一部を露出させるようなコンタクトホール１１ａ〜１１ｄを形成する。そして、その露出されたＰ⁺型ソース／ドレイン領域９の上部表面に形成された自然酸化膜を、フッ酸（ＨＦ）などを用いて除去する。
【００７２】
その後、ＬＰＣＶＤ法を用いて、２００〜１０００Å程度の膜厚を有する第２層目の多結晶シリコン膜を堆積した後、フォトリソグラフィー技術とＲＩＥ法とを用いて、パターニングする。この後、例えばＢＦ₂を２０ＫｅＶで約１．０×１０¹⁴ｃｍ^-2〜５．０×１０¹⁵ｃｍ^-2程度のドーズ量で第２層目の多結晶シリコン膜１２ａ、１２ｂ、１２ｃの全面に注入する。
この後、例えばランプアニール法を用いることにより、第２層目の多結晶シリコン膜１２ａ〜１２ｃ中のボロンを活性化させる。
【００７３】
その結果、この第２層目の多結晶シリコン１２ａ〜１２ｃは、約０．１Ｋ〜１００ＫΩ／□のシート抵抗値となり、多結晶シリコン膜１２ａ、１２ｂはＰ⁺型ソース／ドレイン領域引き出し配線、多結晶シリコン膜１２ｃはＶ_CC配線となる。
【００７４】
この後、図９および図１０に示すように、ＬＰＣＶＤ法を用いて厚さ約１００〜１０００Åのシリコン酸化膜１３を堆積した後、フォトリソグラフィー技術とＲＩＥ法とを用いて、直接コンタクト孔１４ａ〜１４ｇを形成する。なお、直接コンタクト孔１４ｅは、その下層に形成されているＰ⁺型ソース／ドレイン領域引き出し配線１２ａを貫通して、Ｎ⁺型ソース／ドレイン領域８ｂおよび第１層目の多結晶シリコン膜で形成された引き出し部５ｃの一部も露出するように形成される。
【００７５】
また、直接コンタクト孔１４ｇは、その下層に形成されているＰ⁺型ソース／ドレイン領域引き出し配線１２ｂを貫通して、Ｎ⁺型ソース／ドレイン領域８ｂが露出するように形成される。
【００７６】
そして、直接コンタクト孔１４ａ〜１４ｇ内に露出した例えばＮ⁺型ソース／ドレイン領域８ｂの表面上に形成された自然酸化膜をフッ酸（ＨＦ）等を用いて除去する。
【００７７】
その後、ＬＰＣＶＤ法を用いて第３層目の多結晶シリコン膜となるリンドープト多結晶シリコン膜（図示せず）を形成する。このリンドープト多結晶シリコン膜は、約１０００〜２０００Åの厚みで、リン（Ｐ）濃度約１．０〜８．０×１０²⁰ｃｍ^-3程度になるように形成する。そして、フォトリソグラフィー技術とＲＩＥ法を用いて、リンドープト多結晶シリコン膜をパターニングする。これにより、ビット線コンタクトパッド１５ａ、１５ｂ、ＧＮＤ配線１５ｃ、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｄ、１５ｅを形成する。この第３層目の多結晶シリコン膜は、約１０〜１００Ω／□のシート抵抗を有する。
【００７８】
その結果、直接コンタクト孔１４ｅを介して、Ｎ⁺型ソース／ドレイン引き出し電極１５ｄ、Ｐ⁺型ソース／ドレイン引き出し電極１２ａ、Ｎ⁺型ソース／ドレイン領域８ｂおよび第１層目の多結晶シリコン膜で形成された引き出し部５ｃが相互に接続される。
【００７９】
また、直接コンタクト孔１４ｇを介して、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｅ、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ｂ、Ｎ⁺型ソース／ドレイン領域８ｂが相互に接続される。
【００８０】
なお、本実施の形態では、第３層目の多結晶シリコン膜をリンドープト多結晶シリコン膜のみで形成したが、本発明はこれに限らず、例えばタングステンシリサイド膜（ＷＳｉ₂）などの金属シリサイドとリンドープト多結晶シリコン膜とからなるいわゆるポリサイド配線を用いてもよい。
【００８１】
この後、図１および図２に示すように、ＬＰＣＶＤ法を用いて、全面に厚さ約３０００〜１００００ÅのＳｉＯ₂膜を堆積して層間絶縁膜１６を形成した後、コンタクトホール１７ａ、１７ｄおよびビット線コンタクトホール１７ｂ、１７ｃを形成する。そして、金属配線として例えば厚さ約１０００〜５０００ÅのアルミニウムからなるＧＮＤ線１８ａ、１８ｄおよびビット線１８ｂ、１８ｃを形成する。この金属配線は、約０．０５〜１Ω／□のシート抵抗を有する。
【００８２】
このようにして、実施の形態１によるＳＲＡＭのメモリセルは完成される。
【００８３】
なお、本実施の形態で用いたシリコン酸化膜（ＳｉＯ₂）膜１３の代わりに、シリコン窒化膜（Ｓｉ₃Ｎ₄膜）／シリコン酸化膜（ＳｉＯ₂またはＳｉＯＮ）の２層膜を用いてもよい。これにより、シリコン窒化膜とシリコン酸化膜の誘電体膜を形成する。なお、この誘電体膜は、Ｓｉ₃Ｎ₄膜／ＳｉＯ₂膜の２層膜に限らず、Ｓｉ₃Ｎ₄膜からなる単層膜を用いてもよいし、ＳｉＯ₂膜／Ｓｉ₃Ｎ₄膜／ＳｉＯ₂膜などの複合膜やその他の誘電率の高い高誘電体膜を用いてもよい。
【００８４】
実施の形態２．
図１１は、本発明の実施の形態２によるＳＲＡＭのメモリセル部の平面レイアウト図であり、図１２は図１１のＢ−Ｂ線に沿った断面図である。まず、図１２を参照して、実施の形態２による構造について説明する。この実施の形態２の構造は、図２に示した実施の形態１による構造と第１層目の多結晶シリコン膜の形成までは基本的に同じである。ただし、実施の形態２では、第２層目の多結晶シリコン膜でＮ⁺型ソース／ドレイン領域８ｂとの接続をおこなうＮ型の多結晶シリコン膜を形成し、第３層目の多結晶シリコン膜で、Ｐ⁺型ソース／ドレイン領域９との接続をおこなうＰ型の多結晶シリコン膜を形成する構造となっている。
【００８５】
実施の形態２によるメモリセルでは、図１２に示すように、コンタクトホール２１ｃを介してＰ⁺型ソース／ドレイン領域引き出し配線２２ｃ、Ｎ⁺型ソース／ドレイン領域引き出し配線２０ｅ、Ｐ⁺型ソース・ドレイン領域９、ドライバトランジスタと負荷トランジスタで構成されるインバータ１からドライバトランジスタと負荷トランジスタで構成されるインバータ２への引き出し部５ｂが相互に接続されている。
これにより、狭い面積でこれら多くの配線層の接続がプロセスステップの増加を抑えて実現可能であり、高集積化が可能な半導体装置が得られるという効果がある。
【００８６】
また、図１２に示すように、Ｖ_CC配線２２ａは第３層目の多結晶シリコン膜で形成されており、ＧＮＤ配線２０ｃは第２層目の多結晶シリコン膜で形成されている。このように、Ｖ_CC配線２２ａとＧＮＤ配線２０ｃを別レイヤで形成しかつ重ねて形成しているため、これらを同一の配線層で形成した場合よりも占有面積の低減が可能であり、高集積化が可能な半導体装置が得られる効果がある。
【００８７】
さらにまた、図１７に示すように、実施の形態１と同様にＧＮＤ配線２０ｃとＰ⁺型ソース／ドレイン領域引き出し配線２２ｂ、ＧＮＤ配線２０ｃとＰ⁺型ソース／ドレイン領域引き出し配線２２ｃ、Ｐ⁺型ソース／ドレイン領域引き出し配線２２ｂとＮ⁺型ソース／ドレイン領域引き出し配線２０ｅの間で容量を形成しているので、記憶ノードの容量を増加させることができ、Ｈｉｇｈノードが安定に保たれているのでソフトエラー耐性を著しく向上させることができる実施の形態１と同様な効果が得られる。
【００８８】
また、第２層目の多結晶シリコン膜であるＮ型多結晶シリコン膜と第３層目の多結晶シリコン膜であるＰ型多結晶シリコン膜でＰＮダイオードを形成したので、結晶粒界に形成される電子トラップ、ホールトラップ、中性トラップ等の影響でリーク電流が増加し、実施の形態１と同様にビルトインポテンシャル以下でも電流が流れるので接続抵抗が低減できる。
これにより、記憶ノードへの電荷の供給が容易となり、記憶ノードのＨｉｇｈノードが安定になる。その結果ソフトエラー耐性が改善される。
【００８９】
次に、図１３〜図１８を参照して、実施の形態２によるメモリセル部の製造プロセスを説明する。なお、図１３、図１５、図１７は平面レイアウト図であり、それぞれの平面レイアウト図のＢ−Ｂ線に沿った断面図が図１４、図１６、図１８である。
【００９０】
この実施の形態２によるメモリセル部の製造プロセスでは、まず、図５および図６に示した実施の形態１による製造プロセスと同様のプロセスで図１３および図１４に示す構造まで形成する。この後、図１５および図１６に示すように、ＬＰＣＶＤ法を用いて全面に約１０００〜１００００Åの厚さのシリコン酸化膜１０を堆積する。その後、フォトリソグラフィー技術とＲＩＥ法を適用してパターニングを行い、Ｎ⁺型ソース／ドレイン領域８ａ、８ｂの一部が露出するようにコンタクトホール１９ａ〜１９ｆを形成する。
【００９１】
そして、コンタクトホール内に露出した例えばＮ⁺型ソース／ドレイン領域８ａ、８ｂの表面上に形成された自然酸化膜をフッ酸（ＨＦ）等を用いて除去する。
【００９２】
その後、ＬＰＣＶＤ法を用いて第２層目の多結晶シリコン膜となるリンドープト多結晶シリコン膜（図示せず）を形成する。このリンドープト多結晶シリコン膜は、約２００〜２０００Åの厚みで、リン（Ｐ）濃度約１．０〜８．０×１０²⁰ｃｍ^-3程度になるように形成する。そして、フォトリソグラフィー技術とＲＩＥ法を用いて、リンドープト多結晶シリコン膜をパターニングする。これにより、ビット線コンタクトパッド２０ａ、２０ｂ、ＧＮＤ配線２０ｃ、Ｎ⁺型ソース／ドレイン領域引き出し配線２０ｄ、２０ｅを形成する。
【００９３】
次に、図１７および図１８に示すように、ＬＰＣＶＤ法を用いて全面に１０００〜１００００Å程度の厚みを有するシリコン酸化膜（ＳｉＯ₂）膜１３を形成する。そして、フォトリソグラフィー技術とＲＩＥ法とを用いて、シリコン酸化膜１３の所定領域を選択的に除去することによって、Ｐ⁺型ソース／ドレイン領域９の一部を露出させるようなコンタクトホール２１ａ〜２１ｅを形成する。コンタクトホール２１ｃは、下層に形成されているＮ⁺型ソース／ドレイン領域引き出し配線２０ｅを貫通して、Ｐ⁺型ソース／ドレイン領域９および引き出し部５ｂの一部も表出するように形成される。
また、コンタクトホール２１ｂは、下層に形成されたＮ⁺型ソース／ドレイン領域引き出し配線２０ｄを貫通して、Ｐ⁺型ソース／ドレイン領域９が表出するように形成される。
【００９４】
そして、その露出されたＰ⁺型ソース／ドレイン領域９の上部表面に形成された自然酸化膜を、フッ酸（ＨＦ）などを用いて除去する。
【００９５】
その後、ＬＰＣＶＤ法を用いて、約２００〜２０００Å程度の膜厚を有する第３層目の多結晶シリコン膜（図示せず）を堆積した後、フォトリソグラフィー技術とＲＩＥ法とを用いて、パターニングする。この後、例えばＢＦ₂を２０ＫｅＶで約１．０×１０¹⁴ｃｍ^-2〜５．０×１０¹⁵ｃｍ^-2程度のドーズ量で第３層目の多結晶シリコン膜２２ａ、２２ｂ、２２ｃの全面に注入する。
この後、例えばランプアニール法を用いることにより、第３層目の多結晶シリコン膜２２ａ〜２２ｃ中のボロンを活性化させる。この第３層目の多結晶シリコン膜である２２ａはＶ_CC配線である。また、２２ｂと２２ｃはＰ⁺型ソース／ドレイン領域引き出し配線である。
【００９６】
その結果、図１２に示すように、コンタクトホール２１ｃを介してＰ⁺型ソース／ドレイン領域引き出し配線２２ｃ、下層に形成されているＮ⁺型ソース／ドレイン領域引き出し配線２０ｅ、Ｐ⁺型ソース／ドレイン領域９、第１層目の多結晶シリコン膜で形成された引き出し部５ｂが相互に接続される。
【００９７】
また、図１７に示すように、コンタクトホール２１ｂを介してＰ⁺型ソース／ドレイン引き出し配線２２ｂ、下層に形成されたＮ⁺型ソース／ドレイン領域引き出し配線２０ｄ、Ｐ⁺型ソース／ドレイン領域９が相互に接続される。
【００９８】
その後、図１１および図１２に示すように、実施の形態１と同様に、ＬＰＣＶＤ法を用いて、全面に厚さ約３０００〜１００００ÅのＳｉＯ₂膜を堆積して層間絶縁膜１６を形成した後、コンタクトホール１７ａ、１７ｄおよびビット線コンタクトホール１７ｂ、１７ｃを形成する。そして、金属配線として例えば厚さ約１０００〜５０００ÅのアルミニウムからなるＧＮＤ線１８ａ、１８ｄおよびビット線１８ｂ、１８ｃを形成する。ビット線１８ｃは、層間絶縁膜１６とシリコン酸化膜１３を貫通したビット線コンタクトホール１７ｃにより、第２層目の多結晶シリコン膜で形成されたビット線コンタクトパッド２０ｂに接続される。この金属配線は、約０．０５〜１Ω／□のシート抵抗を有する。
【００９９】
このようにして、実施の形態２によるＳＲＡＭのメモリセルは完成される。
【０１００】
実施の形態３．
図１９は、本発明の実施の形態３によるＳＲＡＭのメモリセル部の断面構造図である。なお図１９は、ビット線、ＧＮＤ線の形成前の断面構造図である。この実施の形態３の構造は、図１０に示した実施の形態１による構造と基本的に同じである。ただし、実施の形態３ではＮ⁺型ソース／ドレイン領域引き出し配線１５ｄとＰ⁺型ソース／ドレイン領域引き出し配線１２ａとの接続部に薄い酸化膜２３ａ、２３ｄが形成された構造となっている。この接続部に薄い酸化膜２３ａ、２３ｄを設けたことにより、仮にＰＮダイオードが形成された場合においてもトンネリングにより導通するので低抵抗の接続が得られるという効果がある。これにより、記憶ノードへの電荷の供給が容易となり、その結果ソフトエラー耐性が改善される効果がある。
【０１０１】
次に、図２０〜図２４を参照して、実施の形態３によるＳＲＡＭのメモリセル部の製造プロセスを説明する。この実施の形態３によるメモリセル部の製造プロセスでは、まず、図８に示した実施の形態１による製造プロセスと同様のプロセスで図２０まで形成する。この後、図２１に示すように、ＬＰＣＶＤ法を用いて全面に約１００〜１０００Åのシリコン酸化膜１３を形成する。その後、図２２に示すように、フォトリソグラフィ技術とＲＩＥ法を用いて直接コンタクト孔１４ａ〜１４ｇを形成する。
【０１０２】
この後、図２３に示すように、例えば酸素雰囲気中でアニール処理して直接コンタクト孔１４ｅ中に露出した引き出し部５ｃ、Ｎ⁺型ソース／ドレイン領域８ｂ、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａの露出した領域を酸化して、酸化膜２３ａ〜２３ｅを形成する。そして、図２４に示すように、全面に異方性のＲＩＥ法を適用することにより、上記酸化膜２３ｂ、２３ｃ、２３ｅを選択的に除去する。
【０１０３】
そして、フッ酸（ＨＦ）等で自然酸化膜を除去した後、ＬＰＣＶＤ法を用いて第３層目の多結晶シリコン膜となるリンドープト多結晶シリコン膜（図示せず）を形成する。このリンドープト多結晶シリコン膜は、約１０００〜２０００Åの厚みで、リン（Ｐ）濃度約１．０〜８．０×１０²⁰ｃｍ^-3程度になるように形成する。そして、図１９に示すようにフォトリソグラフィー技術とＲＩＥ法を用いて、リンドープト多結晶シリコン膜をパターニングする。これにより、ビット線コンタクトパッド１５ａ、１５ｂ、ＧＮＤ配線１５ｃ、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｄ、１５ｅを形成する。この第３層目の多結晶シリコン膜は、約１０〜１００Ω／□のシート抵抗を有する。
【０１０４】
その結果、直接コンタクト孔１４ｅを介して、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｄ、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａ、Ｎ⁺型ソース／ドレイン領域８ｂおよび第１層目の多結晶シリコン膜で形成された引き出し部５ｃが相互に接続される。さらに、負荷トランジスタのドレイン領域とドライバトランジスタのドレイン領域との接続配線の接続部であるＮ⁺型ソース／ドレイン領域引き出し配線１５ｄとＰ⁺型ソース／ドレイン領域引き出し配線１２ａの接続部に、薄い酸化膜２３ａ、２３ｄを設けたので、トンネル効果により低抵抗の接続が得られる。トンネル効果とは、例えば酸化膜等の絶縁膜に高電界をかけた時に、キャリアが酸化膜中に注入され導通する現象をいう。これにより、記憶ノードへの電荷の供給が容易となり、記憶ノードのＨｉｇｈノードが安定化する。その結果ソフトエラー耐性が改善されるという効果を有する。
その後、実施の形態１と同様に層間絶縁膜１６、ビット線等を形成し、実施の形態３によるＳＲＡＭのメモリセルは完成される。
【０１０５】
実施の形態４．
図２５は、本発明の実施の形態４によるＳＲＡＭのメモリセル部の断面構造図である。この実施の形態４の構造は、図２に示した実施の形態１による構造と基本的に同じである。ただし、実施の形態４では、実施の形態１の第２層目の多結晶シリコン膜が、Ｐ型の多結晶シリコン膜２４ａと例えばタングステンシリサイド（ＷＳｉ₂）膜等の金属シリサイド膜２４ｂとからなるいわゆるポリサイド配線で形成された構造となっている。つまり、実施の形態１のＰ⁺型ソース／ドレイン領域引き出し配線１２ａが、実施の形態４ではＰ型の多結晶シリコン膜２４ａと金属シリサイド膜２４ｂとからなるポリサイド配線で形成されている。
【０１０６】
このような構造とすることで、負荷トランジスタのドレイン領域であるＰ⁺型ソース／ドレイン領域９とドライバトランジスタのドレイン領域であるＮ⁺型ソース／ドレイン領域８ｂとの接続が、Ｐ型からＮ型への直接の接続ではなく金属シリサイド膜を介するパス（Ｐ型から金属シリサイド膜を介してＮ型への接続とＮ型から金属シリサイド膜を介してＰ型への接続）で形成されるのでより低抵抗化できる。これにより、記憶ノードのへの電荷の供給が容易となりＨｉｇｈノードが安定化し、その結果ソフトエラー耐性が改善されるという効果を有する。
【０１０７】
実施の形態５．
図２６は、本発明の実施の形態５によるＳＲＡＭのメモリセル部の断面構造図である。実施の形態５の構造は、基本的に実施の形態１の図２と同じである。ただし、実施の形態５では、実施の形態１において第３層目の多結晶シリコン膜で形成している配線を金属配線で形成している。金属配線において、２５ａおよび２５ｂはビット線コンタクトパッド、２５ｃはＧＮＤ配線、２５ｄおよび２５ｅはＮ⁺型ソース／ドレイン領域引き出し配線である。
以上のように構成することにより、接続が低抵抗化できるので記憶ノードへの電荷の供給が容易となりＨｉｇｈノードが安定化し、その結果ソフトエラー耐性が改善される効果を有する。
【０１０８】
実施の形態６．
図２７は、本発明の実施の形態６によるＳＲＡＭのメモリセル部の断面構造図である。なお図２７は、ビット線、ＧＮＤ線の形成前の断面構造図である。この実施の形態６の構造は、図１０に示した実施の形態１による構造と基本的に同じである。ただし、実施の形態６では、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｄとＰ⁺型ソース／ドレイン領域引き出し配線１２ａとの接続部に薄いチタンシリサイド膜２６ａ、２６ｄが形成されている。また、引き出し部５ｃ、Ｎ⁺型ソース／ドレイン領域８ｂ、Ｎ^-型ソース／ドレイン領域６ｃがＮ⁺型ソース／ドレイン領域引き出し配線１５ｄと接する接続部分にもチタンシリサイド膜２６ｂ、２６ｃが設けられている。さらに、ビット線コンタクトパッド１５ａとＮ⁺型ソース／ドレイン領域８ａの接続部分にもチタンシリサイド膜２６ｅが設けられている。
【０１０９】
このように、接続部に薄い金属膜を設けることにより、低抵抗の接続が得られる。これにより、記憶ノードへの電荷の供給が容易となり記憶ノードのＨｉｇｈノードが安定化し、その結果ソフトエラー耐性が改善されるという効果がある。
【０１１０】
次に、図２８〜図３１を参照して、実施の形態６によるＳＲＡＭのメモリセル部の製造プロセスを説明する。この実施の形態６によるメモリセル部の製造プロセスでは、まず、図８に示した実施の形態１による製造プロセスと同様のプロセスで図２８まで形成する。この後、図２９に示すように、ＬＰＣＶＤ法を用いて全面に約１００〜１０００Åのシリコン酸化膜１３を形成する。その後、図３０に示すように、フォトリソグラフィ技術とＲＩＥ法を用いて直接コンタクト孔１４ａ〜１４ｇを形成する。
【０１１１】
この後、図３１に示すように、例えば全面に約２００〜１０００Å程度の厚さのチタン（Ｔｉ）をスパッタ法を用いて形成する。そして、例えばランプアニールを用いて約７００〜８００℃で３０秒アニールして露出しているシリコン面上にチタンシリサイド（ＴｉＳｉ₂）を形成する。その後、硫酸と過酸化水素水の混合液を用いて未反応のチタンを除去し、さらに７００〜９００℃で３０秒アニールしてチタンシリサイドを完全に形成し、２６ａ〜２６ｅを形成する。
【０１１２】
このようにして、直接コンタクト孔１４ｅ中に露出した引き出し部５ｃ、Ｎ⁺型ソース／ドレイン領域８ｂ、Ｐ⁺型ソース／ドレイン領域引き出し配線１２ａの露出した領域にチタンシリサイド膜２６ａ〜２６ｄを形成する。また、Ｎ⁺型ソース／ドレイン領域８ａの露出した部分にもチタンシリサイド膜２６ｅを形成する。
【０１１３】
そして、フッ酸（ＨＦ）等で自然酸化膜を除去した後、ＬＰＣＶＤ法を用いて第３層目の多結晶シリコン膜となるリンドープト多結晶シリコン膜（図示せず）を形成する。このリンドープト多結晶シリコン膜は、約１０００〜２０００Åの厚みで、リン（Ｐ）濃度約１．０〜８．０×１０²⁰ｃｍ^-3程度になるように形成する。そして、フォトリソグラフィー技術とＲＩＥ法を用いて、リンドープト多結晶シリコン膜をパターニングする。これにより、図２７に示すようにビット線コンタクトパッド１５ａ、１５ｂ、ＧＮＤ配線１５ｃ、Ｎ⁺型ソース／ドレイン領域引き出し配線１５ｄ、１５ｅを形成する。この第３層目の多結晶シリコン膜は、約１０〜１００Ω／□のシート抵抗を有する。
【０１１４】
その後、実施の形態１と同様に層間絶縁膜１６、ビット線等を形成し、実施の形態６によるＳＲＡＭのメモリセルは完成される。
【０１１５】
以上のように、この発明の実施の形態６では、負荷トランジスタのドレイン領域とドライバトランジスタのドレイン領域との接続部に薄い金属膜を設けているので、低抵抗の接続が得られる。これにより、記憶ノードへの電荷の供給が容易となり記憶ノードのＨｉｇｈノードが安定化し、その結果ソフトエラー耐性が改善されるという効果がある。
【０１１６】
【発明の効果】
以上のように、この発明に係る半導体装置によれば、第２の配線は、第１の絶縁膜、第１の配線および第２の絶縁膜を貫通するように形成された第２の貫通孔を通じて、第２の不純物領域に電気的に接続されており、第１の不純物領域と第２の不純物領域との接続が、第１の配線、第２の配線および第２の不純物領域を第２の貫通孔内で接続することによってなされているので、狭い面積でこれら多くの配線層の接続がプロセス工程を増加させることなくおこなうことができる。さらに、第１の配線と第２の配線のいずれか一方の配線が多結晶シリコン膜であるので、耐熱性の高い信頼性のある接続を得ることができるとともに、金属配線と比べてパターニングが容易であるため微細化が可能である。これにより、高集積化することができる。
【０１１７】
また、第１の配線と第２の配線の他方の配線が多結晶シリコン膜であるので、耐熱性の高い信頼性のある接続を得ることができるとともに、金属配線と比べてパターニングが容易であるため微細化が可能であり、高集積化することができる。
【０１１８】
さらにまた、第１の配線と第１の不純物領域の導電型がｐ型であり、第２の配線と第２の不純物領域の導電型がｎ型であるので、接続される配線と不純物領域が同一導電型である第１の配線と第２の配線で第１の不純物領域と第２の不純物領域との接続がおこなわれている。よって、不純物領域とは導電型の異なる配線中の不純物が、不純物領域へ拡散することを防止することができる。これにより、半導体基板中に理想的なＰＮダイオードを形成することを防止でき、記憶ノードのＨｉｇｈノードが安定になり、ソフトエラー耐性が改善される。
【０１１９】
また、半導体装置がＳＲＡＭであって、第１の配線が負荷トランジスタのドレイン領域引き出し配線で、第２の配線がドライバトランジスタのドレイン領域の引き出し配線であるので、ｐ型の第１の配線である負荷トランジスタのドレイン領域引き出し配線とｎ型の第２の配線であるドライバトランジスタのドレイン領域引き出し配線を接続することにより、ｐ型の第１の不純物領域とｎ型の第２の不純物領域を接続することができ、記憶ノードのＨｉｇｈノードが安定になりソフトエラー耐性が改善される。
【０１２０】
さらにまた、第１および第２の負荷トランジスタのドレイン領域引き出し配線が第２の絶縁膜を介して接地配線と互いに立体的に重なって形成されており、第１の負荷トランジスタのドレイン領域引き出し配線が第２の絶縁膜を介して第２のドライバトランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されているので、これらにより記憶ノード蓄積電荷が構成され、記憶ノードの容量を増加させることができる。その結果、記憶ノードの電荷の低減を防止することができ、記憶ノードのＨｉｇｈノードが安定に保たれるので、ソフトエラー耐性を著しく向上させることができる。
【０１２１】
また、第１の配線と同一の製造工程で形成された電源配線をさらにを含み、電源配線と接地配線とが互いに立体的に重なって形成されているので、同一の配線層で電源配線と接地配線を形成した場合より占有面積を低減することができる。これにより、高集積化が可能である。
【０１２２】
さらにまた、第１の配線と第２の配線の接続部界面に薄い酸化膜を備えているので、第１の配線と第２の配線の接続抵抗が低減される。これにより、記憶ノードへの電荷の供給が容易となり、記憶ノードのＨｉｇｈノードが安定となりソフトエラー耐性が改善される。
【０１２３】
また、第１の配線と第２の配線の接続部界面に薄い金属膜を備えているので、第１の配線と第２の配線の接続抵抗が低減できる。これにより、記憶ノードへの電荷の供給が容易となり、Ｈｉｇｈノードが安定化され、ソフトエラー耐性が改善される。
【０１２４】
さらにまた、第１の配線が、高融点金属膜と多結晶シリコン膜との複合膜であるので、第１の配線と第２の配線の接続がｐ型からｎ型への直接の接続ではなく金属膜を介したパスで形成される。これにより、接続抵抗が低減でき、記憶ノードへの電荷の供給が容易となり、Ｈｉｇｈノードが安定化され、ソフトエラー耐性が改善される。
【０１２５】
また、この発明に係る半導体装置は、第２の配線が、金属配線であるので接続抵抗が低減でき、記憶ノードへの電荷の供給が容易となる。その結果、Ｈｉｇｈノードが安定化され、ソフトエラー耐性が改善される。
【０１２６】
さらにまた、第１の配線と第１の不純物領域の導電型がｎ型であり、第２の配線と第２の不純物領域の導電型がｐ型であるので、接続される配線と不純物領域が同一導電型である第１の配線と第２の配線で第１の不純物領域と第２の不純物領域との接続がおこなわれている。よって、不純物領域とは導電型の異なる配線中の不純物が、不純物領域へ拡散することを防止することができる。これにより、半導体基板中に理想的なＰＮダイオードを形成することを防止でき、記憶ノードのＨｉｇｈノードが安定になり、ソフトエラー耐性が改善される。
【０１２７】
また、半導体装置がＳＲＡＭであって、第１の配線がドライバトランジスタのドレイン領域引き出し配線で、第２の配線が負荷トランジスタのドレイン領域引き出し配線であるので、ｎ型の第１の配線であるドライバトランジスタのドレイン領域引き出し配線とｐ型の第２の配線である負荷トランジスタのドレイン領域引き出し配線を接続することにより、ｎ型の第１の不純物領域とｐ型の第２の不純物領域を接続することができ、記憶ノードのＨｉｇｈノードが安定になりソフトエラー耐性が改善される。
【０１２８】
さらにまた、この発明に係る半導体装置は、接地配線が第２の絶縁膜を介して第１および第２の負荷トランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されており、第２のドライバトランジスタのドレイン領域引き出し配線が第２の絶縁膜を介して第１の負荷トランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されているので、これらにより記憶ノード蓄積電荷が構成され、記憶ノードの容量を増加させることができる。その結果、記憶ノードの電荷の低減を防止することができ、記憶ノードのＨｉｇｈノードが安定に保たれるので、ソフトエラー耐性を著しく向上させることができる。
【０１２９】
また、この発明に係る半導体装置は、第２の配線と同一の製造工程で形成された電源配線をさらに含み、電源配線と接地配線とが互いに立体的に重なって形成されているので、同一の配線層で電源配線と接地配線を形成した場合より占有面積を低減することができる。これにより、高集積化も可能である。
【０１３０】
さらにまた、この発明に係る半導体装置の製造方法は、第１の絶縁膜に形成された第１の貫通孔を通じて、第１の不純物領域に電気的に接続するように、第１の配線を第１の絶縁膜上に形成し、第１の配線を覆うように第２の絶縁膜を形成し、第１の絶縁膜と第１の配線と第２の絶縁膜に、第２の不純物領域の表面に達する第２の貫通孔を形成して、第２の貫通孔を通じて、第２の不純物領域に電気的に接続するように、第２の配線を第２の絶縁膜上に形成するので、プロセス工程を増加させることなく、狭い面積で多くの配線層の接続をおこなうことができ、高集積化が可能となる。
【０１３１】
また、第２の貫通孔を形成する工程の後に、第２の貫通孔の形成により露出した第１の配線を含む露出表面にチタンを形成し、チタンをアニール処理することによりチタンシリサイドを形成するので、第１の配線と第２の配線の接続抵抗が低減できる。これにより、記憶ノードへの電荷の供給が容易となり、Ｈｉｇｈノードが安定化され、ソフトエラー耐性が改善される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１におけるＳＲＡＭのメモリセル部の平面レイアウト図である。
【図２】 図１に示したメモリセル部のＡ−Ａ線に沿った断面図である。
【図３】 この発明の実施の形態１における効果を説明するための回路図である。
【図４】 この発明の実施の形態１における効果を説明するためのグラフである。
【図５】 この発明の実施の形態１におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための平面レイアウト図である。
【図６】 図５に示したメモリセル部のＡ−Ａ線に沿った断面図である。
【図７】 この発明の実施の形態１におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための平面レイアウト図である。
【図８】 図７に示したメモリセル部のＡ−Ａ線に沿った断面図である。
【図９】 この発明の実施の形態１におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための平面レイアウト図である。
【図１０】 図９に示したメモリセル部のＡ−Ａ線に沿った断面図である。
【図１１】 この発明の実施の形態２におけるＳＲＡＭのメモリセル部の平面レイアウト図である。
【図１２】 図１１に示したメモリセル部のＢ−Ｂ線に沿った断面図である。
【図１３】 この発明の実施の形態２におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための平面レイアウト図である。
【図１４】 図１３に示したメモリセル部のＢ−Ｂ線に沿った断面図である。
【図１５】 この発明の実施の形態２におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための平面レイアウト図である。
【図１６】 図１５に示したメモリセル部のＢ−Ｂ線に沿った断面図である。
【図１７】 この発明の実施の形態２におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための平面レイアウト図である。
【図１８】 図１７に示したメモリセル部のＢ−Ｂ線に沿った断面図である。
【図１９】 この発明の実施の形態３におけるＳＲＡＭのメモリセル部の断面図である。
【図２０】 この発明の実施の形態３におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図２１】 この発明の実施の形態３におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図２２】 この発明の実施の形態３におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図２３】 この発明の実施の形態３におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図２４】 この発明の実施の形態３におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図２５】 この発明の実施の形態４におけるＳＲＡＭのメモリセル部の断面図である。
【図２６】 この発明の実施の形態５におけるＳＲＡＭのメモリセル部の断面図である。
【図２７】 この発明の実施の形態６におけるＳＲＡＭのメモリセル部の断面図である。
【図２８】 この発明の実施の形態６におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図２９】 この発明の実施の形態６におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図３０】 この発明の実施の形態６におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図３１】 この発明の実施の形態６におけるＳＲＡＭのメモリセル部の製造プロセスを説明するための断面図である。
【図３２】 従来のＳＲＡＭのメモリセル部を示す等価回路図である。
【図３３】 従来のＳＲＡＭのメモリセル部の問題点を説明するための等価回路図である。
【図３４】 従来のＳＲＡＭのメモリセル部の問題点を説明するための断面構造図である。
【符号の説明】
１ Ｎ^-型シリコン基板、 ２ フィールド絶縁膜、 ３ Ｐ^-型ウェル領域、４ Ｎ^-型ウェル領域、 ５ａ ワード線、 ５ｂ、５ｃ 引き出し部、 ６ａ、６ｂ、６ｃ Ｎ^-型ソース／ドレイン領域、 ７ サイドウォール酸化膜、８ａ、８ｂ Ｎ⁺型ソース／ドレイン領域、 ９ Ｐ⁺型ソース／ドレイン領域、 １０ シリコン酸化膜、 １２ａ、１２ｂ Ｐ⁺型ソース／ドレイン領域引き出し配線、 １２ｃ Ｖ_CC配線、 １３ シリコン酸化膜、 １５ａ、１５ｂビット線コンタクトパッド、 １５ｃ ＧＮＤ配線、 １５ｄ、１５ｅ Ｎ⁺型ソース／ドレイン領域引き出し配線、 １６ 層間絶縁膜、 １８ａ、１８ｄＧＮＤ線、 １８ｂ、１８ｃ ビット線、 ２０ａ、２０ｂ ビット線コンタクトパッド、 ２０ｃ ＧＮＤ配線、 ２０ｄ、２０ｅ Ｎ⁺型ソース／ドレイン引き出し配線、 ２２ａ Ｖ_CC配線、 ２２ｂ、２２ｃ Ｐ⁺型ソース／ドレイン領域引き出し配線、 ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ 酸化膜、２４ａ Ｎ型の多結晶シリコン膜、 ２４ｂ 金属シリサイド膜、 ２５ａ、２５ｂ ビット線コンタクトパッド、 ２５ｃ ＧＮＤ線、 ２５ｄ、２５ｅ Ｎ⁺型ソース／ドレイン領域引き出し配線、 ２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ チタンシリサイド

Claims (4)

1. 少なくとも２層の配線層が接続孔を通じて電気的に接続された配線接続構造を有する半導体装置であって、
   主表面を有する半導体基板と、
   前記半導体基板の主表面に形成された、第１の不純物領域と第２の不純物領域と、
   前記半導体基板上に形成され、前記第１の不純物領域の表面に達する第１の貫通孔を有する第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記第１の貫通孔を通じて前記第１の不純物領域に電気的に接続された第１の配線と、
   前記第１の配線を覆うように形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された第２の配線とを備え、
   前記第２の配線は、前記第１の絶縁膜、前記第１の配線および前記第２の絶縁膜を貫通するように形成された第２の貫通孔を通じて、前記第２の不純物領域に電気的に接続されており、
   前記第１の不純物領域と前記第２の不純物領域との接続が、前記第１の配線、前記第２の配線および前記第２の不純物領域を前記第２の貫通孔内で接続することによってなされており、
   前記第１の配線と前記第２の配線のいずれか一方の配線が多結晶シリコン膜であり、
   半導体装置が、第１および第２の負荷トランジスタと、第１および第２のドライバトランジスタと、第１および第２のアクセストランジスタを備えたＳＲＡＭであって、
   第１の配線が前記第１および前記第２の負荷トランジスタのドレイン領域引き出し配線であり、第２の配線が前記第１および前記第２のドライバトランジスタのドレイン領域引き出し配線であり、
   第１および第２のドライバトランジスタのドレイン領域引き出し配線と同一の製造工程で第２の絶縁膜上に形成された接地配線をさらに含み、第１および第２の負荷トランジスタのドレイン領域引き出し配線が前記第２の絶縁膜を介して前記接地配線と互いに立体的に重なって形成されており、前記第１の負荷トランジスタのドレイン領域引き出し配線が前記第２の絶縁膜を介して前記第２のドライバトランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されていることを特徴とする半導体装置。
2. 第１および第２の負荷トランジスタのドレイン領域引き出し配線と同一の製造工程で形成された電源配線をさらに含み、前記電源配線と接地配線とが互いに立体的に重なって形成されていることを特徴とする請求項１記載の半導体装置。
3. 少なくとも２層の配線層が接続孔を通じて電気的に接続された配線接続構造を有する半導体装置であって、
   主表面を有する半導体基板と、
   前記半導体基板の主表面に形成された、第１の不純物領域と第２の不純物領域と、
   前記半導体基板上に形成され、前記第１の不純物領域の表面に達する第１の貫通孔を有する第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、前記第１の貫通孔を通じて前記第１の不純物領域に電気的に接続された第１の配線と、
   前記第１の配線を覆うように形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された第２の配線とを備え、
   前記第２の配線は、前記第１の絶縁膜、前記第１の配線および前記第２の絶縁膜を貫通するように形成された第２の貫通孔を通じて、前記第２の不純物領域に電気的に接続されており、
   前記第１の不純物領域と前記第２の不純物領域との接続が、前記第１の配線、前記第２の配線および前記第２の不純物領域を前記第２の貫通孔内で接続することによってなされており、
   前記第１の配線と前記第２の配線のいずれか一方の配線が多結晶シリコン膜であり、
   半導体装置が、第１および第２の負荷トランジスタと、第１および第２のドライバトラ ンジスタと、第１および第２のアクセストランジスタを備えたＳＲＡＭであって、
   第１の配線が前記第１および前記第２のドライバトランジスタのドレイン領域引き出し配線であり、第２の配線が前記第１および前記第２の負荷トランジスタのドレイン領域引き出し配線であり、
   第１および第２のドライバトランジスタのドレイン領域引き出し配線と同一の製造工程で第１の絶縁膜上に形成された接地配線をさらに含み、前記接地配線が第２の絶縁膜を介して第１および第２の負荷トランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されており、前記第２のドライバトランジスタのドレイン領域引き出し配線が前記第２の絶縁膜を介して前記第１の負荷トランジスタのドレイン領域引き出し配線と互いに立体的に重なって形成されていることを特徴とする半導体装置。
4. 第１および第２の負荷トランジスタのドレイン領域引き出し配線と同一の製造工程で形成された電源配線をさらに含み、前記電源配線と接地配線とが互いに立体的に重なって形成されていることを特徴とする請求項３記載の半導体装置。

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