JPH05121695A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH05121695A JPH05121695A JP3250845A JP25084591A JPH05121695A JP H05121695 A JPH05121695 A JP H05121695A JP 3250845 A JP3250845 A JP 3250845A JP 25084591 A JP25084591 A JP 25084591A JP H05121695 A JPH05121695 A JP H05121695A
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- JP
- Japan
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- drain region
- transfer gate
- gate transistor
- transistor
- impurity concentration
- Prior art date
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体記憶装置及びその製造方法に
関し、半導体記憶装置のデータの保持特性を向上させ、
且つ、集積性も向上させることを目的とする。 【構成】 メモリ・セルを構成するトランスファ・ゲー
ト・トランジスタＴ3 及びＴ4 のドレイン領域９TGに於
ける不純物濃度がドライバ・トランジスタＴ1 及びＴ2
のドレイン領域９DRに於ける不純物濃度に比較して低く
なるようにし、メモリ・セルのディメンションなどを変
えることなく、電流駆動能力の比、即ち、セル・レシオ
を大きくとれるようにして、集積性に何らの影響も与え
ずにデータの保持特性を良好に維持できるよう構成す
る。
関し、半導体記憶装置のデータの保持特性を向上させ、
且つ、集積性も向上させることを目的とする。 【構成】 メモリ・セルを構成するトランスファ・ゲー
ト・トランジスタＴ3 及びＴ4 のドレイン領域９TGに於
ける不純物濃度がドライバ・トランジスタＴ1 及びＴ2
のドレイン領域９DRに於ける不純物濃度に比較して低く
なるようにし、メモリ・セルのディメンションなどを変
えることなく、電流駆動能力の比、即ち、セル・レシオ
を大きくとれるようにして、集積性に何らの影響も与え
ずにデータの保持特性を良好に維持できるよう構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、フリップ・フロップ回
路、並びに、トランスファ・ゲート・トランジスタで構
成したスタティック・ランダム・アクセス・メモリ（ｓ
ｔａｔｉｃｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ：ＳＲＡＭ）のような半導体記憶装置及びその製造方
法に関する。現在、ＳＲＡＭのフリップ・フロップ回路
に於いては、集積性が良いことから高抵抗を付加とする
ものが多用され、その実用性は大変高いものであるが、
未だ改良すべき余地があり、例えば、ドライバ・トラン
ジスタの電流駆動能力とトランスファ・ゲート・トラン
ジスタの電流駆動能力との比、即ち、セル・レシオを高
く維持しつつ高集積化や安定な動作を可能にしなければ
ならない。
路、並びに、トランスファ・ゲート・トランジスタで構
成したスタティック・ランダム・アクセス・メモリ（ｓ
ｔａｔｉｃｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ：ＳＲＡＭ）のような半導体記憶装置及びその製造方
法に関する。現在、ＳＲＡＭのフリップ・フロップ回路
に於いては、集積性が良いことから高抵抗を付加とする
ものが多用され、その実用性は大変高いものであるが、
未だ改良すべき余地があり、例えば、ドライバ・トラン
ジスタの電流駆動能力とトランスファ・ゲート・トラン
ジスタの電流駆動能力との比、即ち、セル・レシオを高
く維持しつつ高集積化や安定な動作を可能にしなければ
ならない。
【０００２】
【従来の技術】図２０は通常のＳＲＡＭに於ける高抵抗
負荷型メモリ・セルを説明する為の要部回路図を表して
いる。図に於いて、Ｔ1 及びＴ2 はドライバ・トランジ
スタ、Ｒ1 及びＲ2 は負荷抵抗、Ｔ3 及びＴ4 はトラン
スファ・ゲート・トランジスタ、ＷＬはワード線、ＢＬ
及び／ＢＬはビット線、ＶCCは正側電源レベルをそれぞ
れ示している。
負荷型メモリ・セルを説明する為の要部回路図を表して
いる。図に於いて、Ｔ1 及びＴ2 はドライバ・トランジ
スタ、Ｒ1 及びＲ2 は負荷抵抗、Ｔ3 及びＴ4 はトラン
スファ・ゲート・トランジスタ、ＷＬはワード線、ＢＬ
及び／ＢＬはビット線、ＶCCは正側電源レベルをそれぞ
れ示している。
【０００３】この高抵抗負荷型メモリ・セルに於いて
は、記憶情報の良好な保持特性を得る為には、ドライバ
・トランジスタＴ1 及びＴ2 の電流駆動能力をトランス
ファ・ゲート・トランジスタＴ3 及びＴ4 の電流駆動能
力の約三倍以上にする必要がある。
は、記憶情報の良好な保持特性を得る為には、ドライバ
・トランジスタＴ1 及びＴ2 の電流駆動能力をトランス
ファ・ゲート・トランジスタＴ3 及びＴ4 の電流駆動能
力の約三倍以上にする必要がある。
【０００４】このようにする理由は、ワード線ＷＬに依
ってメモリ・セルを選択した際、ビット線ＢＬ及び／Ｂ
Ｌに於ける電位に依って、ドライバ・トランジスタＴ1
及びＴ2 が影響を受けてデータが反転してしまう虞があ
ることに依る。
ってメモリ・セルを選択した際、ビット線ＢＬ及び／Ｂ
Ｌに於ける電位に依って、ドライバ・トランジスタＴ1
及びＴ2 が影響を受けてデータが反転してしまう虞があ
ることに依る。
【０００５】このようなことから、ドライバ・トランジ
スタＴ1 及びＴ2 とトランスファ・ゲート・トランジス
タＴ3 及びＴ4 とのセル・レシオを得る為、ドライバ・
トランジスタＴ1 及びＴ2 に於けるチャネル幅をトラン
スファ・ゲート・トランスファ・ゲートＴ3 及びＴ4 に
於けるチャネル幅に比較して大きくし、ドライバ・トラ
ンジスタＴ1 及びＴ2 の電流駆動能力をトランスファ・
ゲート・トランジスタＴ3 及びＴ4 に比較して大きくす
るか、或いは、ドライバ・トランジスタＴ1 及びＴ2 に
於けるチャネル幅を変えることなく、トランスファ・ゲ
ート・トランジスタＴ3 及びＴ4 のチャネル長を大きく
することが行われている。
スタＴ1 及びＴ2 とトランスファ・ゲート・トランジス
タＴ3 及びＴ4 とのセル・レシオを得る為、ドライバ・
トランジスタＴ1 及びＴ2 に於けるチャネル幅をトラン
スファ・ゲート・トランスファ・ゲートＴ3 及びＴ4 に
於けるチャネル幅に比較して大きくし、ドライバ・トラ
ンジスタＴ1 及びＴ2 の電流駆動能力をトランスファ・
ゲート・トランジスタＴ3 及びＴ4 に比較して大きくす
るか、或いは、ドライバ・トランジスタＴ1 及びＴ2 に
於けるチャネル幅を変えることなく、トランスファ・ゲ
ート・トランジスタＴ3 及びＴ4 のチャネル長を大きく
することが行われている。
【０００６】
【発明が解決しようとする課題】前記したように、ドラ
イバ・トランジスタＴ1 及びＴ2 のチャネル幅を大きく
したり、トランスファ・ゲート・トランジスタＴ3 及び
Ｔ4 のチャネル長を大きくすることでセル・レシオを高
く維持する手段を採ると、当然のことながら、メモリ・
セル・サイズは大きくなり、高集積化の要望に対して逆
行するかたちになってしまう。尚、セル・レシオを高く
維持するには、前記手段の他、トランスファ・ゲート・
トランジスタＴ3 及びＴ4 のチャネル幅を小さくするこ
とも考えられようが、そのようにした場合、狭チャネル
効果が現れて、安定な動作を得ることができないことに
なる。
イバ・トランジスタＴ1 及びＴ2 のチャネル幅を大きく
したり、トランスファ・ゲート・トランジスタＴ3 及び
Ｔ4 のチャネル長を大きくすることでセル・レシオを高
く維持する手段を採ると、当然のことながら、メモリ・
セル・サイズは大きくなり、高集積化の要望に対して逆
行するかたちになってしまう。尚、セル・レシオを高く
維持するには、前記手段の他、トランスファ・ゲート・
トランジスタＴ3 及びＴ4 のチャネル幅を小さくするこ
とも考えられようが、そのようにした場合、狭チャネル
効果が現れて、安定な動作を得ることができないことに
なる。
【０００７】このように、従来の技術に依る高抵抗負荷
型ＳＲＡＭに於いては、記憶情報の良好な保持特性を得
ること、及び、集積度を高く維持することは二律背反的
な要素を含んでいる。
型ＳＲＡＭに於いては、記憶情報の良好な保持特性を得
ること、及び、集積度を高く維持することは二律背反的
な要素を含んでいる。
【０００８】本発明は、半導体記憶装置に於けるデータ
の保持特性を向上させ、且つ、集積性も向上できるよう
にしようとする。
の保持特性を向上させ、且つ、集積性も向上できるよう
にしようとする。
【０００９】
【課題を解決するための手段】本発明では、ドライバ・
トランジスタ及びトランスファ・ゲート・トランジスタ
のセル・レシオを高める為、トランスファ・ゲート・ト
ランジスタの電流駆動能力を積極的に低下させるよう
に、具体的には、トランスファ・ゲート・トランジスタ
に於ける寄生抵抗を増大させる手段を採る。
トランジスタ及びトランスファ・ゲート・トランジスタ
のセル・レシオを高める為、トランスファ・ゲート・ト
ランジスタの電流駆動能力を積極的に低下させるよう
に、具体的には、トランスファ・ゲート・トランジスタ
に於ける寄生抵抗を増大させる手段を採る。
【００１０】従って、本発明に依る半導体記憶装置及び
その製造方法に於いては、 （１）メモリ・セルを構成するトランスファ・ゲート・
トランジスタ（例えばトランスファ・ゲート・トランジ
スタＴ3 及びＴ4 ）のドレイン領域（例えばドレイン領
域９TG）に於ける不純物濃度がドライバ・トランジスタ
（例えばドライバ・トランジスタＴ1 及びＴ2 ）のドレ
イン領域（例えばドレイン領域９DR）に於ける不純物濃
度に比較して低くなっていることを特徴とするか、或い
は、
その製造方法に於いては、 （１）メモリ・セルを構成するトランスファ・ゲート・
トランジスタ（例えばトランスファ・ゲート・トランジ
スタＴ3 及びＴ4 ）のドレイン領域（例えばドレイン領
域９TG）に於ける不純物濃度がドライバ・トランジスタ
（例えばドライバ・トランジスタＴ1 及びＴ2 ）のドレ
イン領域（例えばドレイン領域９DR）に於ける不純物濃
度に比較して低くなっていることを特徴とするか、或い
は、
【００１１】（２）前記（１）に於いて、トランスファ
・ゲート・トランジスタのソース領域（例えばソース領
域８TG）がドレイン領域（例えばドレイン領域９DR）と
同じ低不純物濃度の領域で囲まれた高不純物濃度の領域
からなっていることを特徴とするか、或いは、
・ゲート・トランジスタのソース領域（例えばソース領
域８TG）がドレイン領域（例えばドレイン領域９DR）と
同じ低不純物濃度の領域で囲まれた高不純物濃度の領域
からなっていることを特徴とするか、或いは、
【００１２】（３）前記（１）に於いて、トランスファ
・ゲート・トランジスタのソース領域に於ける不純物濃
度がドレイン領域に於ける不純物濃度に比較して高くな
っていることを特徴とするか、或いは、
・ゲート・トランジスタのソース領域に於ける不純物濃
度がドレイン領域に於ける不純物濃度に比較して高くな
っていることを特徴とするか、或いは、
【００１３】（４）メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域形成予定部分
にドライバ・トランジスタのドレイン領域に於ける不純
物濃度に比較して低い濃度の不純物を導入して該トラン
スファ・ゲート・トランジスタのドレイン領域を形成す
る工程が含まれてなることを特徴とするか、或いは、
ァ・ゲート・トランジスタのドレイン領域形成予定部分
にドライバ・トランジスタのドレイン領域に於ける不純
物濃度に比較して低い濃度の不純物を導入して該トラン
スファ・ゲート・トランジスタのドレイン領域を形成す
る工程が含まれてなることを特徴とするか、或いは、
【００１４】（５）メモリ・セルを構成するドライバ・
トランジスタ及びトランスファ・ゲート・トランジスタ
の各ソース領域形成予定部分及び各ドレイン領域形成予
定部分に所定低濃度の不純物を導入する工程と、次い
で、トランスファ・ゲート・トランジスタのドレイン領
域を覆うマスクを形成してから再び不純物の導入を行っ
て該トランスファ・ゲート・トランジスタのドレイン領
域を除く他の各低濃度不純物領域内に高濃度不純物領域
を形成する工程とが含まれてなることを特徴とするか、
或いは、
トランジスタ及びトランスファ・ゲート・トランジスタ
の各ソース領域形成予定部分及び各ドレイン領域形成予
定部分に所定低濃度の不純物を導入する工程と、次い
で、トランスファ・ゲート・トランジスタのドレイン領
域を覆うマスクを形成してから再び不純物の導入を行っ
て該トランスファ・ゲート・トランジスタのドレイン領
域を除く他の各低濃度不純物領域内に高濃度不純物領域
を形成する工程とが含まれてなることを特徴とするか、
或いは、
【００１５】（６）メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域形成予定部分
以外をマスクで覆ってから所定低濃度の不純物を導入し
て該トランスファ・ゲート・トランジスタのドレイン領
域を形成する工程と、次いで、前記マスクを除去してか
ら前記トランスファ・ゲート・トランジスタのドレイン
領域のみをマスクで覆って前記所定低濃度に比較し高い
濃度の不純物を導入して他の諸領域を形成する工程とが
含まれてなることを特徴とする。
ァ・ゲート・トランジスタのドレイン領域形成予定部分
以外をマスクで覆ってから所定低濃度の不純物を導入し
て該トランスファ・ゲート・トランジスタのドレイン領
域を形成する工程と、次いで、前記マスクを除去してか
ら前記トランスファ・ゲート・トランジスタのドレイン
領域のみをマスクで覆って前記所定低濃度に比較し高い
濃度の不純物を導入して他の諸領域を形成する工程とが
含まれてなることを特徴とする。
【００１６】
【作用】前記手段を採ることに依って、セル・レシオを
充分に高く採ってデータの保持特性を向上させることが
でき、そして、メモリ・セルの面積を変化させることは
一切不要であるから集積性が悪くなることもなく、しか
も、その構成を実現するには、従来から多用されてきた
技術を適用し、トランスファ・ゲート・トランジスタに
於けるドレイン領域の不純物濃度をドライバ・トランジ
スタに於けるドレイン領域の不純物濃度に比較して相対
的に低くするだけで事足りるものであるから極めて簡単
且つ容易である。
充分に高く採ってデータの保持特性を向上させることが
でき、そして、メモリ・セルの面積を変化させることは
一切不要であるから集積性が悪くなることもなく、しか
も、その構成を実現するには、従来から多用されてきた
技術を適用し、トランスファ・ゲート・トランジスタに
於けるドレイン領域の不純物濃度をドライバ・トランジ
スタに於けるドレイン領域の不純物濃度に比較して相対
的に低くするだけで事足りるものであるから極めて簡単
且つ容易である。
【００１７】
【実施例】図１乃至図１０は本発明に於ける第一実施例
を解説する為の工程要所に於ける半導体記憶装置の要部
切断側面図を、そして、図１１乃至図１５は同じく本発
明に於ける第一実施例を解説する為の工程要所に於ける
半導体記憶装置の要部平面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図１乃至図
１０は図１１乃至図１５に見られる線Ｙ−Ｙに沿って切
断した状態に相当するものである。また、図２０に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。更にまた、図１１乃至図１５の要部
平面図では簡明にする為、絶縁膜は省略してコンタクト
・ホールのみを表してある。
を解説する為の工程要所に於ける半導体記憶装置の要部
切断側面図を、そして、図１１乃至図１５は同じく本発
明に於ける第一実施例を解説する為の工程要所に於ける
半導体記憶装置の要部平面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図１乃至図
１０は図１１乃至図１５に見られる線Ｙ−Ｙに沿って切
断した状態に相当するものである。また、図２０に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。更にまた、図１１乃至図１５の要部
平面図では簡明にする為、絶縁膜は省略してコンタクト
・ホールのみを表してある。
【００１８】図１及び図１１参照 １−（１）極薄いＳｉＯ2 膜上に形成したＳｉ3 Ｎ4膜
を耐酸化性マスク膜として用いる選択的熱酸化（ｌｏｃ
ａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：Ｌ
ＯＣＯＳ）法を適用することに依り、ｐ型シリコン半導
体基板１に厚さ例えば６００〔ｎｍ〕のＳｉＯ2 からな
るフィールド絶縁膜２を形成する。 １−（２）耐酸化性マスク膜を除去して活性領域３を表
出させてから、熱酸化法を適用することに依り、厚さ例
えば２５〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜４を
形成する。
を耐酸化性マスク膜として用いる選択的熱酸化（ｌｏｃ
ａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：Ｌ
ＯＣＯＳ）法を適用することに依り、ｐ型シリコン半導
体基板１に厚さ例えば６００〔ｎｍ〕のＳｉＯ2 からな
るフィールド絶縁膜２を形成する。 １−（２）耐酸化性マスク膜を除去して活性領域３を表
出させてから、熱酸化法を適用することに依り、厚さ例
えば２５〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜４を
形成する。
【００１９】図２及び図１１参照 ２−（１）リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、所要箇所に開口２１Ａをもつ
レジスト膜２１を形成する。 ２−（２）エッチング・ガスをＣＨＦ3 を含んだガスと
する反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉ
ｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
って、ゲート絶縁膜４並びにフィールド絶縁膜２を選択
的にエッチングしてコンタクト・ホールＣ1 ，Ｃ2 ，Ｃ
3 ，Ｃ4 ，Ｃ5 を形成する。
スを適用することに依り、所要箇所に開口２１Ａをもつ
レジスト膜２１を形成する。 ２−（２）エッチング・ガスをＣＨＦ3 を含んだガスと
する反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉ
ｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
って、ゲート絶縁膜４並びにフィールド絶縁膜２を選択
的にエッチングしてコンタクト・ホールＣ1 ，Ｃ2 ，Ｃ
3 ，Ｃ4 ，Ｃ5 を形成する。
【００２０】図３及び図１２参照 ３−（１）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依って、厚さ例えば４００〔ｎｍ〕の多結晶シリコン
膜を形成する。 ３−（２）エッチング・ガスをＳＦ6 を含んだガスとす
るＲＩＥ法を適用することに依って、工程３−（１）で
形成した多結晶シリコン膜のパターニングを行って、Ｖ
SS電源レベル供給線５、ドライバ・トランジスタに於け
るゲート電極６1 並びに６2 、ワード線ＷＬであるトラ
ンスファ・ゲート・トランジスタに於けるゲート電極７
を形成する。尚、図２０に見られるドライバ・トランジ
スタＴ1 並びにＴ2 、トランスファ・ゲート・トランジ
スタＴ3 並びにＴ4 をそれぞれゲート電極で代表させる
とすると、ドライバ・トランジスタＴ1 はゲート電極６
1 に、ドライバ・トランジスタＴ2 はゲート電極６
2 に、トランスファ・ゲート・トランジスタＴ3 並びに
Ｔ4 はゲート電極７にそれぞれ対応する。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依って、厚さ例えば４００〔ｎｍ〕の多結晶シリコン
膜を形成する。 ３−（２）エッチング・ガスをＳＦ6 を含んだガスとす
るＲＩＥ法を適用することに依って、工程３−（１）で
形成した多結晶シリコン膜のパターニングを行って、Ｖ
SS電源レベル供給線５、ドライバ・トランジスタに於け
るゲート電極６1 並びに６2 、ワード線ＷＬであるトラ
ンスファ・ゲート・トランジスタに於けるゲート電極７
を形成する。尚、図２０に見られるドライバ・トランジ
スタＴ1 並びにＴ2 、トランスファ・ゲート・トランジ
スタＴ3 並びにＴ4 をそれぞれゲート電極で代表させる
とすると、ドライバ・トランジスタＴ1 はゲート電極６
1 に、ドライバ・トランジスタＴ2 はゲート電極６
2 に、トランスファ・ゲート・トランジスタＴ3 並びに
Ｔ4 はゲート電極７にそれぞれ対応する。
【００２１】図４及び図１２参照 ４−（１）ＶSS電源レベル供給線５、ゲート電極６1 、
ゲート電極６2 、ゲート電極７をマスクとしてイオン注
入法を適用することに依って、ドーズ量を例えば１×１
０13〔cm-2〕、イオン加速エネルギを例えば６０〔ｋｅ
Ｖ〕として燐（Ｐ）の打ち込みを行って、トランスファ
・ゲート・トランジスタに於けるソース領域８TG並びに
ドレイン領域９TG、ドライバ・トランジスタに於けるソ
ース領域８DR並びにドレイン領域９DRなどを形成する。 ４−（２）
ゲート電極６2 、ゲート電極７をマスクとしてイオン注
入法を適用することに依って、ドーズ量を例えば１×１
０13〔cm-2〕、イオン加速エネルギを例えば６０〔ｋｅ
Ｖ〕として燐（Ｐ）の打ち込みを行って、トランスファ
・ゲート・トランジスタに於けるソース領域８TG並びに
ドレイン領域９TG、ドライバ・トランジスタに於けるソ
ース領域８DR並びにドレイン領域９DRなどを形成する。 ４−（２）
【００２２】図５及び図１２参照 ５−（１）リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、トランスファ・ゲート・トラ
ンジスタに於けるドレイン領域９TG及びその近傍を覆う
レジスト膜２２を形成する。 ５−（２）レジスト膜２２をマスクにイオン注入法を適
用することに依って、ドーズ量を例えば４×１０15〔cm
-2〕、イオン加速エネルギを例えば７０〔ｋｅＶ〕とし
て砒素（Ａｓ）の打ち込みを行って、トランスファ・ゲ
ート・トランジスタに於けるドレイン領域９TG以外の領
域に於ける不純物濃度を高める。図では、簡明にする
為、高不純物濃度になった領域も元の低不純物濃度であ
った領域と同じ記号で指示してあり、図５ではトランス
ファ・ゲート・トランジスタに於けるソース領域８DRが
高不純物濃度化された状態が表されている。
スを適用することに依り、トランスファ・ゲート・トラ
ンジスタに於けるドレイン領域９TG及びその近傍を覆う
レジスト膜２２を形成する。 ５−（２）レジスト膜２２をマスクにイオン注入法を適
用することに依って、ドーズ量を例えば４×１０15〔cm
-2〕、イオン加速エネルギを例えば７０〔ｋｅＶ〕とし
て砒素（Ａｓ）の打ち込みを行って、トランスファ・ゲ
ート・トランジスタに於けるドレイン領域９TG以外の領
域に於ける不純物濃度を高める。図では、簡明にする
為、高不純物濃度になった領域も元の低不純物濃度であ
った領域と同じ記号で指示してあり、図５ではトランス
ファ・ゲート・トランジスタに於けるソース領域８DRが
高不純物濃度化された状態が表されている。
【００２３】図６及び図１３参照 ６−（１）ＣＶＤ法を適用することに依って、厚さ例え
ば１００〔ｎｍ〕のＳｉＯ2 からなる層間絶縁膜１０を
形成する。 ６−（２）リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをＣＨＦ3 を含むガスとするＲ
ＩＥ法を適用することに依り、層間絶縁膜１０を選択的
にエッチングしてコンタクト・ホールＣ6 及びＣ7 を形
成する。
ば１００〔ｎｍ〕のＳｉＯ2 からなる層間絶縁膜１０を
形成する。 ６−（２）リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをＣＨＦ3 を含むガスとするＲ
ＩＥ法を適用することに依り、層間絶縁膜１０を選択的
にエッチングしてコンタクト・ホールＣ6 及びＣ7 を形
成する。
【００２４】図７及び図１４参照 ７−（１）ＣＶＤ法を適用することに依り、厚さ例えば
２００〔ｎｍ〕のノンドープ多結晶シリコン膜を形成す
る。 ７−（２）リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依って、前記工程７−（１）で形成
した多結晶シリコン膜のうち、ドライバ・トランジスタ
Ｔ1 及びＴ2 の負荷抵抗となるべき部分をマスクし、次
いで、イオン注入法を適用することに依って、Ａｓ或い
はＰなどｎ型不純物のイオンをドーズ量８×１０15〔cm
-2〕、イオン加速エネルギ５０〔ｋｅＶ〕として打ち込
むようにする。尚、このイオンを打ち込んだ部分はＶCC
電源レベル供給線となる。
２００〔ｎｍ〕のノンドープ多結晶シリコン膜を形成す
る。 ７−（２）リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依って、前記工程７−（１）で形成
した多結晶シリコン膜のうち、ドライバ・トランジスタ
Ｔ1 及びＴ2 の負荷抵抗となるべき部分をマスクし、次
いで、イオン注入法を適用することに依って、Ａｓ或い
はＰなどｎ型不純物のイオンをドーズ量８×１０15〔cm
-2〕、イオン加速エネルギ５０〔ｋｅＶ〕として打ち込
むようにする。尚、このイオンを打ち込んだ部分はＶCC
電源レベル供給線となる。
【００２５】７−（３）リソグラフィ技術に於けるレジ
スト・プロセスとエッチング・ガスをＳＦ6 を含むガス
とするＲＩＥ法を適用することに依り、前記工程７−
（１）で形成した多結晶シリコン膜のパターニングを行
ってＶCC電源レベル供給線１１、負荷抵抗Ｒ1 並びにＲ
2 を形成する。尚、前記工程７−（２）を経ていること
から、ＶCC電源レベル供給線１１には高濃度に不純物が
ドーピングされているので低抵抗化されているが、負荷
抵抗Ｒ1 及びＲ2 はノンドープ多結晶シリコンのままで
高抵抗を維持している。
スト・プロセスとエッチング・ガスをＳＦ6 を含むガス
とするＲＩＥ法を適用することに依り、前記工程７−
（１）で形成した多結晶シリコン膜のパターニングを行
ってＶCC電源レベル供給線１１、負荷抵抗Ｒ1 並びにＲ
2 を形成する。尚、前記工程７−（２）を経ていること
から、ＶCC電源レベル供給線１１には高濃度に不純物が
ドーピングされているので低抵抗化されているが、負荷
抵抗Ｒ1 及びＲ2 はノンドープ多結晶シリコンのままで
高抵抗を維持している。
【００２６】図８参照 ８−（１）ＣＶＤ法を適用することに依り、厚さ例えば
２００〔ｎｍ〕のＳｉＯ2 からなる層間絶縁膜１２及び
厚さ例えば８００〔ｎｍ〕の燐珪酸ガラス（ｐｈｏｓｐ
ｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からな
る層間絶縁膜１３を順に形成する。
２００〔ｎｍ〕のＳｉＯ2 からなる層間絶縁膜１２及び
厚さ例えば８００〔ｎｍ〕の燐珪酸ガラス（ｐｈｏｓｐ
ｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からな
る層間絶縁膜１３を順に形成する。
【００２７】図９及び図１５参照 ９−（１）リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをＣＨＦ3 を含むガスとするＲ
ＩＥ法を適用することに依り、層間絶縁膜１３並びに１
２を選択的にエッチングしてコンタクト・ホールＣ8 及
びＣ9 を形成する。尚、このコンタクト・ホールＣ8 及
びＣ9 は例えばＡｌからなるビット線をトランスファ・
ゲート・トランジスタのドレイン領域９TGにコンタクト
させる為のものである。
ス及びエッチング・ガスをＣＨＦ3 を含むガスとするＲ
ＩＥ法を適用することに依り、層間絶縁膜１３並びに１
２を選択的にエッチングしてコンタクト・ホールＣ8 及
びＣ9 を形成する。尚、このコンタクト・ホールＣ8 及
びＣ9 は例えばＡｌからなるビット線をトランスファ・
ゲート・トランジスタのドレイン領域９TGにコンタクト
させる為のものである。
【００２８】図１０参照 １０−（１）熱処理法を適用することに依って、ＰＳＧ
からなる層間絶縁膜１３の表面やコンタクト・ホールＣ
8 及びＣ9 の縁辺を滑らかにする為のリフローを行う。
尚、この工程は必要に応じて介挿すれば良い。 １０−（２）スパッタリング法を適用することに依り、
厚さ例えば１〔μｍ〕のＡｌ膜を形成する。 １０−（３）通常のリソグラフィ技術を適用することに
依り、前記工程１０−（２）で形成したＡｌ膜のパター
ニングを行ってビット線ＢＬ及び／ＢＬを形成する。
からなる層間絶縁膜１３の表面やコンタクト・ホールＣ
8 及びＣ9 の縁辺を滑らかにする為のリフローを行う。
尚、この工程は必要に応じて介挿すれば良い。 １０−（２）スパッタリング法を適用することに依り、
厚さ例えば１〔μｍ〕のＡｌ膜を形成する。 １０−（３）通常のリソグラフィ技術を適用することに
依り、前記工程１０−（２）で形成したＡｌ膜のパター
ニングを行ってビット線ＢＬ及び／ＢＬを形成する。
【００２９】このようにして完成された半導体記憶装置
では、トランスファ・ゲート・トランジスタに於けるド
レイン領域９TGに於ける抵抗値が大きくなっていること
は云うまでもない。
では、トランスファ・ゲート・トランジスタに於けるド
レイン領域９TGに於ける抵抗値が大きくなっていること
は云うまでもない。
【００３０】図１６は本発明に依って製造されたメモリ
・セルに於けるトランスファ・ゲート・トランジスタＴ
3 或いはＴ4 に関するゲート電圧〔Ｖ〕対ドレイン電流
〔ｍＡ〕特性を実測して表した線図であり、横軸にはゲ
ート電圧〔Ｖ〕を、そして、縦軸にはドレイン電流〔ｍ
Ａ〕をそれぞれ採ってある。図に於いて、Ａは前記本発
明実施例に依って作製したトランスファ・ゲート・トラ
ンジスタの特性線であり、Ｂは本発明を実施せずに作製
した同一ディメンションのトランジスタに於ける特性線
である。
・セルに於けるトランスファ・ゲート・トランジスタＴ
3 或いはＴ4 に関するゲート電圧〔Ｖ〕対ドレイン電流
〔ｍＡ〕特性を実測して表した線図であり、横軸にはゲ
ート電圧〔Ｖ〕を、そして、縦軸にはドレイン電流〔ｍ
Ａ〕をそれぞれ採ってある。図に於いて、Ａは前記本発
明実施例に依って作製したトランスファ・ゲート・トラ
ンジスタの特性線であり、Ｂは本発明を実施せずに作製
した同一ディメンションのトランジスタに於ける特性線
である。
【００３１】図からしても、本発明に依れば、ドライバ
・トランジスタとトランスファ・ゲート・トランジスタ
のセル・レシオが得られることは明らかである。
・トランジスタとトランスファ・ゲート・トランジスタ
のセル・レシオが得られることは明らかである。
【００３２】図１７は本発明に於ける第二実施例を解説
する為の工程要所に於ける半導体記憶装置の要部切断側
面図を表し、図１乃至図１５に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
本実施例では、第一実施例に於いて図５を参照して説明
した工程、即ち、トランスファ・ゲート・トランジスタ
Ｔ3 及びＴ4 のドレイン領域９TG以外の領域に於ける不
純物濃度を高める為のイオン注入を行う工程を通常のＬ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
のソース領域及びドレイン領域を形成する工程と同様に
ゲート電極７の側面にＳｉＯ2 からなるサイド・ウォー
ル２３を形成し、高不純物濃度領域２４をゲート電極７
から引き離すようにするものである。本実施例では、こ
れに依って、高集積化した際に問題となる短チャネル効
果を防止する為に用いられるＬＤＤ構造を工程数の増加
なしに取り入れ、セル・レシオを向上させることができ
る。
する為の工程要所に於ける半導体記憶装置の要部切断側
面図を表し、図１乃至図１５に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
本実施例では、第一実施例に於いて図５を参照して説明
した工程、即ち、トランスファ・ゲート・トランジスタ
Ｔ3 及びＴ4 のドレイン領域９TG以外の領域に於ける不
純物濃度を高める為のイオン注入を行う工程を通常のＬ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
のソース領域及びドレイン領域を形成する工程と同様に
ゲート電極７の側面にＳｉＯ2 からなるサイド・ウォー
ル２３を形成し、高不純物濃度領域２４をゲート電極７
から引き離すようにするものである。本実施例では、こ
れに依って、高集積化した際に問題となる短チャネル効
果を防止する為に用いられるＬＤＤ構造を工程数の増加
なしに取り入れ、セル・レシオを向上させることができ
る。
【００３３】図１８及び図１９は本発明に於ける第三実
施例を解説する為の工程要所に於ける半導体記憶装置の
要部切断側面図を表し、図１乃至図１５に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
施例を解説する為の工程要所に於ける半導体記憶装置の
要部切断側面図を表し、図１乃至図１５に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
【００３４】本実施例では、第一実施例に於いて図４及
び図５を参照して説明した工程、即ち、各トランジスタ
に於けるソース領域及びドレイン領域を形成する工程
で、トランスファ・ゲート・トランジスタＴ3 及びＴ4
に於けるドレイン領域９TGのみを独立して低不純物濃度
に形成し、その他のソース領域やドレイン領域は最初か
ら高不純物濃度に形成するものである。
び図５を参照して説明した工程、即ち、各トランジスタ
に於けるソース領域及びドレイン領域を形成する工程
で、トランスファ・ゲート・トランジスタＴ3 及びＴ4
に於けるドレイン領域９TGのみを独立して低不純物濃度
に形成し、その他のソース領域やドレイン領域は最初か
ら高不純物濃度に形成するものである。
【００３５】図１８参照 １８−（１）リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依り、トランスファ・ゲート・ト
ランジスタのドレイン領域形成予定部分以外の領域形成
予定部分をレジスト膜２５で覆う。 １８−（２）イオン注入法を適用することに依り、ドー
ズ量を例えば１×１０13〔cm-2〕とし、また、イオン加
速エネルギを例えば６０〔ｋｅＶ〕として燐（Ｐ）の打
ち込みを行って、トランスファ・ゲート・トランジスタ
に於けるドレイン領域９TGを形成する。
セスを適用することに依り、トランスファ・ゲート・ト
ランジスタのドレイン領域形成予定部分以外の領域形成
予定部分をレジスト膜２５で覆う。 １８−（２）イオン注入法を適用することに依り、ドー
ズ量を例えば１×１０13〔cm-2〕とし、また、イオン加
速エネルギを例えば６０〔ｋｅＶ〕として燐（Ｐ）の打
ち込みを行って、トランスファ・ゲート・トランジスタ
に於けるドレイン領域９TGを形成する。
【００３６】図１９参照 １９−（１）レジスト膜２５を除去してから、改めてリ
ソグラフィ技術に於けるレジスト・プロセスを適用する
ことに依り、トランスファ・ゲート・トランジスタのド
レイン領域９TG上をレジスト膜２６で覆う。 １９−（２）イオン注入法を適用することに依り、ドー
ズ量を例えば４×１０15〔cm-2〕とし、そして、イオン
加速エネルギを例えば７０〔ｋｅＶ〕としてＡｓの打ち
込みを行って、ドライバ・トランジスタに於けるソース
領域並びにドレイン領域、トランスファ・ゲート・トラ
ンジスタに於けるソース領域８TGなどを形成する。
ソグラフィ技術に於けるレジスト・プロセスを適用する
ことに依り、トランスファ・ゲート・トランジスタのド
レイン領域９TG上をレジスト膜２６で覆う。 １９−（２）イオン注入法を適用することに依り、ドー
ズ量を例えば４×１０15〔cm-2〕とし、そして、イオン
加速エネルギを例えば７０〔ｋｅＶ〕としてＡｓの打ち
込みを行って、ドライバ・トランジスタに於けるソース
領域並びにドレイン領域、トランスファ・ゲート・トラ
ンジスタに於けるソース領域８TGなどを形成する。
【００３７】本実施例では、これに依って、前記実施例
に比較して更にセル・レシオを向上することができる。
に比較して更にセル・レシオを向上することができる。
【００３８】本発明では、前記説明した各実施例の他に
多くの改変を行うことが可能であって、例えば前記各実
施例では、各トランジスタのゲート電極を多結晶シリコ
ンで構成したが、これ等をポリサイドに代替するなどは
任意であり、また、前記各実施例では、ドライバ・トラ
ンジスタの負荷に高抵抗を用いているが、これをトラン
ジスタ負荷型にしても良い。
多くの改変を行うことが可能であって、例えば前記各実
施例では、各トランジスタのゲート電極を多結晶シリコ
ンで構成したが、これ等をポリサイドに代替するなどは
任意であり、また、前記各実施例では、ドライバ・トラ
ンジスタの負荷に高抵抗を用いているが、これをトラン
ジスタ負荷型にしても良い。
【００３９】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域に於ける不純
物濃度がドライバ・トランジスタのドレイン領域に於け
る不純物濃度に比較して低くなるようにしている。
造方法に於いては、メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域に於ける不純
物濃度がドライバ・トランジスタのドレイン領域に於け
る不純物濃度に比較して低くなるようにしている。
【００４０】前記構成を採ることに依って、セル・レシ
オを充分に高く採ってデータの保持特性を向上させるこ
とができ、そして、メモリ・セルの面積を変化させるこ
とは一切不要であるから集積性が悪くなることもなく、
しかも、その構成を実現するには、従来から多用されて
きた技術を適用し、トランスファ・ゲート・トランジス
タに於けるドレイン領域の不純物濃度をドライバ・トラ
ンジスタに於けるドレイン領域の不純物濃度に比較して
相対的に低くするだけで事足りるものであるから極めて
簡単且つ容易である。
オを充分に高く採ってデータの保持特性を向上させるこ
とができ、そして、メモリ・セルの面積を変化させるこ
とは一切不要であるから集積性が悪くなることもなく、
しかも、その構成を実現するには、従来から多用されて
きた技術を適用し、トランスファ・ゲート・トランジス
タに於けるドレイン領域の不純物濃度をドライバ・トラ
ンジスタに於けるドレイン領域の不純物濃度に比較して
相対的に低くするだけで事足りるものであるから極めて
簡単且つ容易である。
【図１】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図２】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図３】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図４】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図５】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図６】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図７】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図８】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図９】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図１０】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図１１】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図１２】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図１３】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図１４】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図１５】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図１６】本発明に依って製造されたメモリ・セルに於
けるトランスファ・ゲート・トランジスタＴ3 或いはＴ
4 に関するゲート電圧〔Ｖ〕対ドレイン電流〔ｍＡ〕特
性を実測して表した線図である。
けるトランスファ・ゲート・トランジスタＴ3 或いはＴ
4 に関するゲート電圧〔Ｖ〕対ドレイン電流〔ｍＡ〕特
性を実測して表した線図である。
【図１７】本発明に於ける第二実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図１８】本発明に於ける第三実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図１９】本発明に於ける第三実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図２０】通常のＳＲＡＭに於ける高抵抗負荷型メモリ
・セルを説明する為の要部回路図である。
・セルを説明する為の要部回路図である。
１ ｐ型シリコン半導体基板 ２ フィールド絶縁膜 ３ 活性領域 ４ ゲート絶縁膜 ５ ＶSS電源レベル供給線 ６1 ゲート電極 ６2 ゲート電極 ７ ゲート電極 ８DR ドライバ・トランジスタに於けるソース領域 ８TG トランスファ・ゲート・トランジスタに於けるソ
ース領域 ９DR ドライバ・トランジスタに於けるドレイン領域 ９TG トランスファ・ゲート・トランジスタに於けるド
レイン領域 １０ 層間絶縁膜 １１ ＶCC電源レベル供給線 １２ 層間絶縁膜 １３ 層間絶縁膜 ２１ レジスト膜 ２１Ａ 開口 ２２ レジスト膜 ２３ サイド・ウォール ２４ 高不純物濃度領域 Ｔ1 ドライバ・トランジスタ Ｔ2 ドライバ・トランジスタ Ｒ1 負荷抵抗 Ｒ2 負荷抵抗 Ｔ3 トランスファ・ゲート・トランジスタ Ｔ4 トランスファ・ゲート・トランジスタ ＷＬ ワード線 ＢＬ ビット線 ／ＢＬ ビット線 ＶCC 正側電源レベル Ｃ1 コンタクト・ホール Ｃ2 コンタクト・ホール Ｃ3 コンタクト・ホール Ｃ4 コンタクト・ホール Ｃ5 コンタクト・ホール Ｃ6 コンタクト・ホール Ｃ7 コンタクト・ホール
ース領域 ９DR ドライバ・トランジスタに於けるドレイン領域 ９TG トランスファ・ゲート・トランジスタに於けるド
レイン領域 １０ 層間絶縁膜 １１ ＶCC電源レベル供給線 １２ 層間絶縁膜 １３ 層間絶縁膜 ２１ レジスト膜 ２１Ａ 開口 ２２ レジスト膜 ２３ サイド・ウォール ２４ 高不純物濃度領域 Ｔ1 ドライバ・トランジスタ Ｔ2 ドライバ・トランジスタ Ｒ1 負荷抵抗 Ｒ2 負荷抵抗 Ｔ3 トランスファ・ゲート・トランジスタ Ｔ4 トランスファ・ゲート・トランジスタ ＷＬ ワード線 ＢＬ ビット線 ／ＢＬ ビット線 ＶCC 正側電源レベル Ｃ1 コンタクト・ホール Ｃ2 コンタクト・ホール Ｃ3 コンタクト・ホール Ｃ4 コンタクト・ホール Ｃ5 コンタクト・ホール Ｃ6 コンタクト・ホール Ｃ7 コンタクト・ホール
Claims (6)
- 【請求項１】メモリ・セルを構成するトランスファ・ゲ
ート・トランジスタのドレイン領域に於ける不純物濃度
がドライバ・トランジスタのドレイン領域に於ける不純
物濃度に比較して低くなっていることを特徴とする半導
体記憶装置。 - 【請求項２】トランスファ・ゲート・トランジスタのソ
ース領域がドレイン領域と同じ低不純物濃度の領域で囲
まれた高不純物濃度の領域からなっていることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】トランスファ・ゲート・トランジスタのソ
ース領域に於ける不純物濃度がドレイン領域に於ける不
純物濃度に比較して高くなっていることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項４】メモリ・セルを構成するトランスファ・ゲ
ート・トランジスタのドレイン領域形成予定部分にドラ
イバ・トランジスタのドレイン領域に於ける不純物濃度
に比較して低い濃度の不純物を導入して該トランスファ
・ゲート・トランジスタのドレイン領域を形成する工程
が含まれてなることを特徴とする半導体記憶装置の製造
方法。 - 【請求項５】メモリ・セルを構成するドライバ・トラン
ジスタ及びトランスファ・ゲート・トランジスタの各ソ
ース領域形成予定部分及び各ドレイン領域形成予定部分
に所定低濃度の不純物を導入する工程と、 次いで、トランスファ・ゲート・トランジスタのドレイ
ン領域を覆うマスクを形成してから再び不純物の導入を
行って該トランスファ・ゲート・トランジスタのドレイ
ン領域を除く他の各低濃度不純物領域内に高濃度不純物
領域を形成する工程とが含まれてなることを特徴とする
半導体記憶装置の製造方法。 - 【請求項６】メモリ・セルを構成するトランスファ・ゲ
ート・トランジスタのドレイン領域形成予定部分以外を
マスクで覆ってから所定低濃度の不純物を導入して該ト
ランスファ・ゲート・トランジスタのドレイン領域を形
成する工程と、 次いで、前記マスクを除去してから前記トランスファ・
ゲート・トランジスタのドレイン領域のみをマスクで覆
って前記所定低濃度に比較し高い濃度の不純物を導入し
て他の諸領域を形成する工程とが含まれてなることを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250845A JPH05121695A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250845A JPH05121695A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121695A true JPH05121695A (ja) | 1993-05-18 |
Family
ID=17213869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250845A Withdrawn JPH05121695A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121695A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5717240A (en) * | 1993-12-29 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device |
| US5955746A (en) * | 1996-03-28 | 1999-09-21 | Hyundai Electronics Industries Co., Ltd. | SRAM having enhanced cell ratio |
| US6249019B1 (en) * | 1997-06-27 | 2001-06-19 | Micron Technology, Inc. | Container capacitor with increased surface area and method for making same |
-
1991
- 1991-09-30 JP JP3250845A patent/JPH05121695A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717240A (en) * | 1993-12-29 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device |
| JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5955746A (en) * | 1996-03-28 | 1999-09-21 | Hyundai Electronics Industries Co., Ltd. | SRAM having enhanced cell ratio |
| US6281088B1 (en) | 1996-03-28 | 2001-08-28 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing SRAM having enhanced cell ratio |
| US6249019B1 (en) * | 1997-06-27 | 2001-06-19 | Micron Technology, Inc. | Container capacitor with increased surface area and method for making same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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