JPH05121695A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH05121695A JPH05121695A JP3250845A JP25084591A JPH05121695A JP H05121695 A JPH05121695 A JP H05121695A JP 3250845 A JP3250845 A JP 3250845A JP 25084591 A JP25084591 A JP 25084591A JP H05121695 A JPH05121695 A JP H05121695A
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- JP
- Japan
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- drain region
- transfer gate
- gate transistor
- transistor
- impurity concentration
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体記憶装置及びその製造方法に
関し、半導体記憶装置のデータの保持特性を向上させ、
且つ、集積性も向上させることを目的とする。 【構成】 メモリ・セルを構成するトランスファ・ゲー
ト・トランジスタT3 及びT4 のドレイン領域9TGに於
ける不純物濃度がドライバ・トランジスタT1 及びT2
のドレイン領域9DRに於ける不純物濃度に比較して低く
なるようにし、メモリ・セルのディメンションなどを変
えることなく、電流駆動能力の比、即ち、セル・レシオ
を大きくとれるようにして、集積性に何らの影響も与え
ずにデータの保持特性を良好に維持できるよう構成す
る。
関し、半導体記憶装置のデータの保持特性を向上させ、
且つ、集積性も向上させることを目的とする。 【構成】 メモリ・セルを構成するトランスファ・ゲー
ト・トランジスタT3 及びT4 のドレイン領域9TGに於
ける不純物濃度がドライバ・トランジスタT1 及びT2
のドレイン領域9DRに於ける不純物濃度に比較して低く
なるようにし、メモリ・セルのディメンションなどを変
えることなく、電流駆動能力の比、即ち、セル・レシオ
を大きくとれるようにして、集積性に何らの影響も与え
ずにデータの保持特性を良好に維持できるよう構成す
る。
Description
【0001】
【産業上の利用分野】本発明は、フリップ・フロップ回
路、並びに、トランスファ・ゲート・トランジスタで構
成したスタティック・ランダム・アクセス・メモリ(s
taticrandom access memor
y:SRAM)のような半導体記憶装置及びその製造方
法に関する。現在、SRAMのフリップ・フロップ回路
に於いては、集積性が良いことから高抵抗を付加とする
ものが多用され、その実用性は大変高いものであるが、
未だ改良すべき余地があり、例えば、ドライバ・トラン
ジスタの電流駆動能力とトランスファ・ゲート・トラン
ジスタの電流駆動能力との比、即ち、セル・レシオを高
く維持しつつ高集積化や安定な動作を可能にしなければ
ならない。
路、並びに、トランスファ・ゲート・トランジスタで構
成したスタティック・ランダム・アクセス・メモリ(s
taticrandom access memor
y:SRAM)のような半導体記憶装置及びその製造方
法に関する。現在、SRAMのフリップ・フロップ回路
に於いては、集積性が良いことから高抵抗を付加とする
ものが多用され、その実用性は大変高いものであるが、
未だ改良すべき余地があり、例えば、ドライバ・トラン
ジスタの電流駆動能力とトランスファ・ゲート・トラン
ジスタの電流駆動能力との比、即ち、セル・レシオを高
く維持しつつ高集積化や安定な動作を可能にしなければ
ならない。
【0002】
【従来の技術】図20は通常のSRAMに於ける高抵抗
負荷型メモリ・セルを説明する為の要部回路図を表して
いる。図に於いて、T1 及びT2 はドライバ・トランジ
スタ、R1 及びR2 は負荷抵抗、T3 及びT4 はトラン
スファ・ゲート・トランジスタ、WLはワード線、BL
及び/BLはビット線、VCCは正側電源レベルをそれぞ
れ示している。
負荷型メモリ・セルを説明する為の要部回路図を表して
いる。図に於いて、T1 及びT2 はドライバ・トランジ
スタ、R1 及びR2 は負荷抵抗、T3 及びT4 はトラン
スファ・ゲート・トランジスタ、WLはワード線、BL
及び/BLはビット線、VCCは正側電源レベルをそれぞ
れ示している。
【0003】この高抵抗負荷型メモリ・セルに於いて
は、記憶情報の良好な保持特性を得る為には、ドライバ
・トランジスタT1 及びT2 の電流駆動能力をトランス
ファ・ゲート・トランジスタT3 及びT4 の電流駆動能
力の約三倍以上にする必要がある。
は、記憶情報の良好な保持特性を得る為には、ドライバ
・トランジスタT1 及びT2 の電流駆動能力をトランス
ファ・ゲート・トランジスタT3 及びT4 の電流駆動能
力の約三倍以上にする必要がある。
【0004】このようにする理由は、ワード線WLに依
ってメモリ・セルを選択した際、ビット線BL及び/B
Lに於ける電位に依って、ドライバ・トランジスタT1
及びT2 が影響を受けてデータが反転してしまう虞があ
ることに依る。
ってメモリ・セルを選択した際、ビット線BL及び/B
Lに於ける電位に依って、ドライバ・トランジスタT1
及びT2 が影響を受けてデータが反転してしまう虞があ
ることに依る。
【0005】このようなことから、ドライバ・トランジ
スタT1 及びT2 とトランスファ・ゲート・トランジス
タT3 及びT4 とのセル・レシオを得る為、ドライバ・
トランジスタT1 及びT2 に於けるチャネル幅をトラン
スファ・ゲート・トランスファ・ゲートT3 及びT4 に
於けるチャネル幅に比較して大きくし、ドライバ・トラ
ンジスタT1 及びT2 の電流駆動能力をトランスファ・
ゲート・トランジスタT3 及びT4 に比較して大きくす
るか、或いは、ドライバ・トランジスタT1 及びT2 に
於けるチャネル幅を変えることなく、トランスファ・ゲ
ート・トランジスタT3 及びT4 のチャネル長を大きく
することが行われている。
スタT1 及びT2 とトランスファ・ゲート・トランジス
タT3 及びT4 とのセル・レシオを得る為、ドライバ・
トランジスタT1 及びT2 に於けるチャネル幅をトラン
スファ・ゲート・トランスファ・ゲートT3 及びT4 に
於けるチャネル幅に比較して大きくし、ドライバ・トラ
ンジスタT1 及びT2 の電流駆動能力をトランスファ・
ゲート・トランジスタT3 及びT4 に比較して大きくす
るか、或いは、ドライバ・トランジスタT1 及びT2 に
於けるチャネル幅を変えることなく、トランスファ・ゲ
ート・トランジスタT3 及びT4 のチャネル長を大きく
することが行われている。
【0006】
【発明が解決しようとする課題】前記したように、ドラ
イバ・トランジスタT1 及びT2 のチャネル幅を大きく
したり、トランスファ・ゲート・トランジスタT3 及び
T4 のチャネル長を大きくすることでセル・レシオを高
く維持する手段を採ると、当然のことながら、メモリ・
セル・サイズは大きくなり、高集積化の要望に対して逆
行するかたちになってしまう。尚、セル・レシオを高く
維持するには、前記手段の他、トランスファ・ゲート・
トランジスタT3 及びT4 のチャネル幅を小さくするこ
とも考えられようが、そのようにした場合、狭チャネル
効果が現れて、安定な動作を得ることができないことに
なる。
イバ・トランジスタT1 及びT2 のチャネル幅を大きく
したり、トランスファ・ゲート・トランジスタT3 及び
T4 のチャネル長を大きくすることでセル・レシオを高
く維持する手段を採ると、当然のことながら、メモリ・
セル・サイズは大きくなり、高集積化の要望に対して逆
行するかたちになってしまう。尚、セル・レシオを高く
維持するには、前記手段の他、トランスファ・ゲート・
トランジスタT3 及びT4 のチャネル幅を小さくするこ
とも考えられようが、そのようにした場合、狭チャネル
効果が現れて、安定な動作を得ることができないことに
なる。
【0007】このように、従来の技術に依る高抵抗負荷
型SRAMに於いては、記憶情報の良好な保持特性を得
ること、及び、集積度を高く維持することは二律背反的
な要素を含んでいる。
型SRAMに於いては、記憶情報の良好な保持特性を得
ること、及び、集積度を高く維持することは二律背反的
な要素を含んでいる。
【0008】本発明は、半導体記憶装置に於けるデータ
の保持特性を向上させ、且つ、集積性も向上できるよう
にしようとする。
の保持特性を向上させ、且つ、集積性も向上できるよう
にしようとする。
【0009】
【課題を解決するための手段】本発明では、ドライバ・
トランジスタ及びトランスファ・ゲート・トランジスタ
のセル・レシオを高める為、トランスファ・ゲート・ト
ランジスタの電流駆動能力を積極的に低下させるよう
に、具体的には、トランスファ・ゲート・トランジスタ
に於ける寄生抵抗を増大させる手段を採る。
トランジスタ及びトランスファ・ゲート・トランジスタ
のセル・レシオを高める為、トランスファ・ゲート・ト
ランジスタの電流駆動能力を積極的に低下させるよう
に、具体的には、トランスファ・ゲート・トランジスタ
に於ける寄生抵抗を増大させる手段を採る。
【0010】従って、本発明に依る半導体記憶装置及び
その製造方法に於いては、 (1)メモリ・セルを構成するトランスファ・ゲート・
トランジスタ(例えばトランスファ・ゲート・トランジ
スタT3 及びT4 )のドレイン領域(例えばドレイン領
域9TG)に於ける不純物濃度がドライバ・トランジスタ
(例えばドライバ・トランジスタT1 及びT2 )のドレ
イン領域(例えばドレイン領域9DR)に於ける不純物濃
度に比較して低くなっていることを特徴とするか、或い
は、
その製造方法に於いては、 (1)メモリ・セルを構成するトランスファ・ゲート・
トランジスタ(例えばトランスファ・ゲート・トランジ
スタT3 及びT4 )のドレイン領域(例えばドレイン領
域9TG)に於ける不純物濃度がドライバ・トランジスタ
(例えばドライバ・トランジスタT1 及びT2 )のドレ
イン領域(例えばドレイン領域9DR)に於ける不純物濃
度に比較して低くなっていることを特徴とするか、或い
は、
【0011】(2)前記(1)に於いて、トランスファ
・ゲート・トランジスタのソース領域(例えばソース領
域8TG)がドレイン領域(例えばドレイン領域9DR)と
同じ低不純物濃度の領域で囲まれた高不純物濃度の領域
からなっていることを特徴とするか、或いは、
・ゲート・トランジスタのソース領域(例えばソース領
域8TG)がドレイン領域(例えばドレイン領域9DR)と
同じ低不純物濃度の領域で囲まれた高不純物濃度の領域
からなっていることを特徴とするか、或いは、
【0012】(3)前記(1)に於いて、トランスファ
・ゲート・トランジスタのソース領域に於ける不純物濃
度がドレイン領域に於ける不純物濃度に比較して高くな
っていることを特徴とするか、或いは、
・ゲート・トランジスタのソース領域に於ける不純物濃
度がドレイン領域に於ける不純物濃度に比較して高くな
っていることを特徴とするか、或いは、
【0013】(4)メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域形成予定部分
にドライバ・トランジスタのドレイン領域に於ける不純
物濃度に比較して低い濃度の不純物を導入して該トラン
スファ・ゲート・トランジスタのドレイン領域を形成す
る工程が含まれてなることを特徴とするか、或いは、
ァ・ゲート・トランジスタのドレイン領域形成予定部分
にドライバ・トランジスタのドレイン領域に於ける不純
物濃度に比較して低い濃度の不純物を導入して該トラン
スファ・ゲート・トランジスタのドレイン領域を形成す
る工程が含まれてなることを特徴とするか、或いは、
【0014】(5)メモリ・セルを構成するドライバ・
トランジスタ及びトランスファ・ゲート・トランジスタ
の各ソース領域形成予定部分及び各ドレイン領域形成予
定部分に所定低濃度の不純物を導入する工程と、次い
で、トランスファ・ゲート・トランジスタのドレイン領
域を覆うマスクを形成してから再び不純物の導入を行っ
て該トランスファ・ゲート・トランジスタのドレイン領
域を除く他の各低濃度不純物領域内に高濃度不純物領域
を形成する工程とが含まれてなることを特徴とするか、
或いは、
トランジスタ及びトランスファ・ゲート・トランジスタ
の各ソース領域形成予定部分及び各ドレイン領域形成予
定部分に所定低濃度の不純物を導入する工程と、次い
で、トランスファ・ゲート・トランジスタのドレイン領
域を覆うマスクを形成してから再び不純物の導入を行っ
て該トランスファ・ゲート・トランジスタのドレイン領
域を除く他の各低濃度不純物領域内に高濃度不純物領域
を形成する工程とが含まれてなることを特徴とするか、
或いは、
【0015】(6)メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域形成予定部分
以外をマスクで覆ってから所定低濃度の不純物を導入し
て該トランスファ・ゲート・トランジスタのドレイン領
域を形成する工程と、次いで、前記マスクを除去してか
ら前記トランスファ・ゲート・トランジスタのドレイン
領域のみをマスクで覆って前記所定低濃度に比較し高い
濃度の不純物を導入して他の諸領域を形成する工程とが
含まれてなることを特徴とする。
ァ・ゲート・トランジスタのドレイン領域形成予定部分
以外をマスクで覆ってから所定低濃度の不純物を導入し
て該トランスファ・ゲート・トランジスタのドレイン領
域を形成する工程と、次いで、前記マスクを除去してか
ら前記トランスファ・ゲート・トランジスタのドレイン
領域のみをマスクで覆って前記所定低濃度に比較し高い
濃度の不純物を導入して他の諸領域を形成する工程とが
含まれてなることを特徴とする。
【0016】
【作用】前記手段を採ることに依って、セル・レシオを
充分に高く採ってデータの保持特性を向上させることが
でき、そして、メモリ・セルの面積を変化させることは
一切不要であるから集積性が悪くなることもなく、しか
も、その構成を実現するには、従来から多用されてきた
技術を適用し、トランスファ・ゲート・トランジスタに
於けるドレイン領域の不純物濃度をドライバ・トランジ
スタに於けるドレイン領域の不純物濃度に比較して相対
的に低くするだけで事足りるものであるから極めて簡単
且つ容易である。
充分に高く採ってデータの保持特性を向上させることが
でき、そして、メモリ・セルの面積を変化させることは
一切不要であるから集積性が悪くなることもなく、しか
も、その構成を実現するには、従来から多用されてきた
技術を適用し、トランスファ・ゲート・トランジスタに
於けるドレイン領域の不純物濃度をドライバ・トランジ
スタに於けるドレイン領域の不純物濃度に比較して相対
的に低くするだけで事足りるものであるから極めて簡単
且つ容易である。
【0017】
【実施例】図1乃至図10は本発明に於ける第一実施例
を解説する為の工程要所に於ける半導体記憶装置の要部
切断側面図を、そして、図11乃至図15は同じく本発
明に於ける第一実施例を解説する為の工程要所に於ける
半導体記憶装置の要部平面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図1乃至図
10は図11乃至図15に見られる線Y−Yに沿って切
断した状態に相当するものである。また、図20に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。更にまた、図11乃至図15の要部
平面図では簡明にする為、絶縁膜は省略してコンタクト
・ホールのみを表してある。
を解説する為の工程要所に於ける半導体記憶装置の要部
切断側面図を、そして、図11乃至図15は同じく本発
明に於ける第一実施例を解説する為の工程要所に於ける
半導体記憶装置の要部平面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図1乃至図
10は図11乃至図15に見られる線Y−Yに沿って切
断した状態に相当するものである。また、図20に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。更にまた、図11乃至図15の要部
平面図では簡明にする為、絶縁膜は省略してコンタクト
・ホールのみを表してある。
【0018】図1及び図11参照 1−(1)極薄いSiO2 膜上に形成したSi3 N4膜
を耐酸化性マスク膜として用いる選択的熱酸化(loc
al oxidation of silicon:L
OCOS)法を適用することに依り、p型シリコン半導
体基板1に厚さ例えば600〔nm〕のSiO2 からな
るフィールド絶縁膜2を形成する。 1−(2)耐酸化性マスク膜を除去して活性領域3を表
出させてから、熱酸化法を適用することに依り、厚さ例
えば25〔nm〕のSiO2 からなるゲート絶縁膜4を
形成する。
を耐酸化性マスク膜として用いる選択的熱酸化(loc
al oxidation of silicon:L
OCOS)法を適用することに依り、p型シリコン半導
体基板1に厚さ例えば600〔nm〕のSiO2 からな
るフィールド絶縁膜2を形成する。 1−(2)耐酸化性マスク膜を除去して活性領域3を表
出させてから、熱酸化法を適用することに依り、厚さ例
えば25〔nm〕のSiO2 からなるゲート絶縁膜4を
形成する。
【0019】図2及び図11参照 2−(1)リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、所要箇所に開口21Aをもつ
レジスト膜21を形成する。 2−(2)エッチング・ガスをCHF3 を含んだガスと
する反応性イオン・エッチング(reactive i
on etching:RIE)法を適用することに依
って、ゲート絶縁膜4並びにフィールド絶縁膜2を選択
的にエッチングしてコンタクト・ホールC1 ,C2 ,C
3 ,C4 ,C5 を形成する。
スを適用することに依り、所要箇所に開口21Aをもつ
レジスト膜21を形成する。 2−(2)エッチング・ガスをCHF3 を含んだガスと
する反応性イオン・エッチング(reactive i
on etching:RIE)法を適用することに依
って、ゲート絶縁膜4並びにフィールド絶縁膜2を選択
的にエッチングしてコンタクト・ホールC1 ,C2 ,C
3 ,C4 ,C5 を形成する。
【0020】図3及び図12参照 3−(1)化学気相堆積(chemical vapo
r deposition:CVD)法を適用すること
に依って、厚さ例えば400〔nm〕の多結晶シリコン
膜を形成する。 3−(2)エッチング・ガスをSF6 を含んだガスとす
るRIE法を適用することに依って、工程3−(1)で
形成した多結晶シリコン膜のパターニングを行って、V
SS電源レベル供給線5、ドライバ・トランジスタに於け
るゲート電極61 並びに62 、ワード線WLであるトラ
ンスファ・ゲート・トランジスタに於けるゲート電極7
を形成する。尚、図20に見られるドライバ・トランジ
スタT1 並びにT2 、トランスファ・ゲート・トランジ
スタT3 並びにT4 をそれぞれゲート電極で代表させる
とすると、ドライバ・トランジスタT1 はゲート電極6
1 に、ドライバ・トランジスタT2 はゲート電極6
2 に、トランスファ・ゲート・トランジスタT3 並びに
T4 はゲート電極7にそれぞれ対応する。
r deposition:CVD)法を適用すること
に依って、厚さ例えば400〔nm〕の多結晶シリコン
膜を形成する。 3−(2)エッチング・ガスをSF6 を含んだガスとす
るRIE法を適用することに依って、工程3−(1)で
形成した多結晶シリコン膜のパターニングを行って、V
SS電源レベル供給線5、ドライバ・トランジスタに於け
るゲート電極61 並びに62 、ワード線WLであるトラ
ンスファ・ゲート・トランジスタに於けるゲート電極7
を形成する。尚、図20に見られるドライバ・トランジ
スタT1 並びにT2 、トランスファ・ゲート・トランジ
スタT3 並びにT4 をそれぞれゲート電極で代表させる
とすると、ドライバ・トランジスタT1 はゲート電極6
1 に、ドライバ・トランジスタT2 はゲート電極6
2 に、トランスファ・ゲート・トランジスタT3 並びに
T4 はゲート電極7にそれぞれ対応する。
【0021】図4及び図12参照 4−(1)VSS電源レベル供給線5、ゲート電極61 、
ゲート電極62 、ゲート電極7をマスクとしてイオン注
入法を適用することに依って、ドーズ量を例えば1×1
013〔cm-2〕、イオン加速エネルギを例えば60〔ke
V〕として燐(P)の打ち込みを行って、トランスファ
・ゲート・トランジスタに於けるソース領域8TG並びに
ドレイン領域9TG、ドライバ・トランジスタに於けるソ
ース領域8DR並びにドレイン領域9DRなどを形成する。 4−(2)
ゲート電極62 、ゲート電極7をマスクとしてイオン注
入法を適用することに依って、ドーズ量を例えば1×1
013〔cm-2〕、イオン加速エネルギを例えば60〔ke
V〕として燐(P)の打ち込みを行って、トランスファ
・ゲート・トランジスタに於けるソース領域8TG並びに
ドレイン領域9TG、ドライバ・トランジスタに於けるソ
ース領域8DR並びにドレイン領域9DRなどを形成する。 4−(2)
【0022】図5及び図12参照 5−(1)リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、トランスファ・ゲート・トラ
ンジスタに於けるドレイン領域9TG及びその近傍を覆う
レジスト膜22を形成する。 5−(2)レジスト膜22をマスクにイオン注入法を適
用することに依って、ドーズ量を例えば4×1015〔cm
-2〕、イオン加速エネルギを例えば70〔keV〕とし
て砒素(As)の打ち込みを行って、トランスファ・ゲ
ート・トランジスタに於けるドレイン領域9TG以外の領
域に於ける不純物濃度を高める。図では、簡明にする
為、高不純物濃度になった領域も元の低不純物濃度であ
った領域と同じ記号で指示してあり、図5ではトランス
ファ・ゲート・トランジスタに於けるソース領域8DRが
高不純物濃度化された状態が表されている。
スを適用することに依り、トランスファ・ゲート・トラ
ンジスタに於けるドレイン領域9TG及びその近傍を覆う
レジスト膜22を形成する。 5−(2)レジスト膜22をマスクにイオン注入法を適
用することに依って、ドーズ量を例えば4×1015〔cm
-2〕、イオン加速エネルギを例えば70〔keV〕とし
て砒素(As)の打ち込みを行って、トランスファ・ゲ
ート・トランジスタに於けるドレイン領域9TG以外の領
域に於ける不純物濃度を高める。図では、簡明にする
為、高不純物濃度になった領域も元の低不純物濃度であ
った領域と同じ記号で指示してあり、図5ではトランス
ファ・ゲート・トランジスタに於けるソース領域8DRが
高不純物濃度化された状態が表されている。
【0023】図6及び図13参照 6−(1)CVD法を適用することに依って、厚さ例え
ば100〔nm〕のSiO2 からなる層間絶縁膜10を
形成する。 6−(2)リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをCHF3 を含むガスとするR
IE法を適用することに依り、層間絶縁膜10を選択的
にエッチングしてコンタクト・ホールC6 及びC7 を形
成する。
ば100〔nm〕のSiO2 からなる層間絶縁膜10を
形成する。 6−(2)リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをCHF3 を含むガスとするR
IE法を適用することに依り、層間絶縁膜10を選択的
にエッチングしてコンタクト・ホールC6 及びC7 を形
成する。
【0024】図7及び図14参照 7−(1)CVD法を適用することに依り、厚さ例えば
200〔nm〕のノンドープ多結晶シリコン膜を形成す
る。 7−(2)リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依って、前記工程7−(1)で形成
した多結晶シリコン膜のうち、ドライバ・トランジスタ
T1 及びT2 の負荷抵抗となるべき部分をマスクし、次
いで、イオン注入法を適用することに依って、As或い
はPなどn型不純物のイオンをドーズ量8×1015〔cm
-2〕、イオン加速エネルギ50〔keV〕として打ち込
むようにする。尚、このイオンを打ち込んだ部分はVCC
電源レベル供給線となる。
200〔nm〕のノンドープ多結晶シリコン膜を形成す
る。 7−(2)リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依って、前記工程7−(1)で形成
した多結晶シリコン膜のうち、ドライバ・トランジスタ
T1 及びT2 の負荷抵抗となるべき部分をマスクし、次
いで、イオン注入法を適用することに依って、As或い
はPなどn型不純物のイオンをドーズ量8×1015〔cm
-2〕、イオン加速エネルギ50〔keV〕として打ち込
むようにする。尚、このイオンを打ち込んだ部分はVCC
電源レベル供給線となる。
【0025】7−(3)リソグラフィ技術に於けるレジ
スト・プロセスとエッチング・ガスをSF6 を含むガス
とするRIE法を適用することに依り、前記工程7−
(1)で形成した多結晶シリコン膜のパターニングを行
ってVCC電源レベル供給線11、負荷抵抗R1 並びにR
2 を形成する。尚、前記工程7−(2)を経ていること
から、VCC電源レベル供給線11には高濃度に不純物が
ドーピングされているので低抵抗化されているが、負荷
抵抗R1 及びR2 はノンドープ多結晶シリコンのままで
高抵抗を維持している。
スト・プロセスとエッチング・ガスをSF6 を含むガス
とするRIE法を適用することに依り、前記工程7−
(1)で形成した多結晶シリコン膜のパターニングを行
ってVCC電源レベル供給線11、負荷抵抗R1 並びにR
2 を形成する。尚、前記工程7−(2)を経ていること
から、VCC電源レベル供給線11には高濃度に不純物が
ドーピングされているので低抵抗化されているが、負荷
抵抗R1 及びR2 はノンドープ多結晶シリコンのままで
高抵抗を維持している。
【0026】図8参照 8−(1)CVD法を適用することに依り、厚さ例えば
200〔nm〕のSiO2 からなる層間絶縁膜12及び
厚さ例えば800〔nm〕の燐珪酸ガラス(phosp
ho−silicate glass:PSG)からな
る層間絶縁膜13を順に形成する。
200〔nm〕のSiO2 からなる層間絶縁膜12及び
厚さ例えば800〔nm〕の燐珪酸ガラス(phosp
ho−silicate glass:PSG)からな
る層間絶縁膜13を順に形成する。
【0027】図9及び図15参照 9−(1)リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをCHF3 を含むガスとするR
IE法を適用することに依り、層間絶縁膜13並びに1
2を選択的にエッチングしてコンタクト・ホールC8 及
びC9 を形成する。尚、このコンタクト・ホールC8 及
びC9 は例えばAlからなるビット線をトランスファ・
ゲート・トランジスタのドレイン領域9TGにコンタクト
させる為のものである。
ス及びエッチング・ガスをCHF3 を含むガスとするR
IE法を適用することに依り、層間絶縁膜13並びに1
2を選択的にエッチングしてコンタクト・ホールC8 及
びC9 を形成する。尚、このコンタクト・ホールC8 及
びC9 は例えばAlからなるビット線をトランスファ・
ゲート・トランジスタのドレイン領域9TGにコンタクト
させる為のものである。
【0028】図10参照 10−(1)熱処理法を適用することに依って、PSG
からなる層間絶縁膜13の表面やコンタクト・ホールC
8 及びC9 の縁辺を滑らかにする為のリフローを行う。
尚、この工程は必要に応じて介挿すれば良い。 10−(2)スパッタリング法を適用することに依り、
厚さ例えば1〔μm〕のAl膜を形成する。 10−(3)通常のリソグラフィ技術を適用することに
依り、前記工程10−(2)で形成したAl膜のパター
ニングを行ってビット線BL及び/BLを形成する。
からなる層間絶縁膜13の表面やコンタクト・ホールC
8 及びC9 の縁辺を滑らかにする為のリフローを行う。
尚、この工程は必要に応じて介挿すれば良い。 10−(2)スパッタリング法を適用することに依り、
厚さ例えば1〔μm〕のAl膜を形成する。 10−(3)通常のリソグラフィ技術を適用することに
依り、前記工程10−(2)で形成したAl膜のパター
ニングを行ってビット線BL及び/BLを形成する。
【0029】このようにして完成された半導体記憶装置
では、トランスファ・ゲート・トランジスタに於けるド
レイン領域9TGに於ける抵抗値が大きくなっていること
は云うまでもない。
では、トランスファ・ゲート・トランジスタに於けるド
レイン領域9TGに於ける抵抗値が大きくなっていること
は云うまでもない。
【0030】図16は本発明に依って製造されたメモリ
・セルに於けるトランスファ・ゲート・トランジスタT
3 或いはT4 に関するゲート電圧〔V〕対ドレイン電流
〔mA〕特性を実測して表した線図であり、横軸にはゲ
ート電圧〔V〕を、そして、縦軸にはドレイン電流〔m
A〕をそれぞれ採ってある。図に於いて、Aは前記本発
明実施例に依って作製したトランスファ・ゲート・トラ
ンジスタの特性線であり、Bは本発明を実施せずに作製
した同一ディメンションのトランジスタに於ける特性線
である。
・セルに於けるトランスファ・ゲート・トランジスタT
3 或いはT4 に関するゲート電圧〔V〕対ドレイン電流
〔mA〕特性を実測して表した線図であり、横軸にはゲ
ート電圧〔V〕を、そして、縦軸にはドレイン電流〔m
A〕をそれぞれ採ってある。図に於いて、Aは前記本発
明実施例に依って作製したトランスファ・ゲート・トラ
ンジスタの特性線であり、Bは本発明を実施せずに作製
した同一ディメンションのトランジスタに於ける特性線
である。
【0031】図からしても、本発明に依れば、ドライバ
・トランジスタとトランスファ・ゲート・トランジスタ
のセル・レシオが得られることは明らかである。
・トランジスタとトランスファ・ゲート・トランジスタ
のセル・レシオが得られることは明らかである。
【0032】図17は本発明に於ける第二実施例を解説
する為の工程要所に於ける半導体記憶装置の要部切断側
面図を表し、図1乃至図15に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
本実施例では、第一実施例に於いて図5を参照して説明
した工程、即ち、トランスファ・ゲート・トランジスタ
T3 及びT4 のドレイン領域9TG以外の領域に於ける不
純物濃度を高める為のイオン注入を行う工程を通常のL
DD(lightly doped drain)構造
のソース領域及びドレイン領域を形成する工程と同様に
ゲート電極7の側面にSiO2 からなるサイド・ウォー
ル23を形成し、高不純物濃度領域24をゲート電極7
から引き離すようにするものである。本実施例では、こ
れに依って、高集積化した際に問題となる短チャネル効
果を防止する為に用いられるLDD構造を工程数の増加
なしに取り入れ、セル・レシオを向上させることができ
る。
する為の工程要所に於ける半導体記憶装置の要部切断側
面図を表し、図1乃至図15に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
本実施例では、第一実施例に於いて図5を参照して説明
した工程、即ち、トランスファ・ゲート・トランジスタ
T3 及びT4 のドレイン領域9TG以外の領域に於ける不
純物濃度を高める為のイオン注入を行う工程を通常のL
DD(lightly doped drain)構造
のソース領域及びドレイン領域を形成する工程と同様に
ゲート電極7の側面にSiO2 からなるサイド・ウォー
ル23を形成し、高不純物濃度領域24をゲート電極7
から引き離すようにするものである。本実施例では、こ
れに依って、高集積化した際に問題となる短チャネル効
果を防止する為に用いられるLDD構造を工程数の増加
なしに取り入れ、セル・レシオを向上させることができ
る。
【0033】図18及び図19は本発明に於ける第三実
施例を解説する為の工程要所に於ける半導体記憶装置の
要部切断側面図を表し、図1乃至図15に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
施例を解説する為の工程要所に於ける半導体記憶装置の
要部切断側面図を表し、図1乃至図15に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
【0034】本実施例では、第一実施例に於いて図4及
び図5を参照して説明した工程、即ち、各トランジスタ
に於けるソース領域及びドレイン領域を形成する工程
で、トランスファ・ゲート・トランジスタT3 及びT4
に於けるドレイン領域9TGのみを独立して低不純物濃度
に形成し、その他のソース領域やドレイン領域は最初か
ら高不純物濃度に形成するものである。
び図5を参照して説明した工程、即ち、各トランジスタ
に於けるソース領域及びドレイン領域を形成する工程
で、トランスファ・ゲート・トランジスタT3 及びT4
に於けるドレイン領域9TGのみを独立して低不純物濃度
に形成し、その他のソース領域やドレイン領域は最初か
ら高不純物濃度に形成するものである。
【0035】図18参照 18−(1)リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依り、トランスファ・ゲート・ト
ランジスタのドレイン領域形成予定部分以外の領域形成
予定部分をレジスト膜25で覆う。 18−(2)イオン注入法を適用することに依り、ドー
ズ量を例えば1×1013〔cm-2〕とし、また、イオン加
速エネルギを例えば60〔keV〕として燐(P)の打
ち込みを行って、トランスファ・ゲート・トランジスタ
に於けるドレイン領域9TGを形成する。
セスを適用することに依り、トランスファ・ゲート・ト
ランジスタのドレイン領域形成予定部分以外の領域形成
予定部分をレジスト膜25で覆う。 18−(2)イオン注入法を適用することに依り、ドー
ズ量を例えば1×1013〔cm-2〕とし、また、イオン加
速エネルギを例えば60〔keV〕として燐(P)の打
ち込みを行って、トランスファ・ゲート・トランジスタ
に於けるドレイン領域9TGを形成する。
【0036】図19参照 19−(1)レジスト膜25を除去してから、改めてリ
ソグラフィ技術に於けるレジスト・プロセスを適用する
ことに依り、トランスファ・ゲート・トランジスタのド
レイン領域9TG上をレジスト膜26で覆う。 19−(2)イオン注入法を適用することに依り、ドー
ズ量を例えば4×1015〔cm-2〕とし、そして、イオン
加速エネルギを例えば70〔keV〕としてAsの打ち
込みを行って、ドライバ・トランジスタに於けるソース
領域並びにドレイン領域、トランスファ・ゲート・トラ
ンジスタに於けるソース領域8TGなどを形成する。
ソグラフィ技術に於けるレジスト・プロセスを適用する
ことに依り、トランスファ・ゲート・トランジスタのド
レイン領域9TG上をレジスト膜26で覆う。 19−(2)イオン注入法を適用することに依り、ドー
ズ量を例えば4×1015〔cm-2〕とし、そして、イオン
加速エネルギを例えば70〔keV〕としてAsの打ち
込みを行って、ドライバ・トランジスタに於けるソース
領域並びにドレイン領域、トランスファ・ゲート・トラ
ンジスタに於けるソース領域8TGなどを形成する。
【0037】本実施例では、これに依って、前記実施例
に比較して更にセル・レシオを向上することができる。
に比較して更にセル・レシオを向上することができる。
【0038】本発明では、前記説明した各実施例の他に
多くの改変を行うことが可能であって、例えば前記各実
施例では、各トランジスタのゲート電極を多結晶シリコ
ンで構成したが、これ等をポリサイドに代替するなどは
任意であり、また、前記各実施例では、ドライバ・トラ
ンジスタの負荷に高抵抗を用いているが、これをトラン
ジスタ負荷型にしても良い。
多くの改変を行うことが可能であって、例えば前記各実
施例では、各トランジスタのゲート電極を多結晶シリコ
ンで構成したが、これ等をポリサイドに代替するなどは
任意であり、また、前記各実施例では、ドライバ・トラ
ンジスタの負荷に高抵抗を用いているが、これをトラン
ジスタ負荷型にしても良い。
【0039】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域に於ける不純
物濃度がドライバ・トランジスタのドレイン領域に於け
る不純物濃度に比較して低くなるようにしている。
造方法に於いては、メモリ・セルを構成するトランスフ
ァ・ゲート・トランジスタのドレイン領域に於ける不純
物濃度がドライバ・トランジスタのドレイン領域に於け
る不純物濃度に比較して低くなるようにしている。
【0040】前記構成を採ることに依って、セル・レシ
オを充分に高く採ってデータの保持特性を向上させるこ
とができ、そして、メモリ・セルの面積を変化させるこ
とは一切不要であるから集積性が悪くなることもなく、
しかも、その構成を実現するには、従来から多用されて
きた技術を適用し、トランスファ・ゲート・トランジス
タに於けるドレイン領域の不純物濃度をドライバ・トラ
ンジスタに於けるドレイン領域の不純物濃度に比較して
相対的に低くするだけで事足りるものであるから極めて
簡単且つ容易である。
オを充分に高く採ってデータの保持特性を向上させるこ
とができ、そして、メモリ・セルの面積を変化させるこ
とは一切不要であるから集積性が悪くなることもなく、
しかも、その構成を実現するには、従来から多用されて
きた技術を適用し、トランスファ・ゲート・トランジス
タに於けるドレイン領域の不純物濃度をドライバ・トラ
ンジスタに於けるドレイン領域の不純物濃度に比較して
相対的に低くするだけで事足りるものであるから極めて
簡単且つ容易である。
【図1】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図2】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図3】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図4】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図5】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図6】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図7】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図8】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図9】本発明に於ける第一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図である。
要所に於ける半導体記憶装置の要部切断側面図である。
【図10】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図11】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図12】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図13】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図14】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図15】本発明に於ける第一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部平面図である。
程要所に於ける半導体記憶装置の要部平面図である。
【図16】本発明に依って製造されたメモリ・セルに於
けるトランスファ・ゲート・トランジスタT3 或いはT
4 に関するゲート電圧〔V〕対ドレイン電流〔mA〕特
性を実測して表した線図である。
けるトランスファ・ゲート・トランジスタT3 或いはT
4 に関するゲート電圧〔V〕対ドレイン電流〔mA〕特
性を実測して表した線図である。
【図17】本発明に於ける第二実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図18】本発明に於ける第三実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図19】本発明に於ける第三実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
程要所に於ける半導体記憶装置の要部切断側面図であ
る。
【図20】通常のSRAMに於ける高抵抗負荷型メモリ
・セルを説明する為の要部回路図である。
・セルを説明する為の要部回路図である。
1 p型シリコン半導体基板 2 フィールド絶縁膜 3 活性領域 4 ゲート絶縁膜 5 VSS電源レベル供給線 61 ゲート電極 62 ゲート電極 7 ゲート電極 8DR ドライバ・トランジスタに於けるソース領域 8TG トランスファ・ゲート・トランジスタに於けるソ
ース領域 9DR ドライバ・トランジスタに於けるドレイン領域 9TG トランスファ・ゲート・トランジスタに於けるド
レイン領域 10 層間絶縁膜 11 VCC電源レベル供給線 12 層間絶縁膜 13 層間絶縁膜 21 レジスト膜 21A 開口 22 レジスト膜 23 サイド・ウォール 24 高不純物濃度領域 T1 ドライバ・トランジスタ T2 ドライバ・トランジスタ R1 負荷抵抗 R2 負荷抵抗 T3 トランスファ・ゲート・トランジスタ T4 トランスファ・ゲート・トランジスタ WL ワード線 BL ビット線 /BL ビット線 VCC 正側電源レベル C1 コンタクト・ホール C2 コンタクト・ホール C3 コンタクト・ホール C4 コンタクト・ホール C5 コンタクト・ホール C6 コンタクト・ホール C7 コンタクト・ホール
ース領域 9DR ドライバ・トランジスタに於けるドレイン領域 9TG トランスファ・ゲート・トランジスタに於けるド
レイン領域 10 層間絶縁膜 11 VCC電源レベル供給線 12 層間絶縁膜 13 層間絶縁膜 21 レジスト膜 21A 開口 22 レジスト膜 23 サイド・ウォール 24 高不純物濃度領域 T1 ドライバ・トランジスタ T2 ドライバ・トランジスタ R1 負荷抵抗 R2 負荷抵抗 T3 トランスファ・ゲート・トランジスタ T4 トランスファ・ゲート・トランジスタ WL ワード線 BL ビット線 /BL ビット線 VCC 正側電源レベル C1 コンタクト・ホール C2 コンタクト・ホール C3 コンタクト・ホール C4 コンタクト・ホール C5 コンタクト・ホール C6 コンタクト・ホール C7 コンタクト・ホール
Claims (6)
- 【請求項1】メモリ・セルを構成するトランスファ・ゲ
ート・トランジスタのドレイン領域に於ける不純物濃度
がドライバ・トランジスタのドレイン領域に於ける不純
物濃度に比較して低くなっていることを特徴とする半導
体記憶装置。 - 【請求項2】トランスファ・ゲート・トランジスタのソ
ース領域がドレイン領域と同じ低不純物濃度の領域で囲
まれた高不純物濃度の領域からなっていることを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項3】トランスファ・ゲート・トランジスタのソ
ース領域に於ける不純物濃度がドレイン領域に於ける不
純物濃度に比較して高くなっていることを特徴とする請
求項1記載の半導体記憶装置。 - 【請求項4】メモリ・セルを構成するトランスファ・ゲ
ート・トランジスタのドレイン領域形成予定部分にドラ
イバ・トランジスタのドレイン領域に於ける不純物濃度
に比較して低い濃度の不純物を導入して該トランスファ
・ゲート・トランジスタのドレイン領域を形成する工程
が含まれてなることを特徴とする半導体記憶装置の製造
方法。 - 【請求項5】メモリ・セルを構成するドライバ・トラン
ジスタ及びトランスファ・ゲート・トランジスタの各ソ
ース領域形成予定部分及び各ドレイン領域形成予定部分
に所定低濃度の不純物を導入する工程と、 次いで、トランスファ・ゲート・トランジスタのドレイ
ン領域を覆うマスクを形成してから再び不純物の導入を
行って該トランスファ・ゲート・トランジスタのドレイ
ン領域を除く他の各低濃度不純物領域内に高濃度不純物
領域を形成する工程とが含まれてなることを特徴とする
半導体記憶装置の製造方法。 - 【請求項6】メモリ・セルを構成するトランスファ・ゲ
ート・トランジスタのドレイン領域形成予定部分以外を
マスクで覆ってから所定低濃度の不純物を導入して該ト
ランスファ・ゲート・トランジスタのドレイン領域を形
成する工程と、 次いで、前記マスクを除去してから前記トランスファ・
ゲート・トランジスタのドレイン領域のみをマスクで覆
って前記所定低濃度に比較し高い濃度の不純物を導入し
て他の諸領域を形成する工程とが含まれてなることを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3250845A JPH05121695A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3250845A JPH05121695A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05121695A true JPH05121695A (ja) | 1993-05-18 |
Family
ID=17213869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3250845A Withdrawn JPH05121695A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05121695A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
US5717240A (en) * | 1993-12-29 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device |
US5955746A (en) * | 1996-03-28 | 1999-09-21 | Hyundai Electronics Industries Co., Ltd. | SRAM having enhanced cell ratio |
US6249019B1 (en) * | 1997-06-27 | 2001-06-19 | Micron Technology, Inc. | Container capacitor with increased surface area and method for making same |
-
1991
- 1991-09-30 JP JP3250845A patent/JPH05121695A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717240A (en) * | 1993-12-29 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device |
JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
US5955746A (en) * | 1996-03-28 | 1999-09-21 | Hyundai Electronics Industries Co., Ltd. | SRAM having enhanced cell ratio |
US6281088B1 (en) | 1996-03-28 | 2001-08-28 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing SRAM having enhanced cell ratio |
US6249019B1 (en) * | 1997-06-27 | 2001-06-19 | Micron Technology, Inc. | Container capacitor with increased surface area and method for making same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |