KR960015912A - 소프트 에러 억제 저항 부하형 sram 셀 - Google Patents

소프트 에러 억제 저항 부하형 sram 셀 Download PDF

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Abstract

제1저항 소자(R1, R2) 및 구동 MOS 트랜지스터(Qd1, Qd2)를 각각 갖는 2개의 교차 결합된 인버터를 포함하는 SRAM에서, 제2저항 소자(r1, r2)는 제1과 저항 소자와 구동 MOS 트랜지스터 사이에 접속된다. 인버터들 중 하나의 구동 MOS 트랜지스터의 게이트 전극은 다른 인버터의 제1과 제2저항 소자 사이에 접속된다.

Description

소프트 에러 억제 저항 부하형 SRAM 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 SRAM셀의 실시예를 도시한 등가 회로도.

Claims (12)

  1. 제1 및 제2전원 단자(Vcc,GND) 상기 제1전원 단자에 접속된 제1 및 제2저항 소자(R1, R2) 상기 제2저항소자에 접속된 게이트 전극(31), 상기 제2전원 단자에 접속된 소스및 드레인을 갖는 제1구동 MOS 트랜지스터(Qｄ1), 상기 제1저항 소자에 접속된 게이트 전극(32), 상기 제2전원 단자에 접속된 소스, 및 드레인을 갖는 제2구동 MOS 트랜지스터(Qｄ2), 상기 제1저항 소자와 상기 제1구동 MOS 트랜지스터의 드레인 사이에 접속된 제3저항 소자(r1), 및 상기 제2저항 소자와 상기 제2구동, MOS 트랜지스터의 드레인 사이에 접속된 제4저항소자(r2)를 포함하는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제3 및 제2 저항 소자는 각각 제1 및 제2실리콘층(82)를 포함하는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  3. 제2항에 있어서, 제1도전형의 반도체 기판(1), 상기 제1도전형과 반대인 제2도전형으로 되어 있고, 상기 반도체 기판내에 형성되고, 상기 제1 및 제2구동 MOS 트랜지스터의 소스 및 드레인으로서 기능하는 불순물확산 영역(21,22,24,25), 상기 반도체 기판상에 형성된 필드 절연층(2), 상기 반도체 기판상에 형성되고 상기 필드 절연층에 접속된 게이트 절연층(3)으로서, 상기 제1 및 제2구동 MOS 트랜지스터의 게이트 전극은 상기 필드 절연층과 상기 게이트 절연층상에 형성되는 게이트 절연층(3), 상기 제1 및 제2구동 MOS 트랜지스터의 게이트 전극의 측벽상에 각각 형성되고, 상기 게이트 절연층위에 배치된 제1 및 제2측벽 절연층(4)를 포함하고, 상기 제1실리콘충은 상기 제1구동 MOS 트랜지스터의 드레인, 상기 제2측벽 절연층 및 상기 제2측벽 절연층에 인접한 상기 제2구동 MOS 트랜지스터의 게이트 전극의 상부 부분상에 형성되고, 상기 제2실리콘 층은 상기 제2구동 MOS 트랜지스터의 드레인, 상기 제1측벽 절연층 및 상기 제1측벽 절연층에 인접한 상기 제1구동 MOS 트랜지스터의 게이트 전극의 상부 부분상에 형성되는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  4. 제2항에 있어서, 제1도전형의 반도체 기판(1), 상기 제1도전형과 반대인 제2도전형으로 되어 있고, 상기 반도체 기판내에 형성되고, 상기 제I 및 제2구동 MOS 트랜지스터의 소스와 드레인으로서 기능하는 불순물확산층(21,22,24,25) 및 상기 반도체 기판상에 형성된 필드 절연층(2)를 포함하고, 상기 제1 및 제2구동 MOS트랜지스터의 게이트 전극은 상기 필드 절연층 상에 형성되고, 상기 제1실리콘층은 상기 제1구동 MOS 트랜지스터의 드레인, 상기 필드 절연층과 측벽 및 상기 제2구동 MOS 트랜지스터의 게이트 전극의 상부 부분 상에 형성되고, 상기 제2실리콘충은 상기 제2구동 MOS 트랜지스터의 드레인, 상기 필드 절연층과 측벽 및 상기 제1구동 M0S 트랜지스터의 게이트 전극의 상부 부분상에 형성되는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  5. 제2항에 있어서, 제1도전형의 반도체 기판(1), 상기 제1도전형과 반대인 제2도전형으로 되고, 상기 반도체 기판 내에 형성되고, 상기 제1 및 제2구동 MOS 트랜지스터의 소스 및 드레인으로서 기능하는 반도체 불순물 영역(21,22,24,25) 및 상기 반도체 기판상에 형성된 필드 절연층(2)를 포함하고, 상기 제1 및 제2구동 MOS트랜지스터의 게이트 전극은 상기 필드 절연층 상에 형성되고 상기 제1 및 제2구동 MOS 트랜지스터의 게이트 전극의 측벽은 상기 필드 절연층의 에지에 근접하여 배치되고, 상기 제1실리콘층은 상기 제1구동 MOS 트랜지스터의 드레인 및 상기 제2구동 MOS 트랜지스터의 게이트 전극의 측벽과 상부 부분상에 형성되고, 상기 제12실리콘충은 상기 제2구동 MOS 트랜지스터의 드레인 및 상기 제1구동 MOS 트랜지스터의 게이트 전극의 측벽과 상부 부분상에 형성되는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1및 제2저항 소자, 상기 제1 및 제2구동 MOS 트랜지스터, 및 상기 제2 및 제4저항 소자는 SRAM 셀의 중심 위치(Z)에 대해 대칭인 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  7. 제1 및 제2전원선(Vcc,GND) 상기 제1 및 제2노드(Nl,N,), 상기 제1전원선과 상기 제1노드 사이에 접속된 제1저항 소자(RI), 상기 제1전원선과 상기 저12노드사이에 접속된 제2저항 소자(R), 상기 제1노드와 상기 제2전원선 사이에 접속되고, 상기 제2노드의 전압에 의해 제어되는 제1구동 MOS 트랜지스터(Qd1), 상기 제2노드와 상기 제2전원선 사이에 접속되고, 상기 제l노드의 전압에 의해 제어되는 제2구동 MOS 트랜지스터(Qd2), 제1비트 라인(BL)과 상기 제1노드 사이에 접속되고, 제1워드 라인(WLI)의 전압에 의해 제어되는 제1전달MOS 트랜지스터(Q11), 및 제2비트 라인(BL)과 상기 제2노드 사이에 접속되고 상기 제1워드 라인에 접속된 제2워드라인(WL2)의 전압에 의해 제어되는 제2전달 MOS 트랜지스터(Q13)를 포함하는 스테틱 메모리 반도체장치에 있어서, 상기 제1전원선과 상기 제1노드 사이에 접속되고, 상기 제케1전원선에 접속된 제l부분(83)과 상기 제1저항 소자로서 기능하는 제2부분(81), 및 상기 제1노드와 상기 제2구동 MOS 트랜지스터의 게이트 전극(32)사이에 접속된 제3부분으로 나누어진 제1저항충(81,82,83), 및 상기 제1전원선과 상기 제2노드 사이에 접속되고, 상기 제1전원선에 접속된 제1부분(83)과 상기 제2저항 소자로서 기능하는 제2부분(81), 및 상기 제2노드와 상기 제1구동 MOS 트랜지스터의 게이트 전극(31) 사이에 접속된 제3부분으로 나누어진 제2저항층(81,82,83)을 포함하는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1 및 제2저항층의 상기 제3부분의 시트 저항값은 상기 제2부분의 시트 저항값보다 적은 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제1 및 제2저항층의 상기 제1부분의 시트 저항값은 상기 제3부분의 시트 저항값보다 적은 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 제2전원선으로서 기능하는 도전충(61), 및 상기 도전층 상에 형성된 절연층(7)을 포함하고, 상기 제1 및 제2저항층의 상기 제3부분은 상기 절연층을 통해 상기 도전용 위에 있는 것을 특징으로 하는 스테틱 반도체 메모리 장치.
  11. 제7항에 있어서, 상기 제1 및 제2저항층은 그 중심 위치(Z)에 대해 대칭인 것을 특징으로 하는 스테틱반도체 메모리 장치.
  12. 제7항에 있어서, 상기 제1 및 제2구동 MOS 트랜지스터의 게이트 전극으로서 각각 기능하는 제1 및 제2도전충(31,32), 상기 제1전달 MOS 트랜지스터의 게이트 전극과 상기 제1워드 라인으로서 기능하는 제3도전층(33), 및 상기 제2전달MOS 트랜지스터의 게이트 전극과 상기 제2워드 라인으로서 기능하는 제4도전층(34)를 포함하고, 상기 제1, 제2, 제3 및 제4도전층은 동시에 형성하고, 상기 제1 및 제2도전층은 그 중심 위치(Z)에 대해 대칭하고, 상기 제3 및 제4도전층은 그 중심 위치(Z)에 대해 대칭인 것을 특징으로 하는 스테틱 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510075B2 (en) * 1998-09-30 2003-01-21 Raj Kumar Jain Memory cell with increased capacitance
TW522546B (en) * 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP4618914B2 (ja) 2001-03-13 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置
US6768668B2 (en) * 2001-06-12 2004-07-27 Infineon Technologies Aktiengesellschaft Converting volatile memory to non-volatile memory
FR2836752A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique
JP4252275B2 (ja) * 2002-10-01 2009-04-08 株式会社 日立ディスプレイズ 表示装置
DE102005024897A1 (de) * 2005-05-31 2006-12-07 Infineon Technologies Ag Verlustleistungsarme nichtflüchtige Speicherzelle

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE75340T1 (de) * 1987-01-28 1992-05-15 Advanced Micro Devices Inc Statische ram-zellen mit vier transistoren.
JP2829992B2 (ja) * 1988-11-10 1998-12-02 セイコーエプソン株式会社 半導体装置
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
JPH04320371A (ja) * 1991-04-19 1992-11-11 Fujitsu Ltd 半導体装置及びその製造方法
JPH0590540A (ja) * 1991-09-30 1993-04-09 Sanyo Electric Co Ltd 半導体記憶装置
JPH05226616A (ja) * 1992-02-17 1993-09-03 Sony Corp 半導体メモリ装置の製造方法
JPH05291535A (ja) * 1992-04-15 1993-11-05 Nec Corp 半導体記憶装置
JPH05299608A (ja) * 1992-04-23 1993-11-12 Nec Corp 半導体装置
US5452246A (en) * 1993-06-02 1995-09-19 Fujitsu Limited Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size

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