KR920008030B1 - 스태틱형 ram - Google Patents

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KR920008030B1
KR920008030B1 KR1019890003656A KR890003656A KR920008030B1 KR 920008030 B1 KR920008030 B1 KR 920008030B1 KR 1019890003656 A KR1019890003656 A KR 1019890003656A KR 890003656 A KR890003656 A KR 890003656A KR 920008030 B1 KR920008030 B1 KR 920008030B1
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아즈마 스즈키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

스태틱형 RAM
제1도는 종래의 스태틱형 RAM소자를 나타낸 회로도.
제2도는 본 발명의 제1실시예에 따른 스태틱형 RAM소자를 나타낸 블록도.
제3도는 제1도에 도시된 메모리소자에 설치되어 있는 데이터천이검출기의 구체적인 구성을 나타낸 회로도.
제4도는 제1도에 도시된 메모리소자에 설치되어 있는 기입모드검출기의 구체적인 구성을 나타낸 회로도.
제5도는 제1도에 도시된 메모리소자에 설치되어 있는 전원차단타이머의 구체적인 구성을 나타낸 회로도.
제6도 및 제7도는 제1도에 도시된 메모리소자의 기입동작을 각각 설명하기 위한 타이밍챠트.
제8도는 제1도에 도시된 메모리소자의 기입사이클에 대한 소비전력의 변화특성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 부하회로 11 : 어드레스입력단자
12 : 어드레스입력회로 13 : 행디코더
14 : 열디코더 17 : 기입회로
19 : 데이터입력회로
101, 102 : 기입버퍼로 기능하는 인버터
MC1∼MCn: 메모리셀 CSL1∼CSLm: 열선택선
WL1∼WLn: 워드선 G1: 게이트회로
31 : 기입모드검출기 32 : 데이터천이검출기
33 : 기입전원차단타이머 34 : 기입제어회로
421∼42n: NOR게이트 431∼43n: 인버터
Figure kpo00001
: 기입네이블신호
Figure kpo00002
: 칩이네이블신호
Φwe : 기입모드검출신호
Figure kpo00003
: 데이터천이검출신호
62 : 지연회로 81 : 펄스신장회로
[발명의 이용분야]
본 발명은 스태틱형 RAM에 관한 것으로, 특히 기입사이클기간중의 소비전력을 절감하기 위한 전원차단 기능이 구비된 스태틱형 RAM에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 스태틱형 RAM소자는 기입사이클기간중 그 전원단자간에 DC전류가 계속해서 흐르기 때문에 소비전력이 커지게 되는 결점이 있었다.
여기에서, DC전류가 어떻게 스태틱형 RAM내에서 흐르게 되는가를 제1도를 참조하여 설명한다.
제1도는 통상적인 스태틱형 RAM의 1열단위분(1columnunit分), 즉, 1쌍의 비트선(BL1,
Figure kpo00004
)에 대응되는 구성만을 추출하여 도시해 놓은 것으로, 메모리셀(MC1)은 저항(R1, R2) 및 n채널 MOSFET(Q11, Q12)로 이루어진 플립플롭과 데이터전송용 n채널 MOSFET(Q13, Q14)로 구성되어져 있다. 이 메모리셀(MC1)에 데이터 ＂0＂를 기입하는 경우, 즉 노드(A)의 전위를 ＂L＂레벨로, 노드(B)의 전위를 ＂H＂레벨로 각각 설정하는 경우에는 ＂L＂레벨의 데이터(Din)가 기입용 버퍼로 기능하는 인버터(101)에서 출력되고, ＂H＂레벨의 데이터(
Figure kpo00005
)가 기입용버퍼로 기능하는 인버터(102)에서 출력된다.
이상태에서 워드선(WL1) 및 열선택선(CSL1)은 도시되지 않은 행디코더 및 열디코더에 의해 각각 활성화 되고, 이에 따라 n채널 MOSFET(Q1, Q2, Q13, Q14)가 도통상태로 된다. 그 결과, 노드(A)의 전위는 데이터(Din)에 의해 ＂L＂레벨로 설정되고, 노드(B)의 전위는 데이터(
Figure kpo00006
)에 의해 ＂H＂레벨로 설정되어 메모리셀(MC1)에는 데이터 ＂0＂이 기입된다.
그런데, ＂L＂레벨인 노드(A)의 전위 및 ＂H＂레벨인 노드(B)의 전위에 의해 MOSFET(Q11)는 도통상태로, MOSFET(Q12)는 차단상채로 되는데, 이 때문에 점선으로 도시된 바와같은 전류(I1)가 n채널 MOSFET(Q9, Q13, Q11)를 차례로 통과하여 전원단자(VDD)에서 접지단자(VSS)로 흐르게 됨과 더불어, 전류(I2)가 n채널 MOSFET(Q9, Q1) 및 기입용버퍼(101)의 n채널 MOSFET(Q8)를 차례로 통과하여 전원 단자(VDD)에서 접지단자(VSS)로 흐르게 된다. 그리고, 상기 워드선(WL1) 및 열선택선(CSL1)이 기입사이클기간중에는 계속해서 활성상태로 유지되기 때문에 상기 전류(I1, I2)가 기입사이클기간동안 계속해서 흐르게 되어 종래의 스태틱형 RAM은 기입사이클기간중에 큰 전력이 소비된다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 문제점, 즉 기입사이클기간중 전원단자간에 흐르는 DC전류에 의해 소비전력이 증가되는 문제점을 해결하기 위해 발명된 것으로, 기입사이클기간중의 소비전력을 절감할 수 있도록 된 스태틱형 RAM을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 구성을 달성하기 위한 본 발명의 스태틱형 RAM은 복수의 스태틱형 메모리셀을 갖춘 메모리셀어레이와, 이 메모리셀어레이내의 각 메모리셀과 데이터를 교환하기 위한 비트선쌍, 이 비트선쌍에 기입데이터를 공급하기 위한 기입회로, 외부에서 공급되는 행어드레스신호에 따라 상기 메모리셀중 1개의 메모리셀을 선택적으로 구동시키는 메모리셀구동수단, 기입이네이블신호가 활성상태로 천이되는 것을 검출하는 기입모드검출수단, 외부에서 공급되는 입력데이터가 상기 기입이네이블신호의 활성상태기간중에 천이되는 것을 검출하는 입력데이터천이검출수단, 상기 기입모드검출수단 및 입력데이터천이검출수단에서 출력된 검출신호중 어느 한쪽에 응답하여 소정펄스폭의 펄스신호를 발생시키는 펄스신호발생수단, 이 펄스신호발생수단에서 출력되는 펄스신호의 발생기간중에는 상기 메모리셀구동수단의 구동동작을 허가하지만, 상기 펄스신호의 비발생기간에는 상기 메모리셀구동수단의 구동동작을 금지시키는 구동제어수단, 상기 펄스신호발생수단에서 출력되는 펄스신호의 발생시간에는 상기 기입회로에 입력데이터에 따른 데이터를 공급해주는 반면 상기 펄스신호의 비발생기간에는 상기 비트선들을 상호 등전위로 설정하기 위한 초기설정데이터를 상기 기입회로에 공급해주는 기입회로제어수단을 구비하여 구성되어 있다.
[작용]
상기와 같이 구성된 본 발명의 스태틱형 RAM에 의하면, 실제로 기입동작이 실행되는 기간이 외부의 제어신호에 의해 결정되는 기입사이클기간으로 결정되지 않고, 펄스신호발생수단에서 출력되는 펄스신호의 발생기간으로 결정되게 되며, 따라서, 특히 기입사이클이 긴 경우에 기입동작시의 소비전력을 절감할 수 있게 된다.
[실시예]
이하, 본 발명의 실시예를 예시도면을 참조해서 상세히 설명한다.
제2도는 본 발명의 1실시예에 따른 스태틱형 RAM을 도시해 놓은 것으로, 도면에는 1쌍의 비트선(BL1,
Figure kpo00007
)에 대응되는 1열단위의 구성만을 추출해서 도시하였지만, 실제로 본 발명의 스태틱형 RAM에는 복수의 열단위가 설치되어 있다.
제2도에서 스태틱형 메모리셀(MC1∼MCn)은 비트선쌍(BL1,
Figure kpo00008
)과 워드선(WL1∼WLn)의 교차위치에 각각 접속되어 있는바, 메모리셀(MC1)은 저항(R11, R12) 및 n채널 MOSFET(Q21, Q22)로 구성되는 플립플롭과 데이터전송용 n채널 MOSFET(Q23, Q24)로 구성되어 있으며, 다른 메모리셀들도 상기 메모리셀(MC1)과 동일한 구성으로 되어있다.
또 비트선쌍(BL1,
Figure kpo00009
)은 부하회로(10)의 일단과 접속되어 있으며, 이 부하회로(10)의 다른단은 전원단자(VDD)에 접속되어 있다. 그리고, 이 부하회로(10)는 상기 도통(ON)상태로 유지되는 n채널 MOSFET(Q9, Q10)로 구성되어 있다.
또, 비트선쌍(BL1,
Figure kpo00010
)에는 n채널 MOSFET(Q1, Q2)를 매개하여 기입회로(17)가 접속되어 있는데, 상기 n채널 MOSFET(Q1, Q2)는 열디코더(14)의 출력에 따라 비트선쌍(BL1,
Figure kpo00011
)을 선택할것인지의 여부를 결정하기 위한 스위칭소자로 사용되는 것으로, 이들 n채널 MOSFET(Q1, Q2)의 게이트는 열선택선(CSL1)에 고통접속되어 있다. 또, 상기 기입회로(17)는 비트선쌍(BL1,
Figure kpo00012
)에 기입데이터를 공급하기 위한 것으로, 기입용버퍼(101, 102) 및 이들 기입력버퍼(101, 102)와 비트선(BL1,
Figure kpo00013
) 사이에 삽입되어 있는 n채널 MOSFET(Q3, Q4)로 구성되어 있다.
어드레스입력회로(12)는 어드레스입력단자(11)를 매개로 외부에서 공급되는 어드레스신호를 수신하여 어드레스신호중의 행어드레스신호는 행디코더(13)에, 열어드레스신호는 열디코더(14)에 각각 공급한다. 상기 행디코더(13)는 행어드레스신호를 디코딩하여 워드선(WL1∼WLn)중의 하나를 선택하기 위한 신호를 출력하는 것으로, 이 행디코더(13)의 출력신호는 게이트회로(G1)를 매개하여 워드선(WL1∼WLn)으로 각각 전달되며, 이때 상기 게이트회로(G1)는 NOR게이트(421∼42n)와 인버터(431∼43n)로 구성되어 있다. 그리고, 열디코더(14)는 열어드레스 신호를 디코딩하여 열선택선(CSL1∼CSLm)중의 하나를 선택하기 위한 신호를 출력한다.
기입모드검출기(31)는 외부로부터 스태틱형 RAM에 공급되는 기입이네이블신호()가 활성상태, 즉 ＂L＂레벨전압으로 천이되는 것을 검출하기 위한 것으로, 이 검출기의 입력단에는 기입이네이블신호(
Figure kpo00015
) 및 칩이네이블신호(
Figure kpo00016
)를 그 입력으로 하는 NOR게이트(41)의 출력신호(WE')가 공급된다. 즉, 칩이네이블신호()가 활성상태인 기간중에 기입이네이블신호(
Figure kpo00017
)가 비활성상태로부터 활성상태로 천이되면, 기입모드검출기(31)는 단사펄스(單射; one-shot pulse; Φwe)를 기입모드검출신호로서 발생시킨다.
또, 데이터천이검출기(32)는 기입이네이블신호(
Figure kpo00018
)가 활성상태인 기간중에 외부로부터 데이터입력회로(19)에 공급되는 입력데이터(IN)의 내용이 ＂0＂으로부터 ＂1＂로, 혹은 ＂1＂로부터 ＂0＂으로 천이될 때 단사펄스(
Figure kpo00019
)를 데이터천이검출신호로서 발생시키는 것이다. 그리고, 상기 기입모드검출기(31)의 기입모드검출신호(Φwe) 와 데이와 데이터천이검출기(32)의 데이터천이검출신호(
Figure kpo00020
)는 모두 기업전원차단타이머(33)에 공급된다.
기입전원차단타이머(33)는 검출신호(
Figure kpo00021
)중 어떤 신호라도 수신하게 되면, 일정시간동안 ＂0＂레벨로 되는 2개의 펄스신호(
Figure kpo00022
,
Figure kpo00023
)를 동시에 발생시키는 것으로, 이 경우 2개의 펄스신호(
Figure kpo00024
,
Figure kpo00025
)의 펄스폭을 동일하게 설정하거나 펄스신호(
Figure kpo00026
)보다 펄스신호(
Figure kpo00027
)의 펄스폭을 넓게 설정하게 된다.
이때, 펄스신호(
Figure kpo00028
)는 게이트회로(G1)와 기입회로(17)를 제어하기 위해 사용된다. 즉, 펄스신호(
Figure kpo00029
)는 그 출력이 워드선(WL1∼WLn)에 접속되어 있는 NOR게이트(421∼42n)의 각 입력단에 공급되는데, 이들 NOR게이트(421∼42n)의 다른쪽 입력단에는 인버터(431∼42n)를 매개하여 행디코더(13)의 출력이 공급되고 있다. 따라서 예컨대 행디코더(13)로부터 워드선(WL1)을 구동시키기 위한 구동신호가 출력되는 경우, 펄스신호(
Figure kpo00030
)의 발생기간, 즉 ＂L＂레벨기간중이면 게이트회로(G1)는 상기 행디코더(13)로부터의 구동신호가 워드선(WL1)에 전송될 수 있도록 허가해주는 반면 펄스신호(
Figure kpo00031
)의 비발생기간, 즉 ＂H＂레벨기간중이면 게이트회로(G1)는 그 구동신호가 워드선(WL1)에 전송되는 것을 금지시키게 된다.
또, 펄스신호(
Figure kpo00032
)는 그 출력이 기입회로(17)내의 n채널 MOSFET(Q3, Q4)의 게이트에 접속되어 있는 NOR게이트(44)의 한쪽 입력단에도 공급되는데, 이 NOR게이트(44)의 다른쪽 입력단에는 인버터(45)를 매개하여 NOR게이트(41)의 출력신호(
Figure kpo00033
)가 공급되고 있다. 따라서, 기입용버터퍼(101, 102)와 비트선(BL1,
Figure kpo00034
)이 결합되는 경우는 펄스신호(
Figure kpo00035
)의 발생기간뿐이며 펄스신호(
Figure kpo00036
)의 비발생기간에는 기입용버퍼(101, 102)와 비트선(BL1,
Figure kpo00037
)이 서로 분리된다.
그리고, 펄스신호(
Figure kpo00038
)는 NOR게이트(41)의 출력신호(
Figure kpo00039
)와 함께 기입제어회로(34)에 공급되는데, 이때 기입제어회로(34)눈 상기 펄스신호(
Figure kpo00040
,
Figure kpo00041
)에 기초하여 데이터입출력회로(19)를 제어하는 것으로 펄스신호(
Figure kpo00042
)의 발생기간, 즉 펄스신호(
Figure kpo00043
)가 ＂L＂레벨일 때 기입제어회로(34)는 데이터입력회로(19)를 제어하여 외부로부터 입력되는 입력데이터(IN)에 대응되는 기입데이터가 기입회로(17)에 공급되도록한다. 예컨대, 입력데이터(IN)가 ＂0＂인 경우에는 기입제어회로(34) 및 데이터입력회로(19)에 의해 기입회로(17)에 구성되어 있는 기입용버(101, 102)의 출력이 ＂L＂레벨과 ＂H＂레벨로 각각 설정되게 되며, 반대로 입력데이터(IN)가 ＂1＂인 경우에는, 기입용버퍼(101, 102)의 출력은 각각 ＂H＂레벨과 ＂L＂레벨로 설정된다. 이에 반해, 펄스신호(
Figure kpo00044
)의 비발생기간 즉, ＂H＂레벨이면, 기입제어회로(34)는 데이터입력회로(19)를 제어하여 기입회로(17)에 기입용 초기설정데이터가 공급되도록 함으로써 기입용버퍼(101, 102)의 출력이 모두 ＂H＂레벨이 되도록 한다.
이와같이, 본실시예의 스태틱형 RAM에서는 실제로 기입동작이 실행되는 기간이 펄스신호(
Figure kpo00045
,
Figure kpo00046
)에 의해 제한되기 때문에 상기 제1도에서 설명한 DC전류(I1, I2)가 흐르게 되는 기간이 짧아져 기입사이클기간중의 소비전력을 절감할 수 있게 된다.
그리고, 상기 데이터천이검출기(32)는 예컨대 제3도에 도시된 바와같이 인버터(51∼54)와 NOR게이트(55, 56) 및 n채널(MOSFET(57, 58)로 구성할 수 있다. 즉, 입력데이터가 ＂1＂레벨로부터 ＂0＂레벨로 변화되는 경우, 3개의 인버터(51∼53)에 의한 지연시간 동안만 ＂1＂레벨로 설정되는 펄스신호가 NOR게이트(55)에서 발생되어 MOSFET(57)의 게이트에 공급된다. 또, 입력데이터가 ＂0＂레벨로부터 ＂1＂레벨로 변화되는 경우, 3개의 인버터(52∼54)에 의한 지연시간 동안만 ＂1＂레벨로 설정되는 펄스신호가 NOR게이트(56)에서 발생되어 MOSFET(58)의 게이트에 공급된다. 따라서 검출신호(
Figure kpo00047
)는 입력데이터가 ＂0＂레벨로부터 ＂1＂레벨로 변화되거나 ＂1＂레벨로부터 ＂0＂레벨로 변화되는 어느 경우에도 그 변화시점으로부터 소정기간동안 ＂L＂레벨 즉, 활성화상태로 설정되게 된다.
제4도는 기입모드검출기(31)의 구체적인 회로구성을 나타낸 것으로, 이 기입모드검출기(31)는 인버터(60, 61)와 지연회로(62) 및 NOR게이트(63)로 구성되어 있는데, 이 NOR게이트(63)의 한쪽 입력단에는 인버터(60)를 매개하여 제2도에 도시된 NOR게이트(41)의 출력신호(
Figure kpo00048
)가 공급되며, 다른쪽 입력단에는 상기 출력신호(
Figure kpo00049
)가 인버터(60, 61) 및 지연회로(62)를 매개하여 공급되고 있다. 따라서, 출력신호(
Figure kpo00050
)가 ＂L＂레벨에서 ＂H＂레벨로 변화되는 경우, NOR게이트(63)에서는 지연회로(62)의 지연시간만큼 ＂H＂레벨로 설정되는 펄스신호가 검출신호(Φwe)로서 출력되게 된다.
제5도는 기입전원차단타이머(33)의 구체적인 회로구성을 나타낸 것으로, 전원단자(VDD)와 접지단자(VSS)사이에는 P채널 MOSFET(71)와 n채널 MOSFET(72, 73)가 직렬로 접속되어 있는 바, 이때 MOSFET(71, 72)는 각각 항상 도통상태로 제어되고 있으며, 이들의 접속노드(N1)에는 데이터천이검출기(32)로부터의 검출신호(
Figure kpo00051
)가 공급되고 있다. 또, MOSFET(73)의 게이트에는 기입모드검출기(31)로부터 검출신호(Φwe)가 공급되고 있다. 이 경우, 상기 노드(N1)의 전위는 검출신호(
Figure kpo00052
)혹은 검출신호(Φwe)가 공급되는 소정기간 동안 ＂L＂레벨로 설정된다. 따라서, 인버터(74)로부터는 소정기간 동안 ＂H＂레벨로 설정되는 펄스신호가 출력되며, 이 펄스신호는 NOR게이트(75, 78)의 한 입력단에 직접 공급됨과 더불어, 펄스신장회로(81)를 매개하여 상기 NOR게이트(75, 78)의 다른쪽 입력단에도 각각 공급된다.
상기 펄스신장회로(81)는 인버터(74)에서 출력되는 펄스신호의 펄스폭을 넓히기 위한 것으로, 예컨대 제4도에 도시된 바와같은 펄스발생회로로 구성할 수 있다. 따라서, NOR게이트(75, 78)의 각 출력은 펄스신장회로(81)에서 얻어지는 신장된 펄스폭에 대응되는 기간만큼 ＂L＂레벨로 설정된다. 또, NOR게이트(75)의 출력은 한쪽 입력단이 접지단자(VSS)에 접속되어 있는 NOR게이트(76)의 다른쪽 입력단에 공급되며, 이 NOR게이트(76)의 출력은 인버터(77)를 매개하여 펄스신호(
Figure kpo00053
)로서 출력된다. 마찬가지로, NOR게이트(78)의 출력은 한쪽 입력단이 접지단자(VSS)에 접속되어 있는 NOR게이트(79)의 다른쪽 입력단에 공급되며, 이 NOR게이트(79)의 출력은 인버터(80)를 매개하여 펄스신호(
Figure kpo00054
)로서 출력된다. 따라서, 이 기입전원타이머(33)에서는 검출신호(
Figure kpo00055
,Φwe)중의 어느 하나라도 입력되면, 펄스신장회로(81)에서 신장시킨 펄스폭을 갖는 펄스신호(
Figure kpo00056
,
Figure kpo00057
)가 출력되게 된다.
다음으로 제6도 및 제7도를 참조하여 본 발명의 스태틱형 RAM에 있어서 데이터기입동작을 설명한다.
이 제6도 및 제7도에 도시된 타이밍챠트는 기입모드검출기(31), 데이터천이검출기(32), 기입전원차단타이머(33)로써 각각 제3도 내지 제5도에 도시한 회로를 사용한 경우 이다.
제6도는 외부로부터의 기입이네이블신호(
Figure kpo00058
)가 활성상태, 즉 ＂0＂레벨이고, 입력데이터(IN)의 내용이 ＂1＂레벨로부터 ＂0＂레벨로 변화되는 경우의 타이밍챠트를 나타낸 것으로, 입력데이터(IN)가 ＂1＂레벨에서 ＂0＂레벨로 변화되면, 데이터천이검출기(32)는 이러한 데이터의 변화를 감지하여 소정시간 동안 검출신호(
Figure kpo00059
)를 출력하는데, 이 검출신호(
Figure kpo00060
)가 기입전원차단타이머(33)에 입력되면, 기입전원차단타이머(33)는 소정기간 동안, ＂L＂레벨로 되는 펄스신호(
Figure kpo00061
,
Figure kpo00062
)를 출력하게 된다. 이 경우에, 상기 펄스신호(
Figure kpo00063
)의 발생기간중에는 게이트회로(G1)에 의해서 워드선의 활성화가 허가되기 때문에 상기 행디코더(13)에 의해 워드선(WL1)이 선택되게 되면 그 전위가 도시된 바와같이 상승되고, 펄스신호(
Figure kpo00064
)의 발생기간이 지나면 그 전위는 하강된다. 또 펄스신호(
Figure kpo00065
,
Figure kpo00066
)가 모두 ＂L＂레벨인 기간에는 입력데이터(IN)에 대응되는 기입데이터가 기입회로(17)에 입력됨과 더불어 기입회로(17)내의 MOSFET(Q1, Q4)가 도통상태되기 때문에 데이터선(Din,
Figure kpo00067
) 및 비트선쌍(BL1,
Figure kpo00068
)의 전위는 각각 입력데이터(IN)에 대응되는 전위로 설정된다. 그러면, 메모리셀(MC1)에는 기입데이터가 기입되게 되는데, 이 기입동작은 펄스신호(
Figure kpo00069
,
Figure kpo00070
)가 ＂H＂레벨로 유지되는 기간 동안만 실행되며, 펄스신호(
Figure kpo00071
,
Figure kpo00072
)가 ＂H＂레벨로 되면, 워드선 (WL1)의 활성화가 중지됨과 더불어 기입데어터의 공급도 중지되므로 기입동작은 실행되지 못한다. 따라서, 펄스신호(
Figure kpo00073
,
Figure kpo00074
)의 펄스폭을 스태틱형 RAM 고유의 기입데이터 셋트업시간(Tds)이 충분히 만족되는 범위내에서 최소치로 설정해 주게 되면, 데이터의 오기입을 일으키지 않으면서도 상기한 바와같은 DC전류(I1, I2)를 감소시킬 수 있게 된다.
제7도는 입력데이터가 ＂1＂레벨로 일정하고, 기입이네이블신호(
Figure kpo00075
)가 ＂H＂레벨로부터 ＂L＂레벨로의 활성 상태로 변화되는 경우의 타이밍챠트를 나타낸 거스로, 칩이네이블신호(
Figure kpo00076
)가 ＂L＂레벨인 기간일 때 기입이네이블신호(
Figure kpo00077
)가 ＂L＂레벨로 되면, NOR게이트(41)의 출력신호(WE')는 ＂H＂레벨로 상승된다. 그리고, 기입모드검출기(31)는 상기 신호(WE')의 변화를 검출하여 검출신호(Φwe)를 출력하는데, 이 검출신호(Φwe)가 입력되면 기입전원차단타미어(33)는 소정기간동안 ＂L＂레벨로 되는 펄스신호(
Figure kpo00078
,
Figure kpo00079
)를 출력하게 된다. 또, 상기한 바와같이 펄스신호(
Figure kpo00080
,
Figure kpo00081
)의 발생기간중에는 워드(WL1)이 구동됨은 물론 입력데이터(IN)에 따른 기입데이터가 기입제어회로(34)의 제어동작에 의해 기입회로(17)에는 공급되는바, 입력데이터(IN)가 ＂1＂레벨이면 데이터선(Din,
Figure kpo00082
)의 전위는 ＂H＂레벨과 ＂L＂레벨로 각각 설정되고, 이에따라 비트선쌍(BL1,
Figure kpo00083
)의 전위도 각각 ＂H＂레벨과 ＂L＂레벨로 설정되므로 메모리셀(MC1)에는 데이터 ＂1＂이 기입되게 된다. 그런데, 이러한 기입동작은 펄스신호(
Figure kpo00084
,
Figure kpo00085
)가 ＂L＂레벨일 때만 실행될 뿐 펄스신호(
Figure kpo00086
,
Figure kpo00087
)가 ＂H＂레벨로 상승되면, 워드선(WL1)의 활성화가 중지됨과 더불어, 기입데이터의 공급중지되므로 기입동작은 실행되지 못한다. 따라서, 펄스신호(
Figure kpo00088
,
Figure kpo00089
)의 펄스폭을 스태틱형 RAM 고유의 데이터 셋트업시간(Tds)이 충히 만족되는 범위내에서 최소치로 설정해주면, 데이터의 오기입을 일으키지 않으면서 소비전력을 절감할 수 있게 된다.
상기한 바와 같이 본 발명의 스태틱형 RAM에서는 실제로 기입동작이 실행되는 기간이 외부의 제어신호에 의해 결정되지 않고, 내부에서 일률적으로 결정되게 된다. 따라서 본 실시예의 스태틱형 RAM은 제8도에 도시된 바와 같이 25MHz이상의 고속으로 기입이 실행되는 경우는 전원차단기능을 갖지 않는 종래의 스태틱형 RAM과 동등한 정도의 소비전류가 발생되지만, 25MHz이하의 저속으로 기입동작이 실행되는 경우에는 종래의 스태틱형 RAM에 비해 소비전류가 현저하게 감소된다.
또, 본 실시예에서는 워드선(WL1∼WLn)의 제어외에 기입회로(17)에 설치되어 스위칭회로(Q3, Q4) 및 기입용 버퍼(101, 102)를 모두 기입전원차단타이머(33)를 이용하여 제어하는 경우의 일례를 나타내었지만, 기입전원차단타이머(33)에는 의한 제어를 워드선(WL1∼WLn)과 기입용버퍼(101, 102)에 대해서 행한다면 전원차단타이머(33)로써 스위칭회로(Q3, Q4)를 제어하지 않고서도 DC전류(I1, I2)를 절감할 수 있게 되는데, 이는 기입용버퍼(101, 102)의 출력이 모두 ＂H＂레벨로 되면, 스위칭회로(Q3, Q4)가 도통상태로 되어도 상기 DC전류(I1, I2)가 흐르지 못하기 때문이다.
단, 이 경우에는 메모리셀에 대한 오기입을 방지하기 위해서, 우드선의 구동이 금지된 후, 기입용버퍼(101, 102)의 출력이 ＂H＂레벨로 설정되도록 타이밍을 설정해주는 것이 바람직하다. 따라서, 이 경우에는 기입전원차단타이머(33)로부터 소정펄스폭의 펄스신호(
Figure kpo00090
)와 이 펄스신호(
Figure kpo00091
)보다 펄스폭이 넓은 펄스신호(
Figure kpo00092
)가 각각 발생되도록 해줄 필요가 있는데, 이는 제5도에 나타낸 회로에 있어서 펄스신장회로(81)대신에 펄스폭을 서로 다르게 해주는 2개의 펄스신장회로를 설치하고, 펄스폭이 좁은 것은 제5도의 NOR게이트(78)에, 펄스폭이 넓은 것은 NOR게이트(75)에 각각 공급해주면 간단히 설현된다.
[발명의 효과]
본 발명의 스태틱형 RAM에서는 기입동작의 실행기간이 기입사이클에 의해서 결정되는 것이 아니라 펄스신호발생수단에서 출력되는 펄스신호의 발생기간에 의해서 결정되므로, 특히 기입사이클이 긴 경우에 기입동작시의 소비전력을 절감할 수 있게 한다.

Claims (6)

  1. 복수의 스태틱형 메모리셀(MC1∼MCn)을 갖춘 메모리셀어레이와, 이 메모리셀어레이내의 각 메모리셀(MC1∼MCn)과 게이터를 교환하기 위한 비트선쌍(BL1,
    Figure kpo00093
    ) 및, 이 비트선쌍(BL1,
    Figure kpo00094
    )에 기입데이터를 공급하기 위한 기입회로(17)를 구비하고 있는 스태틱형 RAM에 있어서; 외부로부터 공급되는 행어드레스 신호에 따라 상기 메모리셀(MC1∼MCn)중 하나의 메모리셀을 선택적으로 구동시키기 위한 메모리셀구동수단(13)과; 외부로부터 공급되는 기입이네이블신호(
    Figure kpo00095
    )가 활성상태로 천이되는 것을 검출하기 위한 기입모드검출수단(31); 외부로부터 공급되는 입력데이터(IN)가 상기 기입이네이블신호(
    Figure kpo00096
    )의 활성상태기간중에 천이되는 것을 검출하기 위한 입력데이터천이검출수단(32); 상기 기입모드검출수단(31) 및 입력데이터천이검출수단(32)으로부터 출력되는 검출신호(Φwe,
    Figure kpo00097
    )중 어느 하나의 신호에 응답하여 소정펄스폭의 펄스신호(
    Figure kpo00098
    ,
    Figure kpo00099
    )를 발생시키는 펄스신호발생수단(33); 이 펄스신호발생수단(33)으로부터 출력되는 펄스신호(
    Figure kpo00100
    )를 공급받아 그 펄스신호(
    Figure kpo00101
    )의 발생기간중에는 상기 메모리셀구동수단(13)의 구동동작을 허가해주는 반면, 상기 펄스신호(
    Figure kpo00102
    )의 비발생기간중에는 상기 메모리셀구동수단(13)의 구동동작을 금지시키는 구동제어수단(G1) 및; 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호(
    Figure kpo00103
    )를 공급받아 그 펄스신호(
    Figure kpo00104
    )의 발생기간에는 상기 기입회로(17)에 상기 입력데이터(IN)에 따른 기입데이터를 공급해주는 반면 상기 펄스신호(
    Figure kpo00105
    )의 비발생기간에는 상기 비트선쌍(BL1,
    Figure kpo00106
    )을 상호 등전위로 설정하기 위한 초기설정데이터를 상기 기입회로(17)에 공급해주는 기입회로 제어수단(34, 19)을 구비해서, 구성된 것을 특징으로 하는 스태틱형 RAM.
  2. 제1항에 있어서, 상기 펄스신호발생수단(33)이 이 제1펄스신호(
    Figure kpo00107
    )와 이 제1펄스신호(
    Figure kpo00108
    )보다 펄스폭이 넓은 제2펄스신호(
    Figure kpo00109
    )를 동시에 발생시키며, 상기 제1펄스신호(
    Figure kpo00110
    )는 상기 구동제어수단(G1)에 공급되고, 상기 제2펄스신호(
    Figure kpo00111
    )는 상기 기입회로제어수단(34, 19)에 공급되도록 된 것을 특징으로 하는 스태틱형 RAM.
  3. 제1항에 있어서, 상기 기입회로(17)가 기입데이터를 상기 비트선쌍(BL1,
    Figure kpo00112
    )에 공급하는 기입용버퍼(101, 102)와, 이 기입용버퍼(101, 102)와 상기 비트선쌍(BL1,
    Figure kpo00113
    )사이에 삽입되어 있는 스위칭회로(Q3, Q4)로 구성되어 있으며, 이 스위칭회로(Q3, Q4)는 상기 기입이네이블신호(
    Figure kpo00114
    )가 활성상태로 되어도 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호(
    Figure kpo00115
    )의 발생기간에만 도통상태가 되도록 제어되는 것을 특징으로 하는 스태틱형 RAM.
  4. 제1항에 있어서, 상기 메모리셀구동수단(13)이 행디코더로 구성된 것을 특징으로 하는 스태틱형 RAM.
  5. 제1항에 있어서, 상기 구동제어수단(G1)이 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호(
    Figure kpo00116
    )에 의해 게이트제어되는 게이트회로로 구성되고, 이 게이트회로가 상기 메모리셀구동수단(13)의 출력측에 설치된 것을 특징으로 하는 스태틱형 RAM.
  6. 제1항에 있어서, 상기 비트선쌍(BL1,
    Figure kpo00117
    )과 제1논리레벨을 제공하는 전원단(VDD)간에는 부하회로(10)가 설치되고, 상기 기입회로제어수단(34, 19)은 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호(
    Figure kpo00118
    )의 발생기간에 상기 비트선쌍(BL1,
    Figure kpo00119
    )중 한쪽 비트선의 전위가 제1논리레벨로, 다른쪽 비트선의 전위가 제2논리레벨로 설정되도록 상기 기입회로(17)에다 상기 입력데이터(IN)에 따른 기입데이터를 공급해주는 반면, 상기 펄스신호(
    Figure kpo00120
    )의 비발생기간에는 상기 비트선쌍(BL1,
    Figure kpo00121
    )을 모두 제1논리레벨로 설정하기 위한 초기설정데이터를 상기 기입회로(17)에 공급해 주도록 된 것을 특징으로 하는 스태틱형 RAM.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349669A (en) * 1988-12-21 1994-09-20 Oki Electric Industry Co., Ltd. Data write control means
NL9000544A (nl) * 1990-03-09 1991-10-01 Philips Nv Schrijf-erkenningscircuit bevattende schrijfdetector en bistabiel element voor vier-fase hand-shake signalering.
KR920010345B1 (ko) * 1990-06-30 1992-11-27 삼성전자 주식회사 선충전수단을 구비한 라이트 드라이버(write driver)
JP2707953B2 (ja) 1993-09-14 1998-02-04 日本電気株式会社 半導体メモリ回路
JP2838967B2 (ja) * 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
US6181640B1 (en) 1997-06-24 2001-01-30 Hyundai Electronics Industries Co., Ltd. Control circuit for semiconductor memory device
US6356473B1 (en) 1999-06-24 2002-03-12 Nec Corporation Static random access memory (SRAM)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4337525A (en) * 1979-04-17 1982-06-29 Nippon Electric Co., Ltd. Asynchronous circuit responsive to changes in logic level
JPS56137580A (en) * 1980-03-26 1981-10-27 Nec Corp Semiconductor storage device
JPS58147883A (ja) * 1982-02-26 1983-09-02 Toshiba Corp スタテイツク型ブ−トストラツプ回路を備えた半導体集積回路
JPS5975486A (ja) * 1982-10-22 1984-04-28 Hitachi Ltd Ｍｏｓスタテイツク型ｒａｍ
JPS59221891A (ja) * 1983-05-31 1984-12-13 Toshiba Corp スタテイツク型半導体記憶装置
JPS60179984A (ja) * 1984-02-27 1985-09-13 Nec Corp メモリ回路方式
JPS6124091A (ja) * 1984-07-12 1986-02-01 Nec Corp メモリ回路
JPH0612626B2 (ja) * 1986-01-22 1994-02-16 株式会社日立製作所 半導体メモリ装置
US4689771A (en) * 1986-03-03 1987-08-25 Motorola, Inc. Memory with improved write mode to read mode transition
JPH0831275B2 (ja) * 1986-09-09 1996-03-27 日本電気株式会社 メモリ回路

Also Published As

Publication number Publication date
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US4937792A (en) 1990-06-26
DE68918739D1 (de) 1994-11-17
EP0337172B1 (en) 1994-10-12
JPH01241089A (ja) 1989-09-26
EP0337172A3 (en) 1991-04-03
KR890015269A (ko) 1989-10-28
DE68918739T2 (de) 1995-03-16

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