JPH0612626B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0612626B2 JPH0612626B2 JP61012808A JP1280886A JPH0612626B2 JP H0612626 B2 JPH0612626 B2 JP H0612626B2 JP 61012808 A JP61012808 A JP 61012808A JP 1280886 A JP1280886 A JP 1280886A JP H0612626 B2 JPH0612626 B2 JP H0612626B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置に関し、特に内部直流電流
による消費電力を大幅に低減させることができる非同期
式スタティックMOSメモリ装置に関するものである。
による消費電力を大幅に低減させることができる非同期
式スタティックMOSメモリ装置に関するものである。
従来のNMOSトランジスタで構成された非同期式スタ
ティック型メモリ装置では、アドレス信号に伴いXデコ
ーダとYデコーダと所定のメモリ・セルを選択し、セン
ス増幅器でそのセルに記憶された情報を増幅して、出力
バッファ回路に伝達し出力を得ている。次に、アドレス
が変化すると、XデコーダとYデコーダが他のメモリ・
セルを選択してそのセルに記憶された情報を読み出し、
次の出力を得る。最短サイクル・タイムは、出力のアク
セス・タイムと同一である。
ティック型メモリ装置では、アドレス信号に伴いXデコ
ーダとYデコーダと所定のメモリ・セルを選択し、セン
ス増幅器でそのセルに記憶された情報を増幅して、出力
バッファ回路に伝達し出力を得ている。次に、アドレス
が変化すると、XデコーダとYデコーダが他のメモリ・
セルを選択してそのセルに記憶された情報を読み出し、
次の出力を得る。最短サイクル・タイムは、出力のアク
セス・タイムと同一である。
また、チップが選択状態では、Xデコーダ、Yデコー
ダ、センス増幅器、出力バッファ回路等に常時DC電流
が流れるため、きわめて大きな電力を消費している。一
方、書き込み期間中にも、全く同じようにDC電流が流
れており、これらのDC電流はサイクル・タイムに関係
なく流れている。
ダ、センス増幅器、出力バッファ回路等に常時DC電流
が流れるため、きわめて大きな電力を消費している。一
方、書き込み期間中にも、全く同じようにDC電流が流
れており、これらのDC電流はサイクル・タイムに関係
なく流れている。
ところで、最近、メモリ装置の周辺回路をCMOS化し
て低電力にし、かつメモリ・セルをNMOSトランジス
タと高抵抗で構成することにより、高集積化する方法が
用いられており、これによって従来のNMOSトランジ
スタのみによるメモリ装置と比較して1/5〜1/10
に消費電力を低減することが可能になった。しかし、こ
の場合でも、やはりメモリ・セルをNMOSトラジスタ
で構成しているため、メモリ・セルに常時、DC電流が
流れ、全電流の約1/2を占めるまでに至っている。
て低電力にし、かつメモリ・セルをNMOSトランジス
タと高抵抗で構成することにより、高集積化する方法が
用いられており、これによって従来のNMOSトランジ
スタのみによるメモリ装置と比較して1/5〜1/10
に消費電力を低減することが可能になった。しかし、こ
の場合でも、やはりメモリ・セルをNMOSトラジスタ
で構成しているため、メモリ・セルに常時、DC電流が
流れ、全電流の約1/2を占めるまでに至っている。
第1図は、従来のスタティック型MOSメモリ装置の一
例を示す要部構成図である。
例を示す要部構成図である。
第1図において、1はメモリ・セル群(メモリ・プレー
ン)で、その単位回路(メモリ・セル)2はNMOSトラ
ンジスタ3,4,5,6と抵抗7,8から成る。このメ
モリ・セル2はワード線9を駆動するデコーダ10でア
クセスされ、図示されないYデコーダによりスイッチ用
MOSトランジスタ13,14がオンされると、セルの
内部に記憶されていた1対の情報が出力され、データ線
11,12に微少な電位差として現われ、スイッチ用M
OSトランジスタ13,14を通してコモン・データ線
15,16に現われる。
ン)で、その単位回路(メモリ・セル)2はNMOSトラ
ンジスタ3,4,5,6と抵抗7,8から成る。このメ
モリ・セル2はワード線9を駆動するデコーダ10でア
クセスされ、図示されないYデコーダによりスイッチ用
MOSトランジスタ13,14がオンされると、セルの
内部に記憶されていた1対の情報が出力され、データ線
11,12に微少な電位差として現われ、スイッチ用M
OSトランジスタ13,14を通してコモン・データ線
15,16に現われる。
このコモン・データ線15,16に現われた微少な電位
差は、アナログ型センス増幅器18により増幅され、出
力バッファ回路19に伝達される。なお、MOSトラン
ジスタ20,21および22,23はデータ線11,1
2およびコモン・データ線15,16を所定の電位に保
つための負荷である。次に、書き込み時には、データ入
力バッファ回路24により出力端子25,26に1対の
高電位差をもった信号が得られ、この信号が書き込みス
イッチ用MOSトランジスタ27,28を通してコモン
・データ線15,16に現われ、さらにスイッチ用MO
Sトランジスタ13,14を通してデータ線11,12
に現われる。これより先に、スイッチ用MOSトランジ
スタ13,14と27,28をオンにするために電位が
それぞれ入力端子に与えられる。さらに、デコーダ10
によりワード線9が駆動されることによって、データ線
11,12上の電位情報がメモリ・セル2に書き込まれ
る。
差は、アナログ型センス増幅器18により増幅され、出
力バッファ回路19に伝達される。なお、MOSトラン
ジスタ20,21および22,23はデータ線11,1
2およびコモン・データ線15,16を所定の電位に保
つための負荷である。次に、書き込み時には、データ入
力バッファ回路24により出力端子25,26に1対の
高電位差をもった信号が得られ、この信号が書き込みス
イッチ用MOSトランジスタ27,28を通してコモン
・データ線15,16に現われ、さらにスイッチ用MO
Sトランジスタ13,14を通してデータ線11,12
に現われる。これより先に、スイッチ用MOSトランジ
スタ13,14と27,28をオンにするために電位が
それぞれ入力端子に与えられる。さらに、デコーダ10
によりワード線9が駆動されることによって、データ線
11,12上の電位情報がメモリ・セル2に書き込まれ
る。
この場合、次のようなDC電流による電力消費が生ず
る。
る。
(1)アナログ型センス増幅器18では、コモン・デー
タ線15,16に現われた微少な電位差を有する入力信
号を増幅するために、常時DC電流が流れる(センスD
C電流)。
タ線15,16に現われた微少な電位差を有する入力信
号を増幅するために、常時DC電流が流れる(センスD
C電流)。
(2)メモリ・セル2は、フリップ・フロップ回路であ
って、いまMOSトランジスタ5がオン、MOSトラン
ジスタ6がオフとすると、デコーダ10により駆動され
たワード線9により、電源電圧Vccからデータ線負荷
MOSトランジスタ20、データ線11、メモリ・セル
2のMOSトランジスタ3、同じく5を通して接地電圧
VssにDC電流が流れる(メモリ・セルDC電流)。
この場合、ワード線9に接続されたすべてのメモリ・セ
ルにDC電流が流れることになる。すなわち、ワード線
選択駆動回路10によってワード線9が選択電位に設定
されたままであるので、一本のワード線9に接続された
複数のスタティック型のメモリセル2の一対の転送MO
Sトランジスタ3、4が導通状態であり、高電位の電源
電圧Vccからデータ線負荷20とデータ線11と転送M
OSトランジスタ3とを介してメモリセル2のフリップ
フロップ回路の低電位側の情報蓄積ノード(MOSトラ
ンジスタ5のドレイン)へ電流が流れるため、センス増
幅終了後に一本のワード線9に接続された複数のメモリ
セル2で無駄な消費電力が生じるものとなる (3)書き込み時には、データ入力バッファ回路24出
力端子25,26に高電位差が現われ、その1つは接地
電圧Vssレベルになる。いま、出力端子25がVss
レベルであるとすれば、電源電圧Vccからデータ線負
荷MOSトランジスタ20、データ線11、スイッチM
OSトランジスタ13、コモン・データ線15、スイッ
チMOSトランジスタ27を通して接地電圧VssにD
C電流が流れる(書き込みDC電流)。したがって、読
み出し中には、上記(1)と(2)によりサイクル・タイム
の長さに関係なく、これらのDC電流が流れる。また、
書き込み中には、上記(2)と(3)により書き込み信号
(▲▼)のパルス幅に関係なく、これらのDC電流が
流れる。
って、いまMOSトランジスタ5がオン、MOSトラン
ジスタ6がオフとすると、デコーダ10により駆動され
たワード線9により、電源電圧Vccからデータ線負荷
MOSトランジスタ20、データ線11、メモリ・セル
2のMOSトランジスタ3、同じく5を通して接地電圧
VssにDC電流が流れる(メモリ・セルDC電流)。
この場合、ワード線9に接続されたすべてのメモリ・セ
ルにDC電流が流れることになる。すなわち、ワード線
選択駆動回路10によってワード線9が選択電位に設定
されたままであるので、一本のワード線9に接続された
複数のスタティック型のメモリセル2の一対の転送MO
Sトランジスタ3、4が導通状態であり、高電位の電源
電圧Vccからデータ線負荷20とデータ線11と転送M
OSトランジスタ3とを介してメモリセル2のフリップ
フロップ回路の低電位側の情報蓄積ノード(MOSトラ
ンジスタ5のドレイン)へ電流が流れるため、センス増
幅終了後に一本のワード線9に接続された複数のメモリ
セル2で無駄な消費電力が生じるものとなる (3)書き込み時には、データ入力バッファ回路24出
力端子25,26に高電位差が現われ、その1つは接地
電圧Vssレベルになる。いま、出力端子25がVss
レベルであるとすれば、電源電圧Vccからデータ線負
荷MOSトランジスタ20、データ線11、スイッチM
OSトランジスタ13、コモン・データ線15、スイッ
チMOSトランジスタ27を通して接地電圧VssにD
C電流が流れる(書き込みDC電流)。したがって、読
み出し中には、上記(1)と(2)によりサイクル・タイム
の長さに関係なく、これらのDC電流が流れる。また、
書き込み中には、上記(2)と(3)により書き込み信号
(▲▼)のパルス幅に関係なく、これらのDC電流が
流れる。
本発明は、このような従来技術の問題点を解決したもの
であり、その目的とするところは、低消費電力のスタテ
ィック型の半導体メモリ装置を提供することにある。
であり、その目的とするところは、低消費電力のスタテ
ィック型の半導体メモリ装置を提供することにある。
上記目的を達成するため、本発明の基本的構成は、 ワード線(9)とデータ線対(11,12)との交点に配置される
とともに、フリップフロップ回路(5,6,7,8)と、該フリ
ップフロップ回路の一対の情報蓄積ノードと上記データ
線対(11,12)との間にそのソース・ドレイン経路が接続
され、そのゲートが上記ワード線(9)に接続された一対
の転送MOSトランジスタ(3,4)とから構成されたスタ
ティック型のメモリセル(2)と、 上記データ線対(11,12)と動作電位点(Vcc)との間に接
続された一対のデータ線負荷(20,21)と、 上記ワード線(9)を選択電位に駆動するワード線選択駆
動回路(10,60)と、 上記データ線対(11,12)に読み出された上記メモリセル
(2)からの読み出しデータを増幅するためのセンス増幅
器(18)とを具備してなる半導体メモリ装置であって、 上記センス増幅器(18)の出力を保持する信号保持手段(6
3)をさらに具備してなり、 上記ワード線選択駆動回路(10,60)はCMOS回路で構
成され、 アドレス信号の変化に応答して該変化から所定の時間(T
A)の間に上記ワード線選択駆動回路(10,60)によって上
記ワード線(9)を上記選択電位に駆動するとともに上記
センス増幅器(18)を活性状態に制御することにより上記
センス増幅器(18)によって上記メモリセルからの上記読
み出しデータを増幅せしめ、 上記所定の時間の経過後(TB)は、上記センス増幅器(18)
を不活性状態に制御せしめるとともに、上記ワード線選
択駆動回路(10,16)によって上記ワード線(9)を非選択電
位に設定することにより上記スタティック型のメモリセ
ル(2)の上記一対の転送MOSトランジスタ(3,4)を非導
通とせしめて高電位の上記動作電位点(Vcc)から上記フ
リップフロップ回路の上記一対の情報蓄積ノードのうち
低電位側の情報蓄積ノードへの電流を遮断し、 上記ワード線(9)が非選択電位に設定されるとともに上
記センス増幅器(18)が不活性状態に制御される前に上記
センス増幅器(18)の上記出力を予め上記信号保持手段(6
3)に保持せしめ、上記所定の時間の経過後は上記信号保
持手段(63)に保持された信号から読み出しデータを得る
ことを特徴としている。
とともに、フリップフロップ回路(5,6,7,8)と、該フリ
ップフロップ回路の一対の情報蓄積ノードと上記データ
線対(11,12)との間にそのソース・ドレイン経路が接続
され、そのゲートが上記ワード線(9)に接続された一対
の転送MOSトランジスタ(3,4)とから構成されたスタ
ティック型のメモリセル(2)と、 上記データ線対(11,12)と動作電位点(Vcc)との間に接
続された一対のデータ線負荷(20,21)と、 上記ワード線(9)を選択電位に駆動するワード線選択駆
動回路(10,60)と、 上記データ線対(11,12)に読み出された上記メモリセル
(2)からの読み出しデータを増幅するためのセンス増幅
器(18)とを具備してなる半導体メモリ装置であって、 上記センス増幅器(18)の出力を保持する信号保持手段(6
3)をさらに具備してなり、 上記ワード線選択駆動回路(10,60)はCMOS回路で構
成され、 アドレス信号の変化に応答して該変化から所定の時間(T
A)の間に上記ワード線選択駆動回路(10,60)によって上
記ワード線(9)を上記選択電位に駆動するとともに上記
センス増幅器(18)を活性状態に制御することにより上記
センス増幅器(18)によって上記メモリセルからの上記読
み出しデータを増幅せしめ、 上記所定の時間の経過後(TB)は、上記センス増幅器(18)
を不活性状態に制御せしめるとともに、上記ワード線選
択駆動回路(10,16)によって上記ワード線(9)を非選択電
位に設定することにより上記スタティック型のメモリセ
ル(2)の上記一対の転送MOSトランジスタ(3,4)を非導
通とせしめて高電位の上記動作電位点(Vcc)から上記フ
リップフロップ回路の上記一対の情報蓄積ノードのうち
低電位側の情報蓄積ノードへの電流を遮断し、 上記ワード線(9)が非選択電位に設定されるとともに上
記センス増幅器(18)が不活性状態に制御される前に上記
センス増幅器(18)の上記出力を予め上記信号保持手段(6
3)に保持せしめ、上記所定の時間の経過後は上記信号保
持手段(63)に保持された信号から読み出しデータを得る
ことを特徴としている。
本発明のかかる基本的構成によれば、下記の如き理由に
よって、当初の目的を達成することができる。
よって、当初の目的を達成することができる。
(i)CMOS回路構成のワード線選択駆動回路(10,60)
の出力が選択電位もしくは非選択電位に確定した後は、
このCMOS回路の定常電流は無視できる程小さな値と
なりワード線選択駆動回路(10,60)自体を低消費電力化
することができる。
の出力が選択電位もしくは非選択電位に確定した後は、
このCMOS回路の定常電流は無視できる程小さな値と
なりワード線選択駆動回路(10,60)自体を低消費電力化
することができる。
(ii)アドレス信号が変化してから所定時間の経過後
は、センス増幅器(18)によるセンス増幅が終了してお
り、センス増幅器(18)は不活性状態に制御されるので、
このセンス増幅器(18)の無駄な消費電力を削減すること
ができる。
は、センス増幅器(18)によるセンス増幅が終了してお
り、センス増幅器(18)は不活性状態に制御されるので、
このセンス増幅器(18)の無駄な消費電力を削減すること
ができる。
(iii)アドレス信号が変化してから所定時間の経過後
は、ワード線選択駆動回路(10,60)によってワード線(9)
を選択電位から非選択電位に設定するので、ワード線
(9)に接続された複数のスタティック型のメモリセル(2)
の一対の転送MOSトランジスタ(3,4)が非導通とな
り、高電位の動作電位点(Vcc)からメモリセル(2)のフ
リップフロップ回路の低電位側の情報蓄積ノードへの電
流が遮断されて、センス増幅の終了後にワード線(9)に
接続された複数のメモリセル(2)の無駄な消費電力を削
減することができる。
は、ワード線選択駆動回路(10,60)によってワード線(9)
を選択電位から非選択電位に設定するので、ワード線
(9)に接続された複数のスタティック型のメモリセル(2)
の一対の転送MOSトランジスタ(3,4)が非導通とな
り、高電位の動作電位点(Vcc)からメモリセル(2)のフ
リップフロップ回路の低電位側の情報蓄積ノードへの電
流が遮断されて、センス増幅の終了後にワード線(9)に
接続された複数のメモリセル(2)の無駄な消費電力を削
減することができる。
また、本発明のかかる基本的構成によれば、ワード線
(9)が非選択電位に設定され、センス増幅器(18)
が不活性状態に制御される前にセンス増幅器(18)の
出力を予め信号保持手段(63)に保持させ、所定の時
間の経過後は信号保持手段(63)に保持された信号か
ら読み出しデータを得るものであるため、ワード線
(9)が非選択電位にされ、センス増幅器(18)が不
活性状態とされることにより、センス増幅器(18)の
出力からメモリセルからの読み出しデータが消失するの
を防止することが可能である。
(9)が非選択電位に設定され、センス増幅器(18)
が不活性状態に制御される前にセンス増幅器(18)の
出力を予め信号保持手段(63)に保持させ、所定の時
間の経過後は信号保持手段(63)に保持された信号か
ら読み出しデータを得るものであるため、ワード線
(9)が非選択電位にされ、センス増幅器(18)が不
活性状態とされることにより、センス増幅器(18)の
出力からメモリセルからの読み出しデータが消失するの
を防止することが可能である。
また、本発明のより好適な実施形態によれば、半導体メ
モリ装置の書き込みモード時には、書き込み信号(W
E)に応答してセンス増幅器は不活性状態に制御される
ことを特徴としている。従って、半導体メモリ装置の書
き込みモード時に、センス増幅器(18)の消費電力を
削減することができる。
モリ装置の書き込みモード時には、書き込み信号(W
E)に応答してセンス増幅器は不活性状態に制御される
ことを特徴としている。従って、半導体メモリ装置の書
き込みモード時に、センス増幅器(18)の消費電力を
削減することができる。
以下、本発明の実施例を、図面により説明する。
第2図から第5図までは、それぞれ本発明の実施例を示
すパルス発生器およびパルス集合回路の論理図であり、
アドレスの変化を検出してクロックを発生し、それらを
集合する回路を示す。
すパルス発生器およびパルス集合回路の論理図であり、
アドレスの変化を検出してクロックを発生し、それらを
集合する回路を示す。
第2図(a)には、インバータを直列接続した入出力バッ
ファ回路と、ナンド回路の組み合わせからなるパルス発
生器(点線内)50が示されている。アドレス入力レベル
に変化があると、入力信号が複数個のインバータを通過
する際に、インバータ間に発生する信号の伝播遅延がパ
ルス発生器50において検出され、第11図,第12図
に示すようなパルス信号φPiを発生する。なお、第1
1図は、本発明による読み出し動作のタイムチャート、
第12図は書き込み動作のタイムチャートである。
ファ回路と、ナンド回路の組み合わせからなるパルス発
生器(点線内)50が示されている。アドレス入力レベル
に変化があると、入力信号が複数個のインバータを通過
する際に、インバータ間に発生する信号の伝播遅延がパ
ルス発生器50において検出され、第11図,第12図
に示すようなパルス信号φPiを発生する。なお、第1
1図は、本発明による読み出し動作のタイムチャート、
第12図は書き込み動作のタイムチャートである。
第2図(a)のパルス発生器の構成を、第2図(b)に示
す。第2図(b)では、CMOSトランジスタを用いてナ
ンド回路を構成しているが、勿論NMOSトランジスタ
を用いても構成することができる。第2図(a)に示す
ように、インバータの出力線51,53,52,54は
それぞれ2番目と5番目、3番目と6番目に接続された
インバータの出力であるから、入力端子にハイ・レベル
信号“H”が入力した場合には、それぞれ“H”,
“L”と“L”,“H”が左右のナンド回路に入力され
る。この場合、第2図(b)の左側のナンド回路ではPM
OSとNMOSトランジスタが1個ずつオンしてハイレ
ベルを、右側のナンド回路でもPMOSとNMOSトラ
ンジスタが1個ずつオンしてハイレベルを、それぞれ中
央のナンド回路に出力するので、中央のナンド回路では
両方のNMOSトランジスタがオンしてロー・レベルが
出力信号φPiとして得られる。アドレス信号が変化す
るときには、過渡レベルとなり、インバータの出力線5
1と53、または52と54、どちらか2つがハイレベ
ル“H”になる。この場合には、第2図(b)に示す左側
または右側のナンド回路からローレベルが出力されるの
で、中央のナンド回路はNMOSトランジスタとPMO
Sトランジスタが1個ずつオンして、出力信号φPiと
してハイレベルが得られる。アドレスの変化する過渡状
態は瞬間的にしか起らないから、出力信号φPiは第1
1図、第12図のようなパルス波形となる。
す。第2図(b)では、CMOSトランジスタを用いてナ
ンド回路を構成しているが、勿論NMOSトランジスタ
を用いても構成することができる。第2図(a)に示す
ように、インバータの出力線51,53,52,54は
それぞれ2番目と5番目、3番目と6番目に接続された
インバータの出力であるから、入力端子にハイ・レベル
信号“H”が入力した場合には、それぞれ“H”,
“L”と“L”,“H”が左右のナンド回路に入力され
る。この場合、第2図(b)の左側のナンド回路ではPM
OSとNMOSトランジスタが1個ずつオンしてハイレ
ベルを、右側のナンド回路でもPMOSとNMOSトラ
ンジスタが1個ずつオンしてハイレベルを、それぞれ中
央のナンド回路に出力するので、中央のナンド回路では
両方のNMOSトランジスタがオンしてロー・レベルが
出力信号φPiとして得られる。アドレス信号が変化す
るときには、過渡レベルとなり、インバータの出力線5
1と53、または52と54、どちらか2つがハイレベ
ル“H”になる。この場合には、第2図(b)に示す左側
または右側のナンド回路からローレベルが出力されるの
で、中央のナンド回路はNMOSトランジスタとPMO
Sトランジスタが1個ずつオンして、出力信号φPiと
してハイレベルが得られる。アドレスの変化する過渡状
態は瞬間的にしか起らないから、出力信号φPiは第1
1図、第12図のようなパルス波形となる。
第2図(a)に示すパルス発生器は、各アドレス信号入力
バッファ回路ごとに設けられている。
バッファ回路ごとに設けられている。
また、本実施例においては、各アドレス信号入力バッフ
ァ回路とともに、▲▼(ライト・イネーブル信号)
の入力バッファ回路にも、第2図(a)と同一のパルス発
生器が設けられる。
ァ回路とともに、▲▼(ライト・イネーブル信号)
の入力バッファ回路にも、第2図(a)と同一のパルス発
生器が設けられる。
第3図に示すように、各アドレス入力バッファ回路のパ
ルス発生器の出力信号φPiと、▲▼入力バッファ
回路のパルス発生器の出力信号φPiとを集めて、パル
ス集合回路に入力する。
ルス発生器の出力信号φPiと、▲▼入力バッファ
回路のパルス発生器の出力信号φPiとを集めて、パル
ス集合回路に入力する。
パルス信号φPiがパルス集合回路に入力されると、あ
る一定期間だけ出力信号φPは低レベルになる。第4図
は、第3図のパルス集合回路をCMOSトランジスタで
構成した場合、第5図は同じくNMOSトランジスタ
(Dはディプレション型、Eはエンハンスメント型)で
構成した場合である。
る一定期間だけ出力信号φPは低レベルになる。第4図
は、第3図のパルス集合回路をCMOSトランジスタで
構成した場合、第5図は同じくNMOSトランジスタ
(Dはディプレション型、Eはエンハンスメント型)で
構成した場合である。
パルス信号φPiが入力したとき、出力信号φPを低レ
ベルに保持する時間は、第4図に示す負荷PMOSトラ
ンジスタ55の伝達定数βRと節点56の容量によって
定まる。また、異なるアドレス入力信号が殆んど同時に
変化したときには、出力信号φPの低レベルの時間が長
く保持される。この出力信号φPによって、各回路の動
作を停止するためのスイッチ回路のコントロール・クロ
ックをリセットする。
ベルに保持する時間は、第4図に示す負荷PMOSトラ
ンジスタ55の伝達定数βRと節点56の容量によって
定まる。また、異なるアドレス入力信号が殆んど同時に
変化したときには、出力信号φPの低レベルの時間が長
く保持される。この出力信号φPによって、各回路の動
作を停止するためのスイッチ回路のコントロール・クロ
ックをリセットする。
第4図において、パルス信号φPiがいずれも入力せ
ず、チップ・セレクト信号(▲▼)のみが入力すると
(ローレベル)、PMOSトランジスタ55のみがオンす
るため、節点56はハイレベル“H”となり、最後から
2段目のインバータのNMOSトランジスタをオンにし
て最終段のインバータのPMOSトランジスタをオンに
する。これによって、パルス信号φPiが入力しない期
間、つまりアドレスの変化もライト信号も入力しない時
間には、パルス集合回路の出力φPはハイレベル“H”
である。一方、パルス信号φPiが1つでも入力する
と、そのNMOSトランジスタをオンして、初段の負荷
PMOSトランジスタ55がオンしているにもかかわら
ず、節点56の電位をローレベル“L”に低下させる。
これにより、最終から2段目のインバータのPMOSト
ランジスタをオンにし、最終段インバータのNMOSト
ランジスタをオンにして、出力φPをローレベルに
“L”にする。パルス集合回路の出力φPは、第11
図、第12図に示すような波形である。なお、第4図の
PMOSトランジスタ57は、正帰還用で、節点56の
立ち上りの波形を整形するためのものである。第5図の
ようにNMOSトランジスタで構成しても、全く同一動
作を行う。しかし、CMOSトランジスタで構成すれ
ば、静止状態では電流が全く流れないため、消費電力が
微少ですむ。なお、▲▼入力バッファ回路のパルス
発生器からのパルスφPiもパルス集合回路の入力に加
えた理由は、所定のメモリ・セルから情報を読み出して
から、アドレス番地を変えることなく、そのメモリ・セ
ルに書き込むことができるようにするためである。さら
に、所定のメモリ・セルに書き込んでから、そのメモリ
・セル自体から読み出すことも可能となる。このパルス
集合回路の出力信号φPを用いて、一連のコントロール
・クロック回路を制御するのである。
ず、チップ・セレクト信号(▲▼)のみが入力すると
(ローレベル)、PMOSトランジスタ55のみがオンす
るため、節点56はハイレベル“H”となり、最後から
2段目のインバータのNMOSトランジスタをオンにし
て最終段のインバータのPMOSトランジスタをオンに
する。これによって、パルス信号φPiが入力しない期
間、つまりアドレスの変化もライト信号も入力しない時
間には、パルス集合回路の出力φPはハイレベル“H”
である。一方、パルス信号φPiが1つでも入力する
と、そのNMOSトランジスタをオンして、初段の負荷
PMOSトランジスタ55がオンしているにもかかわら
ず、節点56の電位をローレベル“L”に低下させる。
これにより、最終から2段目のインバータのPMOSト
ランジスタをオンにし、最終段インバータのNMOSト
ランジスタをオンにして、出力φPをローレベルに
“L”にする。パルス集合回路の出力φPは、第11
図、第12図に示すような波形である。なお、第4図の
PMOSトランジスタ57は、正帰還用で、節点56の
立ち上りの波形を整形するためのものである。第5図の
ようにNMOSトランジスタで構成しても、全く同一動
作を行う。しかし、CMOSトランジスタで構成すれ
ば、静止状態では電流が全く流れないため、消費電力が
微少ですむ。なお、▲▼入力バッファ回路のパルス
発生器からのパルスφPiもパルス集合回路の入力に加
えた理由は、所定のメモリ・セルから情報を読み出して
から、アドレス番地を変えることなく、そのメモリ・セ
ルに書き込むことができるようにするためである。さら
に、所定のメモリ・セルに書き込んでから、そのメモリ
・セル自体から読み出すことも可能となる。このパルス
集合回路の出力信号φPを用いて、一連のコントロール
・クロック回路を制御するのである。
第6図は、本発明の実施例を示すコントロール・クロッ
クを用いたデコーダ回路の論理図であり、第7図は本発
明の実施例を示すコントロール・クロックを用いたメモ
リ装置の要部構成図である。また、第8図,第9図およ
び第10図は第6図と第7図に用いるコントロール・ク
ロック回路の論理図である。
クを用いたデコーダ回路の論理図であり、第7図は本発
明の実施例を示すコントロール・クロックを用いたメモ
リ装置の要部構成図である。また、第8図,第9図およ
び第10図は第6図と第7図に用いるコントロール・ク
ロック回路の論理図である。
第6図において、ワード・ドライバ60によりデコーダ
10の出力をワード線9に伝達するが、クロックφDC
がローレベルのときにはNMOSトランジスタ60′が
オフとなり、デコーダ10の出力に関係なくワード線9
がローレベルになって、メモリ・セルのDC電流を抑止
する。デコーダ10とワード・ドライバ60をCMOS
で構成すれば、静止状態では消費電力は微少ですむ。
10の出力をワード線9に伝達するが、クロックφDC
がローレベルのときにはNMOSトランジスタ60′が
オフとなり、デコーダ10の出力に関係なくワード線9
がローレベルになって、メモリ・セルのDC電流を抑止
する。デコーダ10とワード・ドライバ60をCMOS
で構成すれば、静止状態では消費電力は微少ですむ。
第7図において、クロックφSENはNMOSトランジ
スタ18′およびPMOSトランジスタ30,31を制
御し、センス増幅器18のパワーのオン,オフおよびそ
の出力端子61,62のプリチャージをコントロールす
る。次に、クロックφDSはNMOSトランジスタ6
3′およびPMOSトランジスタ32,33を制御し、
データ・ストア回路63のパワーのオン,オフおよびセ
ンス増幅器18の出力と出力バッファ回路19の入力間
との開閉スイッチをコントロールする。なお、データ・
ストア回路63は、このセンス増幅器18の検出した情
報を、センス増幅器18のパワーをオフした後も保持し
て、出力バッファ回路19に供給する。このデータ・ス
トア回路63は、CMOSトランジスタで構成されたフ
リップ・フロップ回路にすれば、静止状態では電力消費
が微少ですむ。
スタ18′およびPMOSトランジスタ30,31を制
御し、センス増幅器18のパワーのオン,オフおよびそ
の出力端子61,62のプリチャージをコントロールす
る。次に、クロックφDSはNMOSトランジスタ6
3′およびPMOSトランジスタ32,33を制御し、
データ・ストア回路63のパワーのオン,オフおよびセ
ンス増幅器18の出力と出力バッファ回路19の入力間
との開閉スイッチをコントロールする。なお、データ・
ストア回路63は、このセンス増幅器18の検出した情
報を、センス増幅器18のパワーをオフした後も保持し
て、出力バッファ回路19に供給する。このデータ・ス
トア回路63は、CMOSトランジスタで構成されたフ
リップ・フロップ回路にすれば、静止状態では電力消費
が微少ですむ。
次に、クロックφTRIは、NMOSトランジスタ1
9′を制御し、出力バッファ回路19のパワーをオン,
オフして、この出力のハイ・インピーダンス状態をコン
トロールする。
9′を制御し、出力バッファ回路19のパワーをオン,
オフして、この出力のハイ・インピーダンス状態をコン
トロールする。
また、クロックφCDは、PMOSトランジスタ22,
23およびNMOSトランジスタ27,28を制御し、
コモン・データ線15,16のプリチャージ、およびデ
ータ入力バッファ回路24の出力とコモン・データ線1
5,16間との開閉スイッチをコントロールする。
23およびNMOSトランジスタ27,28を制御し、
コモン・データ線15,16のプリチャージ、およびデ
ータ入力バッファ回路24の出力とコモン・データ線1
5,16間との開閉スイッチをコントロールする。
また、クロックφDIBは、PMOSトランジスタ2
4′を制御し、データ入力バッファ回路24のパワーを
オン,オフして、この出力端子25,26のプリチャー
ジをコントロールする。
4′を制御し、データ入力バッファ回路24のパワーを
オン,オフして、この出力端子25,26のプリチャー
ジをコントロールする。
第11図は、コントロール・クロック信号の読み出し時
のタイムチャートであり、第12図は同じく書き込み時
のタイムチャートである。第11図において、時間TC
が読み出しサイクル・タイムであり、時間TAは読み出
すために必要な回路の動作期間、時間TBはその後出力
バッファ回路19とデータ・ストア回路63だけが動作
している静止(DC動作)状態の期間である。時間TBの
消費電力は非常に少なく、また時間TAは消費電力が一
定しているので、サイクル・タイムTCが長くなるとそ
れだけ時間TBが長くなり、サイクル・タイムの平均消
費電力は少なくなる。
のタイムチャートであり、第12図は同じく書き込み時
のタイムチャートである。第11図において、時間TC
が読み出しサイクル・タイムであり、時間TAは読み出
すために必要な回路の動作期間、時間TBはその後出力
バッファ回路19とデータ・ストア回路63だけが動作
している静止(DC動作)状態の期間である。時間TBの
消費電力は非常に少なく、また時間TAは消費電力が一
定しているので、サイクル・タイムTCが長くなるとそ
れだけ時間TBが長くなり、サイクル・タイムの平均消
費電力は少なくなる。
第12図において、時間TCは書き込み(▲▼)信
号が書き込み用のローレベル“L”の期間であり、時間
TAは書き込みに必要な回路の動作期間であり、時間T
Bは書き込み終了後の静止(DC動作)状態の期間であ
る。時間TBの消費電力は非常に少なく、また読み出し
時と同じように、時間TAは一定しているので、▲
▼信号のローレベルの幅が長くなると、それだけ時間T
Bが長くなり、書き込みの平均消費電力は少なくなる。
号が書き込み用のローレベル“L”の期間であり、時間
TAは書き込みに必要な回路の動作期間であり、時間T
Bは書き込み終了後の静止(DC動作)状態の期間であ
る。時間TBの消費電力は非常に少なく、また読み出し
時と同じように、時間TAは一定しているので、▲
▼信号のローレベルの幅が長くなると、それだけ時間T
Bが長くなり、書き込みの平均消費電力は少なくなる。
次に、第6図,第7図および第11図により、スタンド
・バイ時と読み出し時の動作を説明する。
・バイ時と読み出し時の動作を説明する。
スタンド・バイ時には、クロックφDC,φSEN,φ
DS,φTRI,φCD,φWLがローレベルになりク
ロックφDIBのみがハイレベルになる。すなわち、第
6図のワード・ドライバ60と、第7図のセンス増幅器
18、データ・ストア回路63をパワー・オフにし、出
力バッファ回路19の出力をハイ・インピーダンス状態
にし、データ入力バッファ回路24の出力端子25,2
6をプリチャージする。また、センス増幅器18の出
力、およびコモン・データ線15,16をプリチャージ
する。センス増幅器18の出力は、出力バッファ回路1
9の出力に直結し、データ入力バッファ回路24の出力
は、コモン・データ線15,16から切り離す。
DS,φTRI,φCD,φWLがローレベルになりク
ロックφDIBのみがハイレベルになる。すなわち、第
6図のワード・ドライバ60と、第7図のセンス増幅器
18、データ・ストア回路63をパワー・オフにし、出
力バッファ回路19の出力をハイ・インピーダンス状態
にし、データ入力バッファ回路24の出力端子25,2
6をプリチャージする。また、センス増幅器18の出
力、およびコモン・データ線15,16をプリチャージ
する。センス増幅器18の出力は、出力バッファ回路1
9の出力に直結し、データ入力バッファ回路24の出力
は、コモン・データ線15,16から切り離す。
次に、読み出し時には、先ずクロックφTRIがハイレ
ベルになり、出力バッファ回路19をハイ・インピーダ
ンス出力状態から正常のバッファ状態にする。クロック
φPiによりクロックφPがローレベルからハイレベル
になると、クロックφDCがハイレベルとなり、ワード
・ドライバ60をパワー・オンして、ワード線9がデコ
ーダ10の出力により選択される。ワード線9が選択さ
れ始めると、クロックφSENがハイレベルになり、セ
ンス増幅器18の出力端子61,62をプリチャージよ
り解除して、センス増幅器18をパワー・オンする。こ
の時点では、クロックφDCがローレベルであるため、
センス増幅器18の出力は、出力バッファ回路19の入
力に直結され、この状態では出力バッファ回路19はセ
ンス増幅器18の出力にもとづいて出力を与える。セン
ス増幅器18が正しい情報を検出して出力バッファ回路
19にこの情報を伝達し始めた頃、クロックφDSがハ
イレベルになり、この情報をデータ・ストア回路63に
保持して、センス増幅器18の出力を出力バッファ回路
19の入力から切り離す。この時点で、クロックφDC
がローレベルとなるので、ワード・ドライバ60はパワ
ー・オフし、ワード線9がローレベルになり、メモリ・
セルのDC電流を阻止する。同時に、φSENがローレ
ベルになり、センス増幅器18をパワー・オフし、セン
スDC電流を阻止するとともに、この出力端子61,6
2をプリチャージする。読み出し中は、クロックφCD
はローレベルに、またクロックφDIBはハイレベル
に、それぞれ維持される。これによって、読み出し静止
(DC)状態(時間TB)では、データ・ストア回路63と
出力バッファ回路19だけがDC動作状態となり、消費
電力はきわめて低減される。
ベルになり、出力バッファ回路19をハイ・インピーダ
ンス出力状態から正常のバッファ状態にする。クロック
φPiによりクロックφPがローレベルからハイレベル
になると、クロックφDCがハイレベルとなり、ワード
・ドライバ60をパワー・オンして、ワード線9がデコ
ーダ10の出力により選択される。ワード線9が選択さ
れ始めると、クロックφSENがハイレベルになり、セ
ンス増幅器18の出力端子61,62をプリチャージよ
り解除して、センス増幅器18をパワー・オンする。こ
の時点では、クロックφDCがローレベルであるため、
センス増幅器18の出力は、出力バッファ回路19の入
力に直結され、この状態では出力バッファ回路19はセ
ンス増幅器18の出力にもとづいて出力を与える。セン
ス増幅器18が正しい情報を検出して出力バッファ回路
19にこの情報を伝達し始めた頃、クロックφDSがハ
イレベルになり、この情報をデータ・ストア回路63に
保持して、センス増幅器18の出力を出力バッファ回路
19の入力から切り離す。この時点で、クロックφDC
がローレベルとなるので、ワード・ドライバ60はパワ
ー・オフし、ワード線9がローレベルになり、メモリ・
セルのDC電流を阻止する。同時に、φSENがローレ
ベルになり、センス増幅器18をパワー・オフし、セン
スDC電流を阻止するとともに、この出力端子61,6
2をプリチャージする。読み出し中は、クロックφCD
はローレベルに、またクロックφDIBはハイレベル
に、それぞれ維持される。これによって、読み出し静止
(DC)状態(時間TB)では、データ・ストア回路63と
出力バッファ回路19だけがDC動作状態となり、消費
電力はきわめて低減される。
次に、第6図,第7図および第12図により、書き込み
時の動作を説明する。
時の動作を説明する。
書き込み時には、書き込み信号(▲▼)がローレベル
になると、パルスφPiによってクロックφPがローレ
ベルからハイレベルに変り、クロックφSEN,
φDS,φTRIはローレベルとなる。これにより、セ
ンス増幅器18、データ・ストア回路63はパワー・オ
フされ、出力バッファ回路19はハイ・インピーダンス
出力状態を維持する。
になると、パルスφPiによってクロックφPがローレ
ベルからハイレベルに変り、クロックφSEN,
φDS,φTRIはローレベルとなる。これにより、セ
ンス増幅器18、データ・ストア回路63はパワー・オ
フされ、出力バッファ回路19はハイ・インピーダンス
出力状態を維持する。
すなわち、書き込み時には、先ずクロックφTRIがロ
ーレベルになり、出力バッファ回路19をハイ・インピ
ーダンスにする。そして、クロックφCDがハイ・レベ
ルになると、コモン・データ線15,16のプリチャー
ジが解除され、コモン・データ線15,16がデータ入
力バッファ回路24の出力に直結される。この時点で
は、φDIBはハイレベルのため、データ入力バッファ
回路24の出力はプリチャージされている。そして、ク
ロックφPがハイレベルになると、クロックφDCがハ
イレベルとなり、ワード・ドライバ60がパワー・オン
される。デーコーダ10により、選択されたワード線9
がハイレベルになる頃に、クロックφDIBがローレベ
ルになり、データ入力バッファ回路24がパワー・オン
される。これにより、出力端子25,26に出力信号が
現われ、コモン・データ線15,16、データ線11,
12を通して選択されたメモリ・セル2に書き込まれ
る。
ーレベルになり、出力バッファ回路19をハイ・インピ
ーダンスにする。そして、クロックφCDがハイ・レベ
ルになると、コモン・データ線15,16のプリチャー
ジが解除され、コモン・データ線15,16がデータ入
力バッファ回路24の出力に直結される。この時点で
は、φDIBはハイレベルのため、データ入力バッファ
回路24の出力はプリチャージされている。そして、ク
ロックφPがハイレベルになると、クロックφDCがハ
イレベルとなり、ワード・ドライバ60がパワー・オン
される。デーコーダ10により、選択されたワード線9
がハイレベルになる頃に、クロックφDIBがローレベ
ルになり、データ入力バッファ回路24がパワー・オン
される。これにより、出力端子25,26に出力信号が
現われ、コモン・データ線15,16、データ線11,
12を通して選択されたメモリ・セル2に書き込まれ
る。
メモリ・セルへの書き込みが終了した頃に、クロックφ
WLをハイレベルにし、クロックφCDをローレベルに
して、コモン・データ線15,16をデータ入力バッフ
ァ回路24の出力から切り離すことにより、書き込みD
C電流を阻止する。同時に、コモン・データ線15,1
6をプリチャージする。また、クロックφDIBをハイ
レベルにして、データ入力バッファ回路24をパワー・
オフにし、この出力端子25,26をプリチャージす
る。さらに、クロックφDCをローレベルにし、ワード
・ドライバ60をパワー・オフして、選択されたワード
線9をローレベルにする。これによって、メモリ・セル
2のDC電流を阻止する。なお、クロックφPがローレ
ベルになると、クロックφWLもローレベルになる。
WLをハイレベルにし、クロックφCDをローレベルに
して、コモン・データ線15,16をデータ入力バッフ
ァ回路24の出力から切り離すことにより、書き込みD
C電流を阻止する。同時に、コモン・データ線15,1
6をプリチャージする。また、クロックφDIBをハイ
レベルにして、データ入力バッファ回路24をパワー・
オフにし、この出力端子25,26をプリチャージす
る。さらに、クロックφDCをローレベルにし、ワード
・ドライバ60をパワー・オフして、選択されたワード
線9をローレベルにする。これによって、メモリ・セル
2のDC電流を阻止する。なお、クロックφPがローレ
ベルになると、クロックφWLもローレベルになる。
このようにして、書き込みDC動作状態(時間TB)で
は、メモリ・セル書き込みの終了状態であるため、消費
電力はきわめて低減される。
は、メモリ・セル書き込みの終了状態であるため、消費
電力はきわめて低減される。
次に、コントロール・クロック回路の動作を、第8図〜
第12図により説明する。
第12図により説明する。
第8図は、ワード・ドライバ60のMOSトランジスタ
60′を制御するクロックφDCの発生論理を示し、第
9図はセンス増幅器18のMOSトランジスタ18′,
30,31を制御するクロックφSENと、データ・ス
トア回路63のMOSトランジスタ63′,32,33
を制御するクロックφDSの発生論理を示し、第10図
は、出力バッファ回路19のMOSトラジスタ19′を
制御するクロックφTRIと、データ入力バッファ回路
24のMOSトランジスタ24′を制御するクロックφ
DIBと、コモン・データ線15,16のスイッチMO
Sトランジスタ22,23,27,28を制御するクロ
ックφCDと、さらにクロックφDCを制御するクロッ
クφWLとの発生論理を示す。なお、チップ動作中に、
クロックφPがローレベルになると、クロックφTRI
を除くすべてのクロックはリセットされる。クロックφ
TRIは、▲▼信号か▲▼信号をローレベルか
らハイレベルにすることにより、リセットされる。
60′を制御するクロックφDCの発生論理を示し、第
9図はセンス増幅器18のMOSトランジスタ18′,
30,31を制御するクロックφSENと、データ・ス
トア回路63のMOSトランジスタ63′,32,33
を制御するクロックφDSの発生論理を示し、第10図
は、出力バッファ回路19のMOSトラジスタ19′を
制御するクロックφTRIと、データ入力バッファ回路
24のMOSトランジスタ24′を制御するクロックφ
DIBと、コモン・データ線15,16のスイッチMO
Sトランジスタ22,23,27,28を制御するクロ
ックφCDと、さらにクロックφDCを制御するクロッ
クφWLとの発生論理を示す。なお、チップ動作中に、
クロックφPがローレベルになると、クロックφTRI
を除くすべてのクロックはリセットされる。クロックφ
TRIは、▲▼信号か▲▼信号をローレベルか
らハイレベルにすることにより、リセットされる。
先ず第10図において、書き込み中には、第12図に示
すように▲▼はローレベルであり、クロックφPは
ハイレベル、▲▼はローレベルであるから、インバ
ータ81、ノア・ゲート82を経由したクロックφ
TRIはローレベルになる。また、クロックφPのハイ
レベルがアンド・ゲート86,89、遅延回路71,7
2を通過してもハイレベルであるため、クロックφ
DIBとφWLはいずれもハイレベルとなる。さらに、
▲▼,▲▼のローレベルが、ノア・ゲート8
3,85インバータ84を通過することにより、クロッ
クφCDはローレベルとなる。このような状態は、第1
2図の時間TBの状態に合致する。
すように▲▼はローレベルであり、クロックφPは
ハイレベル、▲▼はローレベルであるから、インバ
ータ81、ノア・ゲート82を経由したクロックφ
TRIはローレベルになる。また、クロックφPのハイ
レベルがアンド・ゲート86,89、遅延回路71,7
2を通過してもハイレベルであるため、クロックφ
DIBとφWLはいずれもハイレベルとなる。さらに、
▲▼,▲▼のローレベルが、ノア・ゲート8
3,85インバータ84を通過することにより、クロッ
クφCDはローレベルとなる。このような状態は、第1
2図の時間TBの状態に合致する。
次に第9図において、読み出し時には、クロックφPは
ハイレベル、WEはハイレベルであるから、ナンド・ゲ
ート77、ノア・ゲート78を経由したクロックφ
SENはローレベルとなり、遅延回路70,インバータ
79、アンド・ゲート80を経由したクロックφDSは
ハイレベルとなる。この状態は、第11図の時間TBの
状態に合致する。
ハイレベル、WEはハイレベルであるから、ナンド・ゲ
ート77、ノア・ゲート78を経由したクロックφ
SENはローレベルとなり、遅延回路70,インバータ
79、アンド・ゲート80を経由したクロックφDSは
ハイレベルとなる。この状態は、第11図の時間TBの
状態に合致する。
また、第8図において、読み出し時には、クロックφP
はハイレベル、クロックφWLはローレベル、クロック
φDSはハイレベルであるから、オア・ゲート73,ナ
ンド・ゲート74,インバータ75で同一レベルが保持
され、アンド・ゲート76を経由した、クロックφDC
はローレベルとなる。この状態は、第11図の時間TB
の状態に合致する。このように、第6図,第7図の半導
体メモリ装置においては、実際の読書動作時間(TA)
は一定であるので、サイクル・タイム(TC)が長くな
るほど、平均電力は低下する。センス増幅器18はラッ
チ式でないため、クロックφSENおよびφDSが遅れ
て起動しても、アクセス・タイムには殆んど影響を与え
ない。また、クロックの数は、完全なクロック式メモリ
装置では、18個以上必要であるのに対し、第6図,第
7図の回路ではクロックが6個ですむので、占有面積は
完全なクロック式では、チップの10%も必要となるの
に対して、本発明では3%ですむ。このため、本発明の
メモリ装置では、レイアウト配線が簡単化され、クロッ
ク信号の時間順序の複雑さがなくなり、簡単となる。
はハイレベル、クロックφWLはローレベル、クロック
φDSはハイレベルであるから、オア・ゲート73,ナ
ンド・ゲート74,インバータ75で同一レベルが保持
され、アンド・ゲート76を経由した、クロックφDC
はローレベルとなる。この状態は、第11図の時間TB
の状態に合致する。このように、第6図,第7図の半導
体メモリ装置においては、実際の読書動作時間(TA)
は一定であるので、サイクル・タイム(TC)が長くな
るほど、平均電力は低下する。センス増幅器18はラッ
チ式でないため、クロックφSENおよびφDSが遅れ
て起動しても、アクセス・タイムには殆んど影響を与え
ない。また、クロックの数は、完全なクロック式メモリ
装置では、18個以上必要であるのに対し、第6図,第
7図の回路ではクロックが6個ですむので、占有面積は
完全なクロック式では、チップの10%も必要となるの
に対して、本発明では3%ですむ。このため、本発明の
メモリ装置では、レイアウト配線が簡単化され、クロッ
ク信号の時間順序の複雑さがなくなり、簡単となる。
以上説明したように、本発明によれば、内部コントロー
ル・クロック回路により、DC電流が流れる回路を制御
するので、静止状態(DC状態)における消費電力が微
少となる。また、クロックが少なくてすむので、時間順
序が簡単となり、レイアウト配線も簡単化され、信頼性
の高い、低消費電力のメモリ動作が可能となる。
ル・クロック回路により、DC電流が流れる回路を制御
するので、静止状態(DC状態)における消費電力が微
少となる。また、クロックが少なくてすむので、時間順
序が簡単となり、レイアウト配線も簡単化され、信頼性
の高い、低消費電力のメモリ動作が可能となる。
第1図は従来の半導体メモリ装置の要部構成図、第2図
は本発明に用いるパルス発生器の構成図、第3図,第4
図および第5図はそれぞれ本発明に用いるパルス集合回
路の構成図、第6図は本発明の実施例を示すデコーダ回
路の構成図、第7図は本発明の実施例を示す半導体メモ
リ装置の要部構成図、第8図,第9図,第10図はそれ
ぞれ第6図,第7図に用いられるコントロール・クロッ
ク回路の論理図、第11図,第12図はそれぞれ読み出
し時および書き込み時のクロック信号のタイムチャート
である。 2:メモリ・セル、9:ワード線、10:デコーダ、1
1,12:データ線、15,16:コモン・データ線、
18:センス増幅器、19:出力バッファ回路、20,
21:データ線負荷MOSトランジスタ、22,23:
コモン・データ線プリチャージMOSトランジスタ、2
4:データ入力バッファ回路、30,31:出力端子の
プリチャージMOSトランジスタ、50:パルス発生
器、60:ワード・ドライバ、63:データ・ストア回
路。
は本発明に用いるパルス発生器の構成図、第3図,第4
図および第5図はそれぞれ本発明に用いるパルス集合回
路の構成図、第6図は本発明の実施例を示すデコーダ回
路の構成図、第7図は本発明の実施例を示す半導体メモ
リ装置の要部構成図、第8図,第9図,第10図はそれ
ぞれ第6図,第7図に用いられるコントロール・クロッ
ク回路の論理図、第11図,第12図はそれぞれ読み出
し時および書き込み時のクロック信号のタイムチャート
である。 2:メモリ・セル、9:ワード線、10:デコーダ、1
1,12:データ線、15,16:コモン・データ線、
18:センス増幅器、19:出力バッファ回路、20,
21:データ線負荷MOSトランジスタ、22,23:
コモン・データ線プリチャージMOSトランジスタ、2
4:データ入力バッファ回路、30,31:出力端子の
プリチャージMOSトランジスタ、50:パルス発生
器、60:ワード・ドライバ、63:データ・ストア回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湊 修 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 敏夫 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 安井 徳政 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 西村 光太郎 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭54−136239(JP,A) 特開 昭54−161876(JP,A)
Claims (4)
- 【請求項1】ワード線とデータ線対との交点に配置され
るとともに、フリップフロップ回路と、該フリップフロ
ップ回路の一対の情報蓄積ノードと上記データ線対との
間にそのソース・ドレイン経路が接続され、そのゲート
が上記ワード線に接続された一対の転送MOSトランジ
スタとから構成されたスタティック型のメモリセルと、 上記データ線対と動作電位点との間に接続された一対の
データ線負荷と、 上記ワード線を選択電位に駆動するワード線選択駆動回
路と、 上記データ線対に読み出された上記メモリセルからの読
み出しデータを増幅するためのセンス増幅器とを具備し
てなる半導体メモリ装置であって、 上記センス増幅器の出力を保持する信号保持手段をさら
に具備してなり、 上記ワード線選択駆動回路はCMOS回路で構成され、 読み出しサイクルタイムのうちアドレス信号の変化に応
答して該変化から上記信号保持手段への保持動作に必要
な予め定めた期間に上記ワード線選択駆動回路によって
上記ワード線を上記選択電位に駆動するとともに、上記
センス増幅器を活性状態に制御することにより上記セン
ス増幅器によって上記メモリセルからの上記読み出しデ
ータを増幅せしめ、 上記予め定めた期間の経路後は上記センス増幅器を不活
性状態に制御せしめるとともに、上記ワード線選択駆動
回路によって上記ワード線を非選択電位に設定すること
により上記スタティック型のメモリセルの上記一対の転
送MOSトランジスタを非導通とせしめて高電位の上記
動作電位点から上記フリップフロップ回路の上記一対の
情報蓄積ノードのうち低電位側の情報蓄積ノードへの電
流を遮断し、 上記ワード線が非選択電位に設定されるとともに上記セ
ンス増幅器が不活性状態に制御される前に上記センス増
幅器の上記出力を予め上記信号保持手段に保持せしめ、
上記読み出しサイクルタイムのうち予め定めた期間の経
過後は上記信号保持手段に保持された信号から読み出し
データを得ることを特徴とする半導体メモリ装置。 - 【請求項2】特許請求の範囲第1項に記載の半導体メモ
リ装置において、 上記センス増幅器は、半導体メモリ装置の書き込みモー
ド時には、書き込み信号に応答して不活性状態に制御さ
れることを特徴とする半導体メモリ装置。 - 【請求項3】特許請求の範囲第1項または第2項に記載
の半導体メモリ装置において、 上記メモリセルへ書き込みデータを書き込むデータ入力
回路は、半導体メモリ装置の読み出しモード時には、不
活性状態に制御されることを特徴とする半導体メモリ装
置。 - 【請求項4】特許請求の範囲第1項から第3項までのい
ずれかに記載の半導体メモリ装置において、 上記センス増幅器の出力および上記信号保持手段には、
出力バッファ回路の入力が接続され、該出力バッファ回
路の出力から読み出しデータが得られることを特徴とす
る半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012808A JPH0612626B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012808A JPH0612626B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体メモリ装置 |
Related Child Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6294676A Division JP2616724B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体メモリ装置 |
JP6294677A Division JP2508619B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体メモリ装置 |
JP6294675A Division JP2616723B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61165884A JPS61165884A (ja) | 1986-07-26 |
JPH0612626B2 true JPH0612626B2 (ja) | 1994-02-16 |
Family
ID=11815686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61012808A Expired - Lifetime JPH0612626B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0612626B2 (ja) |
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JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
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-
1986
- 1986-01-22 JP JP61012808A patent/JPH0612626B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS61165884A (ja) | 1986-07-26 |
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