JPH0612626B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置に関し、特に内部直流電流
による消費電力を大幅に低減させることができる非同期
式スタティックＭＯＳメモリ装置に関するものである。

〔発明の背景〕

従来のＮＭＯＳトランジスタで構成された非同期式スタ
ティック型メモリ装置では、アドレス信号に伴いＸデコ
ーダとＹデコーダと所定のメモリ・セルを選択し、セン
ス増幅器でそのセルに記憶された情報を増幅して、出力
バッファ回路に伝達し出力を得ている。次に、アドレス
が変化すると、ＸデコーダとＹデコーダが他のメモリ・
セルを選択してそのセルに記憶された情報を読み出し、
次の出力を得る。最短サイクル・タイムは、出力のアク
セス・タイムと同一である。

また、チップが選択状態では、Ｘデコーダ、Ｙデコー
ダ、センス増幅器、出力バッファ回路等に常時ＤＣ電流
が流れるため、きわめて大きな電力を消費している。一
方、書き込み期間中にも、全く同じようにＤＣ電流が流
れており、これらのＤＣ電流はサイクル・タイムに関係
なく流れている。

ところで、最近、メモリ装置の周辺回路をＣＭＯＳ化し
て低電力にし、かつメモリ・セルをＮＭＯＳトランジス
タと高抵抗で構成することにより、高集積化する方法が
用いられており、これによって従来のＮＭＯＳトランジ
スタのみによるメモリ装置と比較して１／５〜１／１０
に消費電力を低減することが可能になった。しかし、こ
の場合でも、やはりメモリ・セルをＮＭＯＳトラジスタ
で構成しているため、メモリ・セルに常時、ＤＣ電流が
流れ、全電流の約１／２を占めるまでに至っている。

第１図は、従来のスタティック型ＭＯＳメモリ装置の一
例を示す要部構成図である。

第１図において、１はメモリ・セル群（メモリ・プレー
ン）で、その単位回路(メモリ・セル)２はＮＭＯＳトラ
ンジスタ３，４，５，６と抵抗７，８から成る。このメ
モリ・セル２はワード線９を駆動するデコーダ１０でア
クセスされ、図示されないＹデコーダによりスイッチ用
ＭＯＳトランジスタ１３，１４がオンされると、セルの
内部に記憶されていた１対の情報が出力され、データ線
１１，１２に微少な電位差として現われ、スイッチ用Ｍ
ＯＳトランジスタ１３，１４を通してコモン・データ線
１５，１６に現われる。

このコモン・データ線１５，１６に現われた微少な電位
差は、アナログ型センス増幅器１８により増幅され、出
力バッファ回路１９に伝達される。なお、ＭＯＳトラン
ジスタ２０，２１および２２，２３はデータ線１１，１
２およびコモン・データ線１５，１６を所定の電位に保
つための負荷である。次に、書き込み時には、データ入
力バッファ回路２４により出力端子２５，２６に１対の
高電位差をもった信号が得られ、この信号が書き込みス
イッチ用ＭＯＳトランジスタ２７，２８を通してコモン
・データ線１５，１６に現われ、さらにスイッチ用ＭＯ
Ｓトランジスタ１３，１４を通してデータ線１１，１２
に現われる。これより先に、スイッチ用ＭＯＳトランジ
スタ１３，１４と２７，２８をオンにするために電位が
それぞれ入力端子に与えられる。さらに、デコーダ１０
によりワード線９が駆動されることによって、データ線
１１，１２上の電位情報がメモリ・セル２に書き込まれ
る。

この場合、次のようなＤＣ電流による電力消費が生ず
る。

（１）アナログ型センス増幅器１８では、コモン・デー
タ線１５，１６に現われた微少な電位差を有する入力信
号を増幅するために、常時ＤＣ電流が流れる(センスＤ
Ｃ電流)。

（２）メモリ・セル２は、フリップ・フロップ回路であ
って、いまＭＯＳトランジスタ５がオン、ＭＯＳトラン
ジスタ６がオフとすると、デコーダ１０により駆動され
たワード線９により、電源電圧Ｖｃｃからデータ線負荷
ＭＯＳトランジスタ２０、データ線１１、メモリ・セル
２のＭＯＳトランジスタ３、同じく５を通して接地電圧
ＶｓｓにＤＣ電流が流れる（メモリ・セルＤＣ電流）。
この場合、ワード線９に接続されたすべてのメモリ・セ
ルにＤＣ電流が流れることになる。すなわち、ワード線
選択駆動回路１０によってワード線９が選択電位に設定
されたままであるので、一本のワード線９に接続された
複数のスタティック型のメモリセル２の一対の転送ＭＯ
Ｓトランジスタ３、４が導通状態であり、高電位の電源
電圧Ｖccからデータ線負荷２０とデータ線１１と転送Ｍ
ＯＳトランジスタ３とを介してメモリセル２のフリップ
フロップ回路の低電位側の情報蓄積ノード（ＭＯＳトラ
ンジスタ５のドレイン）へ電流が流れるため、センス増
幅終了後に一本のワード線９に接続された複数のメモリ
セル２で無駄な消費電力が生じるものとなる （３）書き込み時には、データ入力バッファ回路２４出
力端子２５，２６に高電位差が現われ、その１つは接地
電圧Ｖｓｓレベルになる。いま、出力端子２５がＶｓｓ
レベルであるとすれば、電源電圧Ｖｃｃからデータ線負
荷ＭＯＳトランジスタ２０、データ線１１、スイッチＭ
ＯＳトランジスタ１３、コモン・データ線１５、スイッ
チＭＯＳトランジスタ２７を通して接地電圧ＶｓｓにＤ
Ｃ電流が流れる（書き込みＤＣ電流）。したがって、読
み出し中には、上記(１)と(２)によりサイクル・タイム
の長さに関係なく、これらのＤＣ電流が流れる。また、
書き込み中には、上記(２)と(３)により書き込み信号
(▲▼)のパルス幅に関係なく、これらのＤＣ電流が
流れる。

〔発明の目的〕

本発明は、このような従来技術の問題点を解決したもの
であり、その目的とするところは、低消費電力のスタテ
ィック型の半導体メモリ装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の基本的構成は、 ワード線(9)とデータ線対(11,12)との交点に配置される
とともに、フリップフロップ回路(5,6,7,8)と、該フリ
ップフロップ回路の一対の情報蓄積ノードと上記データ
線対(11,12)との間にそのソース・ドレイン経路が接続
され、そのゲートが上記ワード線(9)に接続された一対
の転送ＭＯＳトランジスタ(3,4)とから構成されたスタ
ティック型のメモリセル(2)と、 上記データ線対(11,12)と動作電位点(Ｖcc)との間に接
続された一対のデータ線負荷(20,21)と、 上記ワード線(9)を選択電位に駆動するワード線選択駆
動回路(10,60)と、 上記データ線対(11,12)に読み出された上記メモリセル
(2)からの読み出しデータを増幅するためのセンス増幅
器(18)とを具備してなる半導体メモリ装置であって、 上記センス増幅器(18)の出力を保持する信号保持手段(6
3)をさらに具備してなり、 上記ワード線選択駆動回路(10,60)はＣＭＯＳ回路で構
成され、 アドレス信号の変化に応答して該変化から所定の時間(T
A)の間に上記ワード線選択駆動回路(10,60)によって上
記ワード線(9)を上記選択電位に駆動するとともに上記
センス増幅器(18)を活性状態に制御することにより上記
センス増幅器(18)によって上記メモリセルからの上記読
み出しデータを増幅せしめ、 上記所定の時間の経過後(TB)は、上記センス増幅器(18)
を不活性状態に制御せしめるとともに、上記ワード線選
択駆動回路(10,16)によって上記ワード線(9)を非選択電
位に設定することにより上記スタティック型のメモリセ
ル(2)の上記一対の転送ＭＯＳトランジスタ(3,4)を非導
通とせしめて高電位の上記動作電位点(Ｖcc)から上記フ
リップフロップ回路の上記一対の情報蓄積ノードのうち
低電位側の情報蓄積ノードへの電流を遮断し、 上記ワード線(9)が非選択電位に設定されるとともに上
記センス増幅器(18)が不活性状態に制御される前に上記
センス増幅器(18)の上記出力を予め上記信号保持手段(6
3)に保持せしめ、上記所定の時間の経過後は上記信号保
持手段(63)に保持された信号から読み出しデータを得る
ことを特徴としている。

本発明のかかる基本的構成によれば、下記の如き理由に
よって、当初の目的を達成することができる。

(ｉ)ＣＭＯＳ回路構成のワード線選択駆動回路(10,60)
の出力が選択電位もしくは非選択電位に確定した後は、
このＣＭＯＳ回路の定常電流は無視できる程小さな値と
なりワード線選択駆動回路(10,60)自体を低消費電力化
することができる。

(ｉｉ)アドレス信号が変化してから所定時間の経過後
は、センス増幅器(18)によるセンス増幅が終了してお
り、センス増幅器(18)は不活性状態に制御されるので、
このセンス増幅器(18)の無駄な消費電力を削減すること
ができる。

(iii)アドレス信号が変化してから所定時間の経過後
は、ワード線選択駆動回路(10,60)によってワード線(9)
を選択電位から非選択電位に設定するので、ワード線
(9)に接続された複数のスタティック型のメモリセル(2)
の一対の転送ＭＯＳトランジスタ(3,4)が非導通とな
り、高電位の動作電位点(Ｖcc)からメモリセル(2)のフ
リップフロップ回路の低電位側の情報蓄積ノードへの電
流が遮断されて、センス増幅の終了後にワード線(9)に
接続された複数のメモリセル(2)の無駄な消費電力を削
減することができる。

また、本発明のかかる基本的構成によれば、ワード線
（９）が非選択電位に設定され、センス増幅器（１８）
が不活性状態に制御される前にセンス増幅器（１８）の
出力を予め信号保持手段（６３）に保持させ、所定の時
間の経過後は信号保持手段（６３）に保持された信号か
ら読み出しデータを得るものであるため、ワード線
（９）が非選択電位にされ、センス増幅器（１８）が不
活性状態とされることにより、センス増幅器（１８）の
出力からメモリセルからの読み出しデータが消失するの
を防止することが可能である。

また、本発明のより好適な実施形態によれば、半導体メ
モリ装置の書き込みモード時には、書き込み信号（Ｗ
Ｅ）に応答してセンス増幅器は不活性状態に制御される
ことを特徴としている。従って、半導体メモリ装置の書
き込みモード時に、センス増幅器（１８）の消費電力を
削減することができる。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明する。

第２図から第５図までは、それぞれ本発明の実施例を示
すパルス発生器およびパルス集合回路の論理図であり、
アドレスの変化を検出してクロックを発生し、それらを
集合する回路を示す。

第２図(ａ)には、インバータを直列接続した入出力バッ
ファ回路と、ナンド回路の組み合わせからなるパルス発
生器(点線内)５０が示されている。アドレス入力レベル
に変化があると、入力信号が複数個のインバータを通過
する際に、インバータ間に発生する信号の伝播遅延がパ
ルス発生器５０において検出され、第１１図，第１２図
に示すようなパルス信号φＰ_ｉを発生する。なお、第１
１図は、本発明による読み出し動作のタイムチャート、
第１２図は書き込み動作のタイムチャートである。

第２図(ａ)のパルス発生器の構成を、第２図(ｂ)に示
す。第２図(ｂ)では、ＣＭＯＳトランジスタを用いてナ
ンド回路を構成しているが、勿論ＮＭＯＳトランジスタ
を用いても構成することができる。第２図（ａ）に示す
ように、インバータの出力線５１，５３，５２，５４は
それぞれ２番目と５番目、３番目と６番目に接続された
インバータの出力であるから、入力端子にハイ・レベル
信号“Ｈ”が入力した場合には、それぞれ“Ｈ”，
“Ｌ”と“Ｌ”，“Ｈ”が左右のナンド回路に入力され
る。この場合、第２図(ｂ)の左側のナンド回路ではＰＭ
ＯＳとＮＭＯＳトランジスタが１個ずつオンしてハイレ
ベルを、右側のナンド回路でもＰＭＯＳとＮＭＯＳトラ
ンジスタが１個ずつオンしてハイレベルを、それぞれ中
央のナンド回路に出力するので、中央のナンド回路では
両方のＮＭＯＳトランジスタがオンしてロー・レベルが
出力信号φＰ_ｉとして得られる。アドレス信号が変化す
るときには、過渡レベルとなり、インバータの出力線５
１と５３、または５２と５４、どちらか２つがハイレベ
ル“Ｈ”になる。この場合には、第２図(ｂ)に示す左側
または右側のナンド回路からローレベルが出力されるの
で、中央のナンド回路はＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタが１個ずつオンして、出力信号φＰ_ｉと
してハイレベルが得られる。アドレスの変化する過渡状
態は瞬間的にしか起らないから、出力信号φＰ_ｉは第１
１図、第１２図のようなパルス波形となる。

第２図(ａ)に示すパルス発生器は、各アドレス信号入力
バッファ回路ごとに設けられている。

また、本実施例においては、各アドレス信号入力バッフ
ァ回路とともに、▲▼（ライト・イネーブル信号）
の入力バッファ回路にも、第２図(ａ)と同一のパルス発
生器が設けられる。

第３図に示すように、各アドレス入力バッファ回路のパ
ルス発生器の出力信号φＰ_ｉと、▲▼入力バッファ
回路のパルス発生器の出力信号φＰ_ｉとを集めて、パル
ス集合回路に入力する。

パルス信号φＰ_ｉがパルス集合回路に入力されると、あ
る一定期間だけ出力信号φＰは低レベルになる。第４図
は、第３図のパルス集合回路をＣＭＯＳトランジスタで
構成した場合、第５図は同じくＮＭＯＳトランジスタ
（Ｄはディプレション型、Ｅはエンハンスメント型）で
構成した場合である。

パルス信号φＰ_ｉが入力したとき、出力信号φＰを低レ
ベルに保持する時間は、第４図に示す負荷ＰＭＯＳトラ
ンジスタ５５の伝達定数β_Ｒと節点５６の容量によって
定まる。また、異なるアドレス入力信号が殆んど同時に
変化したときには、出力信号φＰの低レベルの時間が長
く保持される。この出力信号φＰによって、各回路の動
作を停止するためのスイッチ回路のコントロール・クロ
ックをリセットする。

第４図において、パルス信号φＰ_ｉがいずれも入力せ
ず、チップ・セレクト信号(▲▼)のみが入力すると
(ローレベル)、ＰＭＯＳトランジスタ５５のみがオンす
るため、節点５６はハイレベル“Ｈ”となり、最後から
２段目のインバータのＮＭＯＳトランジスタをオンにし
て最終段のインバータのＰＭＯＳトランジスタをオンに
する。これによって、パルス信号φＰ_ｉが入力しない期
間、つまりアドレスの変化もライト信号も入力しない時
間には、パルス集合回路の出力φＰはハイレベル“Ｈ”
である。一方、パルス信号φＰ_ｉが１つでも入力する
と、そのＮＭＯＳトランジスタをオンして、初段の負荷
ＰＭＯＳトランジスタ５５がオンしているにもかかわら
ず、節点５６の電位をローレベル“Ｌ”に低下させる。
これにより、最終から２段目のインバータのＰＭＯＳト
ランジスタをオンにし、最終段インバータのＮＭＯＳト
ランジスタをオンにして、出力φＰをローレベルに
“Ｌ”にする。パルス集合回路の出力φＰは、第１１
図、第１２図に示すような波形である。なお、第４図の
ＰＭＯＳトランジスタ５７は、正帰還用で、節点５６の
立ち上りの波形を整形するためのものである。第５図の
ようにＮＭＯＳトランジスタで構成しても、全く同一動
作を行う。しかし、ＣＭＯＳトランジスタで構成すれ
ば、静止状態では電流が全く流れないため、消費電力が
微少ですむ。なお、▲▼入力バッファ回路のパルス
発生器からのパルスφＰ_ｉもパルス集合回路の入力に加
えた理由は、所定のメモリ・セルから情報を読み出して
から、アドレス番地を変えることなく、そのメモリ・セ
ルに書き込むことができるようにするためである。さら
に、所定のメモリ・セルに書き込んでから、そのメモリ
・セル自体から読み出すことも可能となる。このパルス
集合回路の出力信号φＰを用いて、一連のコントロール
・クロック回路を制御するのである。

第６図は、本発明の実施例を示すコントロール・クロッ
クを用いたデコーダ回路の論理図であり、第７図は本発
明の実施例を示すコントロール・クロックを用いたメモ
リ装置の要部構成図である。また、第８図，第９図およ
び第１０図は第６図と第７図に用いるコントロール・ク
ロック回路の論理図である。

第６図において、ワード・ドライバ６０によりデコーダ
１０の出力をワード線９に伝達するが、クロックφ_ＤＣ
がローレベルのときにはＮＭＯＳトランジスタ６０′が
オフとなり、デコーダ１０の出力に関係なくワード線９
がローレベルになって、メモリ・セルのＤＣ電流を抑止
する。デコーダ１０とワード・ドライバ６０をＣＭＯＳ
で構成すれば、静止状態では消費電力は微少ですむ。

第７図において、クロックφ_ＳＥＮはＮＭＯＳトランジ
スタ１８′およびＰＭＯＳトランジスタ３０，３１を制
御し、センス増幅器１８のパワーのオン，オフおよびそ
の出力端子６１，６２のプリチャージをコントロールす
る。次に、クロックφ_ＤＳはＮＭＯＳトランジスタ６
３′およびＰＭＯＳトランジスタ３２，３３を制御し、
データ・ストア回路６３のパワーのオン，オフおよびセ
ンス増幅器１８の出力と出力バッファ回路１９の入力間
との開閉スイッチをコントロールする。なお、データ・
ストア回路６３は、このセンス増幅器１８の検出した情
報を、センス増幅器１８のパワーをオフした後も保持し
て、出力バッファ回路１９に供給する。このデータ・ス
トア回路６３は、ＣＭＯＳトランジスタで構成されたフ
リップ・フロップ回路にすれば、静止状態では電力消費
が微少ですむ。

次に、クロックφ_ＴＲＩは、ＮＭＯＳトランジスタ１
９′を制御し、出力バッファ回路１９のパワーをオン，
オフして、この出力のハイ・インピーダンス状態をコン
トロールする。

また、クロックφ_ＣＤは、ＰＭＯＳトランジスタ２２，
２３およびＮＭＯＳトランジスタ２７，２８を制御し、
コモン・データ線１５，１６のプリチャージ、およびデ
ータ入力バッファ回路２４の出力とコモン・データ線１
５，１６間との開閉スイッチをコントロールする。

また、クロックφ_ＤＩＢは、ＰＭＯＳトランジスタ２
４′を制御し、データ入力バッファ回路２４のパワーを
オン，オフして、この出力端子２５，２６のプリチャー
ジをコントロールする。

第１１図は、コントロール・クロック信号の読み出し時
のタイムチャートであり、第１２図は同じく書き込み時
のタイムチャートである。第１１図において、時間ＴＣ
が読み出しサイクル・タイムであり、時間ＴＡは読み出
すために必要な回路の動作期間、時間ＴＢはその後出力
バッファ回路１９とデータ・ストア回路６３だけが動作
している静止(ＤＣ動作)状態の期間である。時間ＴＢの
消費電力は非常に少なく、また時間ＴＡは消費電力が一
定しているので、サイクル・タイムＴＣが長くなるとそ
れだけ時間ＴＢが長くなり、サイクル・タイムの平均消
費電力は少なくなる。

第１２図において、時間ＴＣは書き込み（▲▼）信
号が書き込み用のローレベル“Ｌ”の期間であり、時間
ＴＡは書き込みに必要な回路の動作期間であり、時間Ｔ
Ｂは書き込み終了後の静止（ＤＣ動作）状態の期間であ
る。時間ＴＢの消費電力は非常に少なく、また読み出し
時と同じように、時間ＴＡは一定しているので、▲
▼信号のローレベルの幅が長くなると、それだけ時間Ｔ
Ｂが長くなり、書き込みの平均消費電力は少なくなる。

次に、第６図，第７図および第１１図により、スタンド
・バイ時と読み出し時の動作を説明する。

スタンド・バイ時には、クロックφ_ＤＣ，φ_ＳＥＮ，φ
_ＤＳ，φ_ＴＲＩ，φ_ＣＤ，φ_ＷＬがローレベルになりク
ロックφ_ＤＩＢのみがハイレベルになる。すなわち、第
６図のワード・ドライバ６０と、第７図のセンス増幅器
１８、データ・ストア回路６３をパワー・オフにし、出
力バッファ回路１９の出力をハイ・インピーダンス状態
にし、データ入力バッファ回路２４の出力端子２５，２
６をプリチャージする。また、センス増幅器１８の出
力、およびコモン・データ線１５，１６をプリチャージ
する。センス増幅器１８の出力は、出力バッファ回路１
９の出力に直結し、データ入力バッファ回路２４の出力
は、コモン・データ線１５，１６から切り離す。

次に、読み出し時には、先ずクロックφ_ＴＲＩがハイレ
ベルになり、出力バッファ回路１９をハイ・インピーダ
ンス出力状態から正常のバッファ状態にする。クロック
φＰ_ｉによりクロックφＰがローレベルからハイレベル
になると、クロックφ_ＤＣがハイレベルとなり、ワード
・ドライバ６０をパワー・オンして、ワード線９がデコ
ーダ１０の出力により選択される。ワード線９が選択さ
れ始めると、クロックφ_ＳＥＮがハイレベルになり、セ
ンス増幅器１８の出力端子６１，６２をプリチャージよ
り解除して、センス増幅器１８をパワー・オンする。こ
の時点では、クロックφ_ＤＣがローレベルであるため、
センス増幅器１８の出力は、出力バッファ回路１９の入
力に直結され、この状態では出力バッファ回路１９はセ
ンス増幅器１８の出力にもとづいて出力を与える。セン
ス増幅器１８が正しい情報を検出して出力バッファ回路
１９にこの情報を伝達し始めた頃、クロックφ_ＤＳがハ
イレベルになり、この情報をデータ・ストア回路６３に
保持して、センス増幅器１８の出力を出力バッファ回路
１９の入力から切り離す。この時点で、クロックφ_ＤＣ
がローレベルとなるので、ワード・ドライバ６０はパワ
ー・オフし、ワード線９がローレベルになり、メモリ・
セルのＤＣ電流を阻止する。同時に、φ_ＳＥＮがローレ
ベルになり、センス増幅器１８をパワー・オフし、セン
スＤＣ電流を阻止するとともに、この出力端子６１，６
２をプリチャージする。読み出し中は、クロックφ_ＣＤ
はローレベルに、またクロックφ_ＤＩＢはハイレベル
に、それぞれ維持される。これによって、読み出し静止
(ＤＣ)状態(時間ＴＢ)では、データ・ストア回路６３と
出力バッファ回路１９だけがＤＣ動作状態となり、消費
電力はきわめて低減される。

次に、第６図，第７図および第１２図により、書き込み
時の動作を説明する。

書き込み時には、書き込み信号(▲▼)がローレベル
になると、パルスφＰ_ｉによってクロックφＰがローレ
ベルからハイレベルに変り、クロックφ_ＳＥＮ，
φ_ＤＳ，φ_ＴＲＩはローレベルとなる。これにより、セ
ンス増幅器１８、データ・ストア回路６３はパワー・オ
フされ、出力バッファ回路１９はハイ・インピーダンス
出力状態を維持する。

すなわち、書き込み時には、先ずクロックφ_ＴＲＩがロ
ーレベルになり、出力バッファ回路１９をハイ・インピ
ーダンスにする。そして、クロックφ_ＣＤがハイ・レベ
ルになると、コモン・データ線１５，１６のプリチャー
ジが解除され、コモン・データ線１５，１６がデータ入
力バッファ回路２４の出力に直結される。この時点で
は、φ_ＤＩＢはハイレベルのため、データ入力バッファ
回路２４の出力はプリチャージされている。そして、ク
ロックφＰがハイレベルになると、クロックφ_ＤＣがハ
イレベルとなり、ワード・ドライバ６０がパワー・オン
される。デーコーダ１０により、選択されたワード線９
がハイレベルになる頃に、クロックφ_ＤＩＢがローレベ
ルになり、データ入力バッファ回路２４がパワー・オン
される。これにより、出力端子２５，２６に出力信号が
現われ、コモン・データ線１５，１６、データ線１１，
１２を通して選択されたメモリ・セル２に書き込まれ
る。

メモリ・セルへの書き込みが終了した頃に、クロックφ
_ＷＬをハイレベルにし、クロックφ_ＣＤをローレベルに
して、コモン・データ線１５，１６をデータ入力バッフ
ァ回路２４の出力から切り離すことにより、書き込みＤ
Ｃ電流を阻止する。同時に、コモン・データ線１５，１
６をプリチャージする。また、クロックφ_ＤＩＢをハイ
レベルにして、データ入力バッファ回路２４をパワー・
オフにし、この出力端子２５，２６をプリチャージす
る。さらに、クロックφ_ＤＣをローレベルにし、ワード
・ドライバ６０をパワー・オフして、選択されたワード
線９をローレベルにする。これによって、メモリ・セル
２のＤＣ電流を阻止する。なお、クロックφＰがローレ
ベルになると、クロックφ_ＷＬもローレベルになる。

このようにして、書き込みＤＣ動作状態（時間ＴＢ）で
は、メモリ・セル書き込みの終了状態であるため、消費
電力はきわめて低減される。

次に、コントロール・クロック回路の動作を、第８図〜
第１２図により説明する。

第８図は、ワード・ドライバ６０のＭＯＳトランジスタ
６０′を制御するクロックφ_ＤＣの発生論理を示し、第
９図はセンス増幅器１８のＭＯＳトランジスタ１８′，
３０，３１を制御するクロックφ_ＳＥＮと、データ・ス
トア回路６３のＭＯＳトランジスタ６３′，３２，３３
を制御するクロックφ_ＤＳの発生論理を示し、第１０図
は、出力バッファ回路１９のＭＯＳトラジスタ１９′を
制御するクロックφ_ＴＲＩと、データ入力バッファ回路
２４のＭＯＳトランジスタ２４′を制御するクロックφ
_ＤＩＢと、コモン・データ線１５，１６のスイッチＭＯ
Ｓトランジスタ２２，２３，２７，２８を制御するクロ
ックφ_ＣＤと、さらにクロックφ_ＤＣを制御するクロッ
クφ_ＷＬとの発生論理を示す。なお、チップ動作中に、
クロックφＰがローレベルになると、クロックφ_ＴＲＩ
を除くすべてのクロックはリセットされる。クロックφ
_ＴＲＩは、▲▼信号か▲▼信号をローレベルか
らハイレベルにすることにより、リセットされる。

先ず第１０図において、書き込み中には、第１２図に示
すように▲▼はローレベルであり、クロックφＰは
ハイレベル、▲▼はローレベルであるから、インバ
ータ８１、ノア・ゲート８２を経由したクロックφ
_ＴＲＩはローレベルになる。また、クロックφＰのハイ
レベルがアンド・ゲート８６，８９、遅延回路７１，７
２を通過してもハイレベルであるため、クロックφ
_ＤＩＢとφ_ＷＬはいずれもハイレベルとなる。さらに、
▲▼，▲▼のローレベルが、ノア・ゲート８
３，８５インバータ８４を通過することにより、クロッ
クφ_ＣＤはローレベルとなる。このような状態は、第１
２図の時間ＴＢの状態に合致する。

次に第９図において、読み出し時には、クロックφＰは
ハイレベル、ＷＥはハイレベルであるから、ナンド・ゲ
ート７７、ノア・ゲート７８を経由したクロックφ
_ＳＥＮはローレベルとなり、遅延回路７０，インバータ
７９、アンド・ゲート８０を経由したクロックφ_ＤＳは
ハイレベルとなる。この状態は、第１１図の時間ＴＢの
状態に合致する。

また、第８図において、読み出し時には、クロックφＰ
はハイレベル、クロックφ_ＷＬはローレベル、クロック
φ_ＤＳはハイレベルであるから、オア・ゲート７３，ナ
ンド・ゲート７４，インバータ７５で同一レベルが保持
され、アンド・ゲート７６を経由した、クロックφ_ＤＣ
はローレベルとなる。この状態は、第１１図の時間ＴＢ
の状態に合致する。このように、第６図，第７図の半導
体メモリ装置においては、実際の読書動作時間（ＴＡ）
は一定であるので、サイクル・タイム（ＴＣ）が長くな
るほど、平均電力は低下する。センス増幅器１８はラッ
チ式でないため、クロックφ_ＳＥＮおよびφ_ＤＳが遅れ
て起動しても、アクセス・タイムには殆んど影響を与え
ない。また、クロックの数は、完全なクロック式メモリ
装置では、１８個以上必要であるのに対し、第６図，第
７図の回路ではクロックが６個ですむので、占有面積は
完全なクロック式では、チップの１０％も必要となるの
に対して、本発明では３％ですむ。このため、本発明の
メモリ装置では、レイアウト配線が簡単化され、クロッ
ク信号の時間順序の複雑さがなくなり、簡単となる。

〔発明の効果〕

以上説明したように、本発明によれば、内部コントロー
ル・クロック回路により、ＤＣ電流が流れる回路を制御
するので、静止状態（ＤＣ状態）における消費電力が微
少となる。また、クロックが少なくてすむので、時間順
序が簡単となり、レイアウト配線も簡単化され、信頼性
の高い、低消費電力のメモリ動作が可能となる。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置の要部構成図、第２図
は本発明に用いるパルス発生器の構成図、第３図，第４
図および第５図はそれぞれ本発明に用いるパルス集合回
路の構成図、第６図は本発明の実施例を示すデコーダ回
路の構成図、第７図は本発明の実施例を示す半導体メモ
リ装置の要部構成図、第８図，第９図，第１０図はそれ
ぞれ第６図，第７図に用いられるコントロール・クロッ
ク回路の論理図、第１１図，第１２図はそれぞれ読み出
し時および書き込み時のクロック信号のタイムチャート
である。 ２：メモリ・セル、９：ワード線、１０：デコーダ、１
１，１２：データ線、１５，１６：コモン・データ線、
１８：センス増幅器、１９：出力バッファ回路、２０，
２１：データ線負荷ＭＯＳトランジスタ、２２，２３：
コモン・データ線プリチャージＭＯＳトランジスタ、２
４：データ入力バッファ回路、３０，３１：出力端子の
プリチャージＭＯＳトランジスタ、５０：パルス発生
器、６０：ワード・ドライバ、６３：データ・ストア回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 湊 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 敏夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 安井 徳政 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 西村 光太郎 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭54−136239（ＪＰ，Ａ) 特開 昭54−161876（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】ワード線とデータ線対との交点に配置され
   るとともに、フリップフロップ回路と、該フリップフロ
   ップ回路の一対の情報蓄積ノードと上記データ線対との
   間にそのソース・ドレイン経路が接続され、そのゲート
   が上記ワード線に接続された一対の転送ＭＯＳトランジ
   スタとから構成されたスタティック型のメモリセルと、 上記データ線対と動作電位点との間に接続された一対の
   データ線負荷と、 上記ワード線を選択電位に駆動するワード線選択駆動回
   路と、 上記データ線対に読み出された上記メモリセルからの読
   み出しデータを増幅するためのセンス増幅器とを具備し
   てなる半導体メモリ装置であって、 上記センス増幅器の出力を保持する信号保持手段をさら
   に具備してなり、 上記ワード線選択駆動回路はＣＭＯＳ回路で構成され、 読み出しサイクルタイムのうちアドレス信号の変化に応
   答して該変化から上記信号保持手段への保持動作に必要
   な予め定めた期間に上記ワード線選択駆動回路によって
   上記ワード線を上記選択電位に駆動するとともに、上記
   センス増幅器を活性状態に制御することにより上記セン
   ス増幅器によって上記メモリセルからの上記読み出しデ
   ータを増幅せしめ、 上記予め定めた期間の経路後は上記センス増幅器を不活
   性状態に制御せしめるとともに、上記ワード線選択駆動
   回路によって上記ワード線を非選択電位に設定すること
   により上記スタティック型のメモリセルの上記一対の転
   送ＭＯＳトランジスタを非導通とせしめて高電位の上記
   動作電位点から上記フリップフロップ回路の上記一対の
   情報蓄積ノードのうち低電位側の情報蓄積ノードへの電
   流を遮断し、 上記ワード線が非選択電位に設定されるとともに上記セ
   ンス増幅器が不活性状態に制御される前に上記センス増
   幅器の上記出力を予め上記信号保持手段に保持せしめ、
   上記読み出しサイクルタイムのうち予め定めた期間の経
   過後は上記信号保持手段に保持された信号から読み出し
   データを得ることを特徴とする半導体メモリ装置。
2. 【請求項２】特許請求の範囲第１項に記載の半導体メモ
   リ装置において、 上記センス増幅器は、半導体メモリ装置の書き込みモー
   ド時には、書き込み信号に応答して不活性状態に制御さ
   れることを特徴とする半導体メモリ装置。
3. 【請求項３】特許請求の範囲第１項または第２項に記載
   の半導体メモリ装置において、 上記メモリセルへ書き込みデータを書き込むデータ入力
   回路は、半導体メモリ装置の読み出しモード時には、不
   活性状態に制御されることを特徴とする半導体メモリ装
   置。
4. 【請求項４】特許請求の範囲第１項から第３項までのい
   ずれかに記載の半導体メモリ装置において、 上記センス増幅器の出力および上記信号保持手段には、
   出力バッファ回路の入力が接続され、該出力バッファ回
   路の出力から読み出しデータが得られることを特徴とす
   る半導体メモリ装置。