JP2000132999A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000132999A JP2000132999A JP30855198A JP30855198A JP2000132999A JP 2000132999 A JP2000132999 A JP 2000132999A JP 30855198 A JP30855198 A JP 30855198A JP 30855198 A JP30855198 A JP 30855198A JP 2000132999 A JP2000132999 A JP 2000132999A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- voltage
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不揮発性メモリ内蔵の半導体集積回路装置に
おいて、従来技術では必要であった外付けの切換えスイ
ッチを不要とし、部品点数の削減、実装効率の向上を図
る。 【解決手段】 ＴＥＳＴ／Ｖｐｐ端子３に入力される高
電圧を検知するＶｐｐ検知回路２と、該検知回路より出
力されるＳＡＶＰＰ信号に応じて、上記ＴＥＳＴ／Ｖｐ
ｐ端子の状態を切り換える端子状態切換え手段とを設け
る。該端子状態切換え手段は、上記検知回路よりのＳＡ
ＶＰＰ信号が、インバータ４を介して、そのゲートに入
力され、そのソースが接地電圧に接続され、更に、その
ドレインがプルダウン抵抗Ｒ１を介して上記ＴＥＳＴ／
Ｖｐｐ端子に接続されたＮチャネルＭＯＳトランジスタ
Ｑ１により構成される。
おいて、従来技術では必要であった外付けの切換えスイ
ッチを不要とし、部品点数の削減、実装効率の向上を図
る。 【解決手段】 ＴＥＳＴ／Ｖｐｐ端子３に入力される高
電圧を検知するＶｐｐ検知回路２と、該検知回路より出
力されるＳＡＶＰＰ信号に応じて、上記ＴＥＳＴ／Ｖｐ
ｐ端子の状態を切り換える端子状態切換え手段とを設け
る。該端子状態切換え手段は、上記検知回路よりのＳＡ
ＶＰＰ信号が、インバータ４を介して、そのゲートに入
力され、そのソースが接地電圧に接続され、更に、その
ドレインがプルダウン抵抗Ｒ１を介して上記ＴＥＳＴ／
Ｖｐｐ端子に接続されたＮチャネルＭＯＳトランジスタ
Ｑ１により構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込みモード時
に、外部から、書き込み用の高電圧を供給する必要のあ
る、電気的に書き換え可能な不揮発性半導体メモリを内
蔵する半導体集積回路装置に関するものである。なお、
本発明に於いて、「不揮発性メモリを内蔵する半導体集
積回路装置」とは、「メモリ機能のみを有する不揮発性
半導体記憶装置」、及び、「不揮発性メモリを、プログ
ラムメモリ或いはデータメモリとして内蔵するマイクロ
コンピュータ等の半導体集積回路装置」の双方を含むも
のとして定義されるものである。
に、外部から、書き込み用の高電圧を供給する必要のあ
る、電気的に書き換え可能な不揮発性半導体メモリを内
蔵する半導体集積回路装置に関するものである。なお、
本発明に於いて、「不揮発性メモリを内蔵する半導体集
積回路装置」とは、「メモリ機能のみを有する不揮発性
半導体記憶装置」、及び、「不揮発性メモリを、プログ
ラムメモリ或いはデータメモリとして内蔵するマイクロ
コンピュータ等の半導体集積回路装置」の双方を含むも
のとして定義されるものである。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性メモリ
は、電気的にデータの書き換えができ、また、電源を切
ってもデータを保持できるという特徴があり、現在、様
々な分野・用途に利用されており、例えば、マイクロコ
ンピュータのプログラム記憶用としても使用されてい
る。不揮発性メモリ内蔵の半導体集積回路装置は、今
後、大容量化、多様化が進み、利用分野は更に広がって
いくものと考えられる。また、併せて、実装上、パッケ
ージの小型化、低価格化といった観点から、多機能化に
よる端子数増加への対応、或いは、外部外付けスイッチ
等の部品点数の低減等が今後更に必要となる。
は、電気的にデータの書き換えができ、また、電源を切
ってもデータを保持できるという特徴があり、現在、様
々な分野・用途に利用されており、例えば、マイクロコ
ンピュータのプログラム記憶用としても使用されてい
る。不揮発性メモリ内蔵の半導体集積回路装置は、今
後、大容量化、多様化が進み、利用分野は更に広がって
いくものと考えられる。また、併せて、実装上、パッケ
ージの小型化、低価格化といった観点から、多機能化に
よる端子数増加への対応、或いは、外部外付けスイッチ
等の部品点数の低減等が今後更に必要となる。
【０００３】ここで、上記背景を踏まえ、不揮発性メモ
リを内蔵する半導体集積回路装置のテストモード設定用
のテスト端子と、不揮発性メモリのデータを書き換える
ために必要な高電圧（Ｖｐｐ）を印加するための高電圧
印加端子（Ｖｐｐ端子）について考える。テスト端子
は、回路内の各機能ブロックをテストするためのもので
あり、実使用上では、接地レベル（ＧＮＤレベル）に固
定して使う端子である。また、Ｖｐｐ端子は不揮発性メ
モリに一度データを書き込んでしまえば、その後は余り
使用されることはない。したがって、これらの端子は、
使用頻度が非常に少ない端子であり、上記背景からも、
一般に一つの端子が兼用される構成となっている。
リを内蔵する半導体集積回路装置のテストモード設定用
のテスト端子と、不揮発性メモリのデータを書き換える
ために必要な高電圧（Ｖｐｐ）を印加するための高電圧
印加端子（Ｖｐｐ端子）について考える。テスト端子
は、回路内の各機能ブロックをテストするためのもので
あり、実使用上では、接地レベル（ＧＮＤレベル）に固
定して使う端子である。また、Ｖｐｐ端子は不揮発性メ
モリに一度データを書き込んでしまえば、その後は余り
使用されることはない。したがって、これらの端子は、
使用頻度が非常に少ない端子であり、上記背景からも、
一般に一つの端子が兼用される構成となっている。
【０００４】
【発明が解決しようとする課題】ところで、実際にオン
ボード上で不揮発性メモリにデータを書き込む場合、図
３に示すように、通常使用ではＧＮＤに固定している、
半導体集積回路装置１のＴＥＳＴ／Ｖｐｐ端子（兼用端
子）３を、ＧＮＤから一旦切り離してから、該端子に書
き込み電圧Ｖｐｐを印加する必要があり、従来は、同図
に示すように、半導体集積回路装置（ＬＳＩ）外部に、
ＧＮＤ／Ｖｐｐ切換え、或いはＧＮＤ固定をカットする
ためのスイッチ８を設けており、そのため、部品点数が
増加し、実装効率も悪くなるという問題あった。
ボード上で不揮発性メモリにデータを書き込む場合、図
３に示すように、通常使用ではＧＮＤに固定している、
半導体集積回路装置１のＴＥＳＴ／Ｖｐｐ端子（兼用端
子）３を、ＧＮＤから一旦切り離してから、該端子に書
き込み電圧Ｖｐｐを印加する必要があり、従来は、同図
に示すように、半導体集積回路装置（ＬＳＩ）外部に、
ＧＮＤ／Ｖｐｐ切換え、或いはＧＮＤ固定をカットする
ためのスイッチ８を設けており、そのため、部品点数が
増加し、実装効率も悪くなるという問題あった。
【０００５】以上のことから、本発明は、上記切換え用
のスイッチを不要とすることを目的とし、兼用端子に入
力される電圧レベルを検知する電圧検知回路を用いて目
的を達成するものである。
のスイッチを不要とすることを目的とし、兼用端子に入
力される電圧レベルを検知する電圧検知回路を用いて目
的を達成するものである。
【０００６】ここで、電圧検知回路を用いたものとし
て、特開平８−８７８８３号公報に開示される半導体記
憶装置が報告されている。その構成を、図４に示す。こ
れは、電源電圧Ｖｃｃの値によってバーンインモードに
なったことを検出して、出力信号φＢＩを内部の回路に
出力するバーンインモード検出回路２０を有することを
特徴としている。すなわち、電源電圧がＶｃｃレベルの
ときは、検出回路２０の出力信号φＢＩはロウレベルと
なり、バーンインモードには入らず、コマンドデコーダ
１０によりφＮＯＲＭが活性化され、スイッチ１６、１
７により、外部アドレスＡ０−１０及びバンクアドレス
ＢＡが内部回路に伝えられる。なお、図に於いて、１２
はアドレスバッファ、１３はバンクアドレス（ＢＡ）バ
ッファである。
て、特開平８−８７８８３号公報に開示される半導体記
憶装置が報告されている。その構成を、図４に示す。こ
れは、電源電圧Ｖｃｃの値によってバーンインモードに
なったことを検出して、出力信号φＢＩを内部の回路に
出力するバーンインモード検出回路２０を有することを
特徴としている。すなわち、電源電圧がＶｃｃレベルの
ときは、検出回路２０の出力信号φＢＩはロウレベルと
なり、バーンインモードには入らず、コマンドデコーダ
１０によりφＮＯＲＭが活性化され、スイッチ１６、１
７により、外部アドレスＡ０−１０及びバンクアドレス
ＢＡが内部回路に伝えられる。なお、図に於いて、１２
はアドレスバッファ、１３はバンクアドレス（ＢＡ）バ
ッファである。
【０００７】一方、電源電圧がＶｃｃを充分に超えたレ
ベルときは、バーンインモード検出回路２０の出力信号
φＢＩはハイレベルとなり、コントロール信号バッファ
／コマンドデコーダ１０に作用して、ロウアドレススト
ローブ信号バーＲＡＳ、コラムアドレスストローブ信号
バーＣＡＳなどの外部入力のレベルにかかわらず、内部
リフレッシュアドレスカウンタ１４からの出力が、スイ
ッチ１８、１９を介して、内部回路に伝えられ、バーン
インモードに入るというものである。なお、図に於い
て、１５はセルフリフレッシュタイマである。また、９
はクロック（ＣＬＫ）バッファ、１１はメモリアレイ制
御回路である。
ベルときは、バーンインモード検出回路２０の出力信号
φＢＩはハイレベルとなり、コントロール信号バッファ
／コマンドデコーダ１０に作用して、ロウアドレススト
ローブ信号バーＲＡＳ、コラムアドレスストローブ信号
バーＣＡＳなどの外部入力のレベルにかかわらず、内部
リフレッシュアドレスカウンタ１４からの出力が、スイ
ッチ１８、１９を介して、内部回路に伝えられ、バーン
インモードに入るというものである。なお、図に於い
て、１５はセルフリフレッシュタイマである。また、９
はクロック（ＣＬＫ）バッファ、１１はメモリアレイ制
御回路である。
【０００８】また、図５は、上記特開平８−８７８８３
の半導体記憶装置に於ける電圧検知回路（バーンインモ
ード検出回路）の実施例である。すなわち、図５に於い
て、Ｒ２は、電源電位Ｖｃｃに接続した一方端と、ノー
ドＮ４に接続した他方端とを有する高抵抗、Ｑ５は、ゲ
ート及びドレインをノードＮ４に接続したＮチャネルＭ
ＯＳトランジスタ、Ｑ６は、ＭＯＳトランジスタＱ５の
ソースに、ゲート及びドレインを接続したＮチャネルＭ
ＯＳトランジスタである。同様にして、所定個数（Ｎ
個）のＮチャネルＭＯＳトランジスタを直列に接続し、
最終のＭＯＳトランジスタＱｎのソースを接地電位Ｖｓ
ｓに接続する。更に、２１’は、入力端子をノードＮ４
に接続し、その出力が信号φＢＩとなるインバータであ
る。
の半導体記憶装置に於ける電圧検知回路（バーンインモ
ード検出回路）の実施例である。すなわち、図５に於い
て、Ｒ２は、電源電位Ｖｃｃに接続した一方端と、ノー
ドＮ４に接続した他方端とを有する高抵抗、Ｑ５は、ゲ
ート及びドレインをノードＮ４に接続したＮチャネルＭ
ＯＳトランジスタ、Ｑ６は、ＭＯＳトランジスタＱ５の
ソースに、ゲート及びドレインを接続したＮチャネルＭ
ＯＳトランジスタである。同様にして、所定個数（Ｎ
個）のＮチャネルＭＯＳトランジスタを直列に接続し、
最終のＭＯＳトランジスタＱｎのソースを接地電位Ｖｓ
ｓに接続する。更に、２１’は、入力端子をノードＮ４
に接続し、その出力が信号φＢＩとなるインバータであ
る。
【０００９】この回路構成に於いて、ＮチャネルＭＯＳ
トランジスタの閾値電圧をＶｔｈとすると、ノードＮ４
の電圧が、ＶｔｈのＮ倍を超えると、ＮチャネルＭＯＳ
トランジスタＱ５〜Ｑｎを通して電流が流れるため、ノ
ードＮ４の電圧がロウレベルとなり、インバータ２１’
の出力であるφＢＩ信号がハイレベルとなるというもの
である。
トランジスタの閾値電圧をＶｔｈとすると、ノードＮ４
の電圧が、ＶｔｈのＮ倍を超えると、ＮチャネルＭＯＳ
トランジスタＱ５〜Ｑｎを通して電流が流れるため、ノ
ードＮ４の電圧がロウレベルとなり、インバータ２１’
の出力であるφＢＩ信号がハイレベルとなるというもの
である。
【００１０】しかしながら、上記回路は、電源電圧Ｖｃ
ｃを超える電圧を与えることによって、自動的にバーン
イン回路を動作させ、容易にバーンインモードに入るこ
とを目的としており、実使用上での端子兼用による端子
数増加への対応、及び部品点数低減による実装効率の向
上といった問題には対応できていない。
ｃを超える電圧を与えることによって、自動的にバーン
イン回路を動作させ、容易にバーンインモードに入るこ
とを目的としており、実使用上での端子兼用による端子
数増加への対応、及び部品点数低減による実装効率の向
上といった問題には対応できていない。
【００１１】
【課題を解決するための手段】本発明に係る、不揮発性
メモリを内蔵する半導体集積回路装置は、上記課題を解
決するために、通常動作モード時においては接地電圧を
固定入力とするテスト端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、上記兼用端子に入力さ
れる高電圧を検知する電圧検知手段と、該電圧検知手段
より出力される信号に応じて、上記兼用端子の状態を切
り換える端子状態切換え手段とを設けたことを特徴とす
るものである。
メモリを内蔵する半導体集積回路装置は、上記課題を解
決するために、通常動作モード時においては接地電圧を
固定入力とするテスト端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、上記兼用端子に入力さ
れる高電圧を検知する電圧検知手段と、該電圧検知手段
より出力される信号に応じて、上記兼用端子の状態を切
り換える端子状態切換え手段とを設けたことを特徴とす
るものである。
【００１２】また、上記構成の半導体集積回路装置に於
いて、上記端子状態切換え手段として、上記検知手段よ
りの信号が、そのゲートに入力され、そのソースが接地
電圧に接続され、更に、そのドレインがプルダウン抵抗
を介して上記兼用端子に接続されたＮチャネルＭＯＳト
ランジスタを設けたことを特徴とするものである。
いて、上記端子状態切換え手段として、上記検知手段よ
りの信号が、そのゲートに入力され、そのソースが接地
電圧に接続され、更に、そのドレインがプルダウン抵抗
を介して上記兼用端子に接続されたＮチャネルＭＯＳト
ランジスタを設けたことを特徴とするものである。
【００１３】上記構成を有する本発明により、兼用端子
（ＴＥＳＴ／Ｖｐｐ端子）は、通常モードでは、プルダ
ウン抵抗により、自動的に内部でＧＮＤに固定されるた
め、外部でＧＮＤに固定する必要が無くなる。その結
果、書き込みモード時に、外部でＧＮＤレベルをカット
することを必要とせず、兼用端子に書き込み電圧Ｖｐｐ
を直接印加することができる。すなわち、従来技術で説
明した外付けの切換えスイッチを削減でき、部品点数の
削減、実装効率の向上を図ることができるものである。
（ＴＥＳＴ／Ｖｐｐ端子）は、通常モードでは、プルダ
ウン抵抗により、自動的に内部でＧＮＤに固定されるた
め、外部でＧＮＤに固定する必要が無くなる。その結
果、書き込みモード時に、外部でＧＮＤレベルをカット
することを必要とせず、兼用端子に書き込み電圧Ｖｐｐ
を直接印加することができる。すなわち、従来技術で説
明した外付けの切換えスイッチを削減でき、部品点数の
削減、実装効率の向上を図ることができるものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１に、本発明の一実施形態に係る回路図
を示す。また、図２に、図１のＶｐｐ検知回路の具体的
構成例を示す。
を示す。また、図２に、図１のＶｐｐ検知回路の具体的
構成例を示す。
【００１６】まず、図２のＶｐｐ検知回路について説明
する。この回路は、ＮチャネルＭＯＳトランジスタＱ
２、Ｑ４、ＰチャネルＭＯＳトランジスタＱ３、及びイ
ンバータ６、７で構成される。
する。この回路は、ＮチャネルＭＯＳトランジスタＱ
２、Ｑ４、ＰチャネルＭＯＳトランジスタＱ３、及びイ
ンバータ６、７で構成される。
【００１７】ＴＥＳＴ／Ｖｐｐ端子が接地電位ＧＮＤで
あるとき、ＮチャネルＭＯＳトランジスタＱ２と、Ｐチ
ャネルＭＯＳトランジスタＱ３は、ドライブ能力がな
く、ＮチャネルＭＯＳトランジスタＱ４にドライブ能力
があるため、ノードＮ３はＧＮＤレベルである。したが
って、インバータ７の出力信号であるＳＡＶＰＰ信号は
ＧＮＤレベルとなる。
あるとき、ＮチャネルＭＯＳトランジスタＱ２と、Ｐチ
ャネルＭＯＳトランジスタＱ３は、ドライブ能力がな
く、ＮチャネルＭＯＳトランジスタＱ４にドライブ能力
があるため、ノードＮ３はＧＮＤレベルである。したが
って、インバータ７の出力信号であるＳＡＶＰＰ信号は
ＧＮＤレベルとなる。
【００１８】また、ＴＥＳＴ／Ｖｐｐ端子に書き込み電
圧Ｖｐｐを与えた場合、ＮチャネルＭＯＳトランジスタ
Ｑ２とＰチャネルＭＯＳトランジスタＱ３にドライブ能
力があり、ノードＮ３を強制的に電位反転させようとす
るが、ＮチャネルＭＯＳトランジスタＱ４も導通状態で
あるため、ＮチャネルＭＯＳトランジスタＱ４のドライ
ブ能力を、ＮチャネルＭＯＳトランジスタＱ２とＰチャ
ネルＭＯＳトランジスタＱ３のドライブ能力に対し、小
さくしておけば、ＮチャネルＭＯＳトランジスタＱ２と
ＰチャネルＭＯＳトランジスタＱ３のドライブ能力が、
ＮチャネルＭＯＳトランジスタＱ４のドライブ能力を上
回って、ノードＮ３を電位反転させ、その結果、インバ
ータ７の出力信号ＳＡＶＰＰはＶｃｃレベルとなる。
圧Ｖｐｐを与えた場合、ＮチャネルＭＯＳトランジスタ
Ｑ２とＰチャネルＭＯＳトランジスタＱ３にドライブ能
力があり、ノードＮ３を強制的に電位反転させようとす
るが、ＮチャネルＭＯＳトランジスタＱ４も導通状態で
あるため、ＮチャネルＭＯＳトランジスタＱ４のドライ
ブ能力を、ＮチャネルＭＯＳトランジスタＱ２とＰチャ
ネルＭＯＳトランジスタＱ３のドライブ能力に対し、小
さくしておけば、ＮチャネルＭＯＳトランジスタＱ２と
ＰチャネルＭＯＳトランジスタＱ３のドライブ能力が、
ＮチャネルＭＯＳトランジスタＱ４のドライブ能力を上
回って、ノードＮ３を電位反転させ、その結果、インバ
ータ７の出力信号ＳＡＶＰＰはＶｃｃレベルとなる。
【００１９】すなわち、このＶｐｐ検知回路は、ＴＥＳ
Ｔ／Ｖｐｐ端子から入力された電圧を検知し、入力電圧
が電圧Ｖｃｃを超える電圧Ｖｐｐのとき、出力信号ＳＡ
ＶＰＰはＶｃｃレベルを出力し、入力電圧がＶｃｃ以下
のときは、出力信号ＳＡＶＰＰはＧＮＤレベルを出力す
る回路である。
Ｔ／Ｖｐｐ端子から入力された電圧を検知し、入力電圧
が電圧Ｖｃｃを超える電圧Ｖｐｐのとき、出力信号ＳＡ
ＶＰＰはＶｃｃレベルを出力し、入力電圧がＶｃｃ以下
のときは、出力信号ＳＡＶＰＰはＧＮＤレベルを出力す
る回路である。
【００２０】次に、図１に示す本発明の一実施形態の回
路について説明する。この回路は、Ｖｐｐ検知回路２、
インバータ４、入力バッファ５、抵抗Ｒ１、及びＮチャ
ネルＭＯＳトランジスタＱ１で構成される。
路について説明する。この回路は、Ｖｐｐ検知回路２、
インバータ４、入力バッファ５、抵抗Ｒ１、及びＮチャ
ネルＭＯＳトランジスタＱ１で構成される。
【００２１】また、ＮチャネルＭＯＳトランジスタＱ１
は、ソースに接地電位ＧＮＤが接続され、ドレインに
は、ＴＥＳＴ／Ｖｐｐ端子３から抵抗Ｒ１を介したノー
ドＮ２が接続されている。更に、ゲートには、Ｖｐｐ検
知回路２の出力信号であるＳＡＶＰＰを入力とするイン
バータ４の出力ノードＮ１が接続されている。また、ノ
ードＮ２を入力とする入力バッファ５の出力がＴＥＳＴ
信号となっている。
は、ソースに接地電位ＧＮＤが接続され、ドレインに
は、ＴＥＳＴ／Ｖｐｐ端子３から抵抗Ｒ１を介したノー
ドＮ２が接続されている。更に、ゲートには、Ｖｐｐ検
知回路２の出力信号であるＳＡＶＰＰを入力とするイン
バータ４の出力ノードＮ１が接続されている。また、ノ
ードＮ２を入力とする入力バッファ５の出力がＴＥＳＴ
信号となっている。
【００２２】この回路に於いて、書き込みモード時にお
いて、半導体集積回路装置（ＬＳＩ）１のＴＥＳＴ／Ｖ
ｐｐ端子３に書き込み電圧Ｖｐｐが印加されるとき、Ｖ
ｐｐ検知回路２は、これを検知して出力信号ＳＡＶＰＰ
にＶｃｃレベルを出力し、インバータ４の出力ノードＮ
１はＧＮＤレベルとなるため、ＮチャネルＭＯＳトラン
ジスタＱ１はドライブ能力をもたない。したがって、内
部信号Ｖｐｐは、メモリコアへ書き込み電圧Ｖｐｐを供
給し、また、入力バッファ５の出力である内部信号ＴＥ
ＳＴは、テストモード信号である電圧Ｖｃｃレベルを供
給する。ここで、電圧Ｖｐｐ印加時にプルダウン抵抗を
カットするのは、プルダウン抵抗が入っていた場合のデ
メリットとして電流が増加するのを防ぐためである。
いて、半導体集積回路装置（ＬＳＩ）１のＴＥＳＴ／Ｖ
ｐｐ端子３に書き込み電圧Ｖｐｐが印加されるとき、Ｖ
ｐｐ検知回路２は、これを検知して出力信号ＳＡＶＰＰ
にＶｃｃレベルを出力し、インバータ４の出力ノードＮ
１はＧＮＤレベルとなるため、ＮチャネルＭＯＳトラン
ジスタＱ１はドライブ能力をもたない。したがって、内
部信号Ｖｐｐは、メモリコアへ書き込み電圧Ｖｐｐを供
給し、また、入力バッファ５の出力である内部信号ＴＥ
ＳＴは、テストモード信号である電圧Ｖｃｃレベルを供
給する。ここで、電圧Ｖｐｐ印加時にプルダウン抵抗を
カットするのは、プルダウン抵抗が入っていた場合のデ
メリットとして電流が増加するのを防ぐためである。
【００２３】以上のように、電圧Ｖｐｐが印加されると
き、内部信号ＴＥＳＴには電圧レベルＶｃｃが供給され
る。これは、書き込みモードでは、図示しないメモリセ
ルに、ベリファイなどのテストモードと同様の動作を行
うため、メモリコアへ書き込み電圧Ｖｐｐを供給するこ
とに加え、内部信号ＴＥＳＴにも電圧Ｖｃｃを供給する
ものである。
き、内部信号ＴＥＳＴには電圧レベルＶｃｃが供給され
る。これは、書き込みモードでは、図示しないメモリセ
ルに、ベリファイなどのテストモードと同様の動作を行
うため、メモリコアへ書き込み電圧Ｖｐｐを供給するこ
とに加え、内部信号ＴＥＳＴにも電圧Ｖｃｃを供給する
ものである。
【００２４】一方、通常モードでは、ＴＥＳＴ／Ｖｐｐ
端子３は接地電位ＧＮＤ固定であることから、内部ノー
ドＮ２及び内部信号ＴＥＳＴはＧＮＤレベルである。し
かしながら、この回路においては、ＴＥＳＴ／Ｖｐｐ端
子３に何も入力されていない状態でも同じ効果が得られ
る。すなわち、このとき、Ｖｐｐ検知回路２の出力信号
ＳＡＶＰＰはＧＮＤレベル、ノードＮ１はＶｃｃレベル
となるため、ＮチャネルＭＯＳトランジスタＱ１はドラ
イブ能力をもち、内部ノードＮ２がＧＮＤレベルに固定
されるためである。
端子３は接地電位ＧＮＤ固定であることから、内部ノー
ドＮ２及び内部信号ＴＥＳＴはＧＮＤレベルである。し
かしながら、この回路においては、ＴＥＳＴ／Ｖｐｐ端
子３に何も入力されていない状態でも同じ効果が得られ
る。すなわち、このとき、Ｖｐｐ検知回路２の出力信号
ＳＡＶＰＰはＧＮＤレベル、ノードＮ１はＶｃｃレベル
となるため、ＮチャネルＭＯＳトランジスタＱ１はドラ
イブ能力をもち、内部ノードＮ２がＧＮＤレベルに固定
されるためである。
【００２５】本発明の技術思想は、信号入力端子（アド
レス信号入力端子、データ信号入力端子、或いは、制御
信号入力端子）と高電圧入力端子とに兼用される兼用端
子を有する、不揮発性半導体メモリ内蔵の半導体集積回
路装置に於いても有効に実施することができるものであ
る。
レス信号入力端子、データ信号入力端子、或いは、制御
信号入力端子）と高電圧入力端子とに兼用される兼用端
子を有する、不揮発性半導体メモリ内蔵の半導体集積回
路装置に於いても有効に実施することができるものであ
る。
【００２６】図６に、その場合の回路図を示す。この回
路は、Ｖｐｐ検知回路２、インバータ４、イネーブル端
子付入力バッファ（ロウアクティブの入力バッファ）２
１、抵抗Ｒ１、及びＮチャネルＭＯＳトランジスタＱ１
で構成される。
路は、Ｖｐｐ検知回路２、インバータ４、イネーブル端
子付入力バッファ（ロウアクティブの入力バッファ）２
１、抵抗Ｒ１、及びＮチャネルＭＯＳトランジスタＱ１
で構成される。
【００２７】また、ＮチャネルＭＯＳトランジスタＱ１
は、ソースに接地電位ＧＮＤが接続され、ドレインに
は、ＩＮ／Ｖｐｐ端子２２から抵抗Ｒ１を介したノード
Ｎ２が接続されている。更に、ゲートには、Ｖｐｐ検知
回路２の出力信号であるＳＡＶＰＰ信号を入力とするイ
ンバータ４の出力ノードＮ１が接続されている。また、
ノードＮ２を入力とし、Ｖｐｐ検知回路２の出力信号Ｓ
ＡＶＰＰをイネーブル信号とする入力バッファ２１の出
力が内部入力信号ＩＮ’となっている。なお、Ｖｐｐ検
知回路２の構成は、図２に示した構成となっている。
は、ソースに接地電位ＧＮＤが接続され、ドレインに
は、ＩＮ／Ｖｐｐ端子２２から抵抗Ｒ１を介したノード
Ｎ２が接続されている。更に、ゲートには、Ｖｐｐ検知
回路２の出力信号であるＳＡＶＰＰ信号を入力とするイ
ンバータ４の出力ノードＮ１が接続されている。また、
ノードＮ２を入力とし、Ｖｐｐ検知回路２の出力信号Ｓ
ＡＶＰＰをイネーブル信号とする入力バッファ２１の出
力が内部入力信号ＩＮ’となっている。なお、Ｖｐｐ検
知回路２の構成は、図２に示した構成となっている。
【００２８】この回路に於いて、書き込みモード時にお
いて、半導体集積回路装置（ＬＳＩ）１のＩＮ／Ｖｐｐ
端子２２に書き込み電圧Ｖｐｐが印加されるとき、Ｖｐ
ｐ検知回路２は、これを検知して、出力信号ＳＡＶＰＰ
にＶｃｃレベルを出力し、インバータ４の出力ノードＮ
１はＧＮＤレベルとなるため、ＮチャネルＭＯＳトラン
ジスタＱ１はドライブ能力をもたない。また、このとき
ＳＡＶＰＰ信号をイネーブル信号とする入力バッファ２
１は非活性状態（ロウアクティブ）となる。したがっ
て、内部信号Ｖｐｐは、メモリコアへ書き込み電圧Ｖｐ
ｐを供給し、また、入力バッファ２１の出力である内部
入力信号ＩＮ’には、書き込み電圧Ｖｐｐは供給されな
い。ここで、電圧Ｖｐｐ印加時にプルダウン抵抗をカッ
トするのは、プルダウン抵抗が入っていた場合のデメリ
ットとして電流が増加するのを防ぐためである。
いて、半導体集積回路装置（ＬＳＩ）１のＩＮ／Ｖｐｐ
端子２２に書き込み電圧Ｖｐｐが印加されるとき、Ｖｐ
ｐ検知回路２は、これを検知して、出力信号ＳＡＶＰＰ
にＶｃｃレベルを出力し、インバータ４の出力ノードＮ
１はＧＮＤレベルとなるため、ＮチャネルＭＯＳトラン
ジスタＱ１はドライブ能力をもたない。また、このとき
ＳＡＶＰＰ信号をイネーブル信号とする入力バッファ２
１は非活性状態（ロウアクティブ）となる。したがっ
て、内部信号Ｖｐｐは、メモリコアへ書き込み電圧Ｖｐ
ｐを供給し、また、入力バッファ２１の出力である内部
入力信号ＩＮ’には、書き込み電圧Ｖｐｐは供給されな
い。ここで、電圧Ｖｐｐ印加時にプルダウン抵抗をカッ
トするのは、プルダウン抵抗が入っていた場合のデメリ
ットとして電流が増加するのを防ぐためである。
【００２９】一方、通常モードでは、ＩＮ／Ｖｐｐ端子
２２は、通常の入力端子として使用されることから、当
該端子には、接地電位ＧＮＤから電源電位Ｖｃｃ間のレ
ベルが入力される。このとき、Ｖｐｐ検知回路２の出力
信号であるＳＡＶＰＰはＧＮＤレベルであることから、
ノードＮ１はＶｃｃレベルとなり、ＮチャネルＭＯＳト
ランジスタＱ１はドライブ能力をもち、また、入力バッ
ファ２１は活性状態となる。したがって、当該端子２２
にＧＮＤレベルが入力された場合、内部入力信号ＩＮ’
はＧＮＤレベルとなり、また、当該端子２２にＶｃｃレ
ベルが入力された場合、ＮチャネルＭＯＳトランジスタ
Ｑ１が導通状態であるため、Ｖｃｃレベルの若干のレベ
ルダウンがあるものの、抵抗Ｒ１の値とトランジスタＱ
１のオン抵抗値とを適当な値に設定しておくことによ
り、入力バッファ２１の入力としては、反転レベルまで
は電圧降下がないため、この入力バッファ２１を介して
出力される内部入力信号ＩＮ’としては、Ｖｃｃレベル
が出力されることになる。すなわち、通常モードでは、
ＩＮ／Ｖｐｐ端子２２は通常の入力端子として使用する
ことができる。
２２は、通常の入力端子として使用されることから、当
該端子には、接地電位ＧＮＤから電源電位Ｖｃｃ間のレ
ベルが入力される。このとき、Ｖｐｐ検知回路２の出力
信号であるＳＡＶＰＰはＧＮＤレベルであることから、
ノードＮ１はＶｃｃレベルとなり、ＮチャネルＭＯＳト
ランジスタＱ１はドライブ能力をもち、また、入力バッ
ファ２１は活性状態となる。したがって、当該端子２２
にＧＮＤレベルが入力された場合、内部入力信号ＩＮ’
はＧＮＤレベルとなり、また、当該端子２２にＶｃｃレ
ベルが入力された場合、ＮチャネルＭＯＳトランジスタ
Ｑ１が導通状態であるため、Ｖｃｃレベルの若干のレベ
ルダウンがあるものの、抵抗Ｒ１の値とトランジスタＱ
１のオン抵抗値とを適当な値に設定しておくことによ
り、入力バッファ２１の入力としては、反転レベルまで
は電圧降下がないため、この入力バッファ２１を介して
出力される内部入力信号ＩＮ’としては、Ｖｃｃレベル
が出力されることになる。すなわち、通常モードでは、
ＩＮ／Ｖｐｐ端子２２は通常の入力端子として使用する
ことができる。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明の
不揮発性メモリ内蔵の半導体集積回路装置によれば、兼
用端子には、書き込みモード時には書き込み電圧Ｖｐｐ
を与え、通常モード時では、何も与えなくても、内部で
ＧＮＤに固定されるため、従来技術では必要であった、
オンボード上での外付けの切り換えスイッチを削減で
き、部品点数の削減、実装効率の向上を図ることができ
るものである。
不揮発性メモリ内蔵の半導体集積回路装置によれば、兼
用端子には、書き込みモード時には書き込み電圧Ｖｐｐ
を与え、通常モード時では、何も与えなくても、内部で
ＧＮＤに固定されるため、従来技術では必要であった、
オンボード上での外付けの切り換えスイッチを削減で
き、部品点数の削減、実装効率の向上を図ることができ
るものである。
【図１】本発明の一実施形態の構成を示す回路図であ
る。
る。
【図２】図１に示すＶｐｐ検知回路の構成を示す回路図
である。
である。
【図３】従来技術を示す構成図である。
【図４】特開平８−８７８８３号公報に示される半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図５】図４に示されるバーンインモード検出回路の構
成を示す回路図である。
成を示す回路図である。
【図６】本発明の他の実施形態の構成を示す回路図であ
る。
る。
１ 不揮発性メモリ内蔵半導体
集積回路装置 ２ Ｖｐｐ検知回路 ３ ＴＥＳＴ／Ｖｐｐ端子 ４、６、７ インバータ ５ 入力バッファ ２１ イネーブル端子付入力バッ
ファ ２２ ＩＮ／Ｖｐｐ端子 Ｑ１、Ｑ２、Ｑ４ ＮチャネルＭＯＳトランジ
スタ Ｑ３ ＰチャネルＭＯＳトランジ
スタ Ｒ１ 抵抗 ＳＡＶＰＰ Ｖｐｐ検知回路の出力信号
集積回路装置 ２ Ｖｐｐ検知回路 ３ ＴＥＳＴ／Ｖｐｐ端子 ４、６、７ インバータ ５ 入力バッファ ２１ イネーブル端子付入力バッ
ファ ２２ ＩＮ／Ｖｐｐ端子 Ｑ１、Ｑ２、Ｑ４ ＮチャネルＭＯＳトランジ
スタ Ｑ３ ＰチャネルＭＯＳトランジ
スタ Ｒ１ 抵抗 ＳＡＶＰＰ Ｖｐｐ検知回路の出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ ５Ｌ１０６ 27/10 ４８１ 29/78 ３７１ 21/8247 29/788 29/792 Ｆターム(参考） 2G032 AA01 AA04 AA07 AA08 AB01 AD05 AE07 AK14 5B025 AD04 AD16 AE02 5F001 AE02 AE50 AH07 5F038 BE05 DF05 DF11 DT02 DT18 EZ08 5F083 ER00 GA30 LA10 ZA13 ZA20 5L106 AA10 DD11 FF01 GG05
Claims (5)
- 【請求項１】 通常動作モード時においては接地電圧を
固定入力とするテスト端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、 上記兼用端子に入力される高電圧を検知する電圧検知手
段と、 該電圧検知手段より出力される信号に応じて、上記兼用
端子の状態を切り換える端子状態切換え手段とを設けた
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
於いて、 上記端子状態切換え手段として、上記検知手段よりの信
号が、そのゲートに入力され、そのソースが接地電圧に
接続され、更に、そのドレインがプルダウン抵抗を介し
て上記兼用端子に接続されたＮチャネルＭＯＳトランジ
スタを設けたことを特徴とする半導体集積回路装置。 - 【請求項３】 通常動作モード時においては所定の入力
信号が入力される入力端子と、書き込み動作モード時に
おいて電源電圧を超える所定の高電圧が印加される書き
込み電圧入力端子とを単一の兼用端子にて構成して成
る、電気的に書き換え可能な不揮発性半導体メモリ内蔵
の半導体集積回路装置に於いて、 上記兼用端子に入力される高電圧を検知する電圧検知手
段と、 該電圧検知手段より出力される信号に応じて、上記兼用
端子の状態を切り換える端子状態切換え手段とを設けた
ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項３に記載の半導体集積回路装置に
於いて、 上記端子状態切換え手段として、上記検知手段よりの信
号が、そのゲートに入力され、そのソースが接地電圧に
接続され、更に、そのドレインがプルダウン抵抗を介し
て上記兼用端子に接続されたＮチャネルＭＯＳトランジ
スタを設けたことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４に記載の半導体集積回路装置に
於いて、 上記電圧検知手段よりの信号に応じて、上記兼用端子に
接続される入力バッファの活性・非活性を切り換える手
段を設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30855198A JP3530402B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30855198A JP3530402B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000132999A true JP2000132999A (ja) | 2000-05-12 |
| JP3530402B2 JP3530402B2 (ja) | 2004-05-24 |
Family
ID=17982403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30855198A Expired - Fee Related JP3530402B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3530402B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040036745A (ko) * | 2002-10-15 | 2004-05-03 | 아르파(주) | 실시간 암/복호화를 이용한 웹기반 디지털 저작물 보호시스템 및 그 방법 |
| JP2013131288A (ja) * | 2013-02-14 | 2013-07-04 | Ricoh Co Ltd | メモリ制御回路及び半導体装置 |
| JP2014178176A (ja) * | 2013-03-14 | 2014-09-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置のテスト方法 |
| JP2018032458A (ja) * | 2016-08-25 | 2018-03-01 | 株式会社デンソー | 半導体装置 |
-
1998
- 1998-10-29 JP JP30855198A patent/JP3530402B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040036745A (ko) * | 2002-10-15 | 2004-05-03 | 아르파(주) | 실시간 암/복호화를 이용한 웹기반 디지털 저작물 보호시스템 및 그 방법 |
| JP2013131288A (ja) * | 2013-02-14 | 2013-07-04 | Ricoh Co Ltd | メモリ制御回路及び半導体装置 |
| JP2014178176A (ja) * | 2013-03-14 | 2014-09-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置のテスト方法 |
| JP2018032458A (ja) * | 2016-08-25 | 2018-03-01 | 株式会社デンソー | 半導体装置 |
| WO2018037828A1 (ja) * | 2016-08-25 | 2018-03-01 | 株式会社デンソー | 半導体装置 |
| US10573402B2 (en) | 2016-08-25 | 2020-02-25 | Denso Corporation | Semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3530402B2 (ja) | 2004-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5701096A (en) | Charge-pump type booster circuit | |
| US6351426B1 (en) | DRAM having a power supply voltage lowering circuit | |
| US7254084B2 (en) | Data processing device | |
| US7352611B2 (en) | Semiconductor integrated circuit | |
| KR100349955B1 (ko) | 비트 라인 전압에 독립적으로 오프셋 전압을 발생시킬 수있는 반도체 메모리 장치 | |
| US5969995A (en) | Static semiconductor memory device having active mode and sleep mode | |
| KR100395770B1 (ko) | 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법 | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| US4805151A (en) | Nonvolatile semiconductor memory device | |
| KR100286913B1 (ko) | 번인 테스트 기능을 갖는 반도체 메모리 장치 | |
| US5274778A (en) | EPROM register providing a full time static output signal | |
| JP3392497B2 (ja) | テスト電位転送回路およびこれを用いた半導体記憶装置 | |
| EP0317939B1 (en) | Input circuit incorporated in a semiconductor device | |
| KR100361658B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 | |
| USRE36159E (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| US6385108B2 (en) | Voltage differential sensing circuit and methods of using same | |
| KR100327781B1 (ko) | 반도체메모리장치 | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| JP3594221B2 (ja) | 半導体集積回路装置のテスト回路 | |
| JP2762826B2 (ja) | 半導体メモリ | |
| US7006385B2 (en) | Semiconductor storage device | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| JPH05314762A (ja) | 半導体装置 | |
| JPH11176153A (ja) | 半導体集積回路 | |
| JPH11185480A (ja) | 入力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040227 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |