KR930010119B1 - 상보형 쌍극 트랜지스터 - Google Patents

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프리시전 모노리딕스, 인코오포레이티드
제랄드 오.도노반
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Abstract

내용 없음.

Description

상보형 쌍극 트랜지스터
제 1 도는 종래 기술의 NPN 쌍극 트랜지스터를 도시한 단면도.
제 2 도는 종래 기술의 상보형 쌍극 트랜지스터 구조를 도시한 단면도.
제 3 도는 본 발명에 따라 형성된 상보형 쌍극 트랜지스터 구조물에서 도핑된 제1 및 제2터브 분리영역이 있는 초기의 기판을 도시한 단면도.
제 4 도는 매몰층이 제2터브 분리영역 위에 형성되어 있는 후기의 제조단계에서의 제 3 도의 구조물을 도시한 단면도.
제 5 도는 에피택셜층이 기판, 매몰층과 제1 및 제2터브 분리영역 위에 형성되어 있는 제조단계에서의 제 4 도의 구조물을 도시한 단면도.
제 6 도는 3개의 웰 영역이 에피택셜층의 상부면에 형성되어 있는 후속 제조단계에서의 제 5 도의 구조물을 도시한 단면도.
제 7 도는 분리영역이 공통 열확산 단계시에 유도되는 후속 제조단계에서의 제 6 도의 구조물을 도시한 단면도.
제 8 도는 본 발명의 양호한 실시예를 도시한 후속 제조단계에서의 제 7 도의 구조물을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
62 : 기판 64, 66 : 터브 분리영역
68 : 매몰층 70 : 에피택셜층
86 : 경사진 P형 분리영역 90, 94 : 베이스
88, 92 : 에미터 80, 96 : 콜렉터
본 발명은 반도체 소자, 특히 상보형 쌍극 트랜지스터의 구조물을 제조하기 위한 장치 및 방법에 관한 것이다.
통상의 쌍극 집적회로는 제 1 도에 도시된 바와 같은 NPN 쌍극 트랜지스터의 구조물의 제조용으로 처리되었다. 제 1 도에서, P-형 기판(10)은 상부면에 N- 형의 매몰층(12)을 갖는다. N- 에피택셜층(14)은 기판(10)과 매몰층(12)위에 성장되어 있다. 에피택셜층(14)의 상부면에 있는 P+ 웰 영역(16,18)은 그 디바이스가 가열되었을때 하향 확산에 의해 이격진 P- 수직형 분리영역(20,22)을 생성하는데 이용된다. N+ 에미터 영역(24), P+ 베이스영역(26) 및 N+ 콜렉터 영역(28)은 통상의 기법을 사용하여 에피택셜층(14)의 상부면에 생성된다. 금속 접촉부들(30,32,34)은 에미터(24), 베이스(26) 및 콜렉터(28)에 대해 각각 생성된다. 수직형 분리영역(20,22) 및 기판(10)에 음 전위를 생성하도록 금속 접촉부(36)에 음 전압이 인가된다. 이때 산화층(38)이 전체 디바이스 위에 형성되어 보호 절연층(40)이 형성된다.
제 1 도에 도시된 NPN 트랜지스터를 제조하는데 이용된 통상의 제조 기법이 동일 웨이퍼상의 레터럴 PNP 쌍극 레지스터를 제조하는데 이용되더라도, 제조된 PNP 트랜지스터의 성능은 NPN 트랜지스터의 성능에 비교하여 빈약할 수 있다.
동일한 웨이퍼상에서 양질의 PNP 쌍극 트랜지스터 및 NPN 쌍극 트랜지스터를 제조하기 위해 몇가지의 공정이 개발되고 있는데, 여기서는 NPN 트랜지스터를 제조하는데 이용된 처리단계와 유사한 일련의 처리단계를 이용하여 PNP 트랜지스터가 생성된다. 종래 기술의 일례가 제 2 도에 도시된다. 제 2 도에서, NPN 트랜지스터의 소자들은 제 1 도의 상응 소자들로서 유사한 기능을 하기 때문에 동일 부호로 나타내었다.
제 2 도의 좌측면에 도시된 PNP 트랜지스터에서, 기판(10)으로부터 P+ 터브 분리영역(44)을 분리하기 위해 N웰 영역(42)이 생성되어 있다. 이때 N- 에피택셜층(14)은 기판(10), 웰(42), 및 P+ 분리영역(44)위에 성장되어 있다.
다음에, P+ 웰 영역(46,48)은 에피택셜층(14)의 상부면에 놓인다. 디바이스가 가열되었을때, 웰 영역(46,48)으로부터의 도우펀트 이온을 하향으로 확산하여 P- 다운 분리영역(50)을 생성하기 위해 P+ 터브 분리영역(44)으로부터의 상향 확산 이온과 만난다. P+ 웰 영역(48)은 또한 PNP 트랜지스터에 대해 콜렉터로서 수행된다.
P+ 에미터(52) 및 N+ 베이스(54)는 이온 주입법과 같은 통상의 기법을 이용하여, 에피택셜층(14)의 상부면에 놓인다. 에미터 접촉부(56), 베이스 접촉부(58), 및 콜렉터 접촉부(60)는 산화층(38)의 윈도우를 통해 용착됨으로써 에미터(52), 베이스(54) 및 콜렉터(48)에 각각 접촉한다. 이때 보호절연층(40)은 전체 디바이스 위에 형성된다.
제 2 도에 도시된 상보형 쌍극 트랜지스터 구성은 제 1 도에 도시한 구성과 같은 표준형 쌍극 처리와 4가지의 별도의 마스크 단계를 더 필요로 한다.
고성능의 아날로그 회로소자와 관련하여 사용될 저 전력 디지탈 회로소자의 생산으로 동일한 웨이퍼상에 쌍극 트랜지스터와 상보형 금속 산화막 반도체(CMOS) 소자를 사용할 수 있게 되었다. 일반적으로, 이러한 "BiCMOS" 제조기법으로 한 형태의 쌍극 트랜지스터 만이 CMOS 디바이스로서 동일 웨이퍼상에서 제조될 수 있는데, 이는 NPN 및 PNP 쌍극 트랜지스터에 기존의 CMOS 처리법이 부가되는 복잡성과 완전한 상보형 BiCMOS 디바이스등을 제조하기 위해 비교적 많은수의 별도의 마스크 단계가 필요하기 때문이다.
본 발명의 특징 및 장점은 CMOS 양립 기능 처리법을 이용하여 상보형 쌍극 트랜지스터를 제조하기 위한 기법을 제공하는데 있다.
본 발명의 다른 특징 및 장점은 최소수의 마스킹 단계를 이용하여 고성능의 상보형 쌍극 트랜지스터를 제조하기 위한 기법을 제공하는데 있다.
본 발명의 또 다른 특징 및 장점은 동일한 처리단계를 이용하여 동일 웨이퍼상에 저 저전력의 디지탈 회로소자와 고 성능의 아날로그 회로소자를 제조하기 위한 기법을 제공하는데 있다.
이러한 특징 및 장점들은 CMOS 처리와 확산 분리법을 이용하는 완전한 상보형 쌍극 트랜지스터를 제조하기 위한 기법으로써 얻어진다.
본 발명에 의하면, 상보형 쌍극 트랜지스터는 다음의 기법을 이용하여 제조된다. 먼저, 제1 및 제2터브 분리영역은 기판의 상부면으로 연장하여 생성되어 있다. 이 기판은 제1극성으로 도핑되고, 제1 및 제2터브 분리영역은 제2극성으로 도핑되어 있다. 제1극성으로 도핑된 매몰층은 제2분리영역의 상부면에 형성된다. 상기 매몰층은 상이한 확산율을 갖는 최소한 두 형태의 도우펀트 이온으로 도핑되어 있다. 이때 제1극성으로 도핑된 에피택셜층은 기판, 제1 및 제2터브 분리영역 및 매몰층 위에 형성된다.
그리고 난후 제1웰 영역은 에피택셜층의 상부면과 제1터브 분리영역 위에 형성된다. 이러한 웰 영역은 쌍극 트랜지스터중 하나를 분리하는데 이용된다. 또한, 공간이격된 제2 및 제3웰 영역은 에피택셜층의 상부면과 제2터브 분리영역 위에 형성된다. 이러한 제2 및 제3웰 영역은 제2쌍극 트랜지스터를 분리하는데 사용된다.
그후 전체 디바이스는 제1, 제2 및 제3웰 영역으로부터 하향하고, 제1 및 제2터브 분리영역으로부터 상향하여 도우펀트 이온을 에피택셜층으로 확산시키기 위해 가열된다. 이러한 확산단계시에, 제1터브 분리영역으로부터 상향 확산된 도우펀트 이온은 다운 분리영역은 생성하도록 제1웰 영역으로부터 하향 확산하는 도우펀트 이온과 만나며, 제2 및 제3웰 영역으로부터 하향 확산하는 도우펀트 이온은 제2트랜지스터를 분 이에 대응하는 공간이격된 수직형 분리영역을 생성하도록 제2터브 영역으로부터 상향 확산하는 도우펀트 이온과 만난다. 각 트랜지스터의 에미터, 베이스 및 콜렉터 영역과 이 대응하는 금속 접촉부들은 이온 주입법과 같은 통상의 기법을 이용하여 생성된다. 금속 접촉부들은 또한 음 전위가 인가될 수 있도록 하나의 수직형 분리영역에 대해 생성된다. 기판에는 양 전위가 인가된다.
전술한 열 확산 단계시, 매몰층으로부터의 도우펀트 이온은 측방향, 하향 및 상향으로 확산한다. 이러한 확산으로 제2극성의 경사진 영역(graded region)은 매몰층과 제2터브 분리영역 사이에 형성된다. 동시에, 더 빠른 확산율을 갖는 매몰층으로부터 도우펀트는 그 매몰층위에 형성되는 제2터브 분리영역의 일부를 역 도핑하도록 상향으로 확산된다. 이러한 역 도핑으로 매몰층이 에피택셜층으로부터 절연되는 것을 방지한다. 양호한 실시예에서, 매몰층을 도핑하기 위해 사용된 두형태의 도우펀트 이온을 비소와 3가의 인이다.
본 발명의 상기 및 기타 특징들과 장점들에 대해서는 도면을 참조하여 다음의 양호한 실시예의 설명으로부터 알 수 있을 것이다.
제 3 도 내지 제 8 도는 디바이스의 제조과정 단계에 있어서 그 제조단계순으로 도시한 단면도이다. 제 8 도는 상보형 쌍극 트랜지스터의 구조를 도시한다. 제 3 도 내지 제 8 도에서, 상응하는 기능을 갖는 소자들은 동일한 도면 부호 나타내었다.
제 3 도는 제조 과정시의 초기 단계를 도시한다. 제 3 도에서, n〈100〉 실리콘 기판(62)은 그 상부면에 각각 형성된 제1 및 제2의 P 터브 분리영역(64,66)을 갖는다. CMOS 공정은 통상적으로 N- 형 기판을 사용하기 때문에, N- 형 기판의 사용으로 본 발명은 CMOS 공정을 이용하여 제조될 수 있다. 제 1 도 및 제 2 도에 도시된 종래 기술의 디바이스는 P- 형 기판을 사용한다. N 기판(62)에 대해서는 〈100〉 방위가 양호하지만 다른 방위가 사용될 수도 있다.
제1 및 제2의 터브 분리여역(64,66)은 그 기판상의 산화층(도시생략)을 성정시켜 주입용 영역(64,66)을 형성하는 통상의 마스킹 단계를 이용함으로써 각각 형성되는 것이 바람직하다. 후술되는 바와 같이, 제1터브 분리영역(64)은 PNN 트랜지스터에 대해 매몰층으로서 가능하며, 제2터브 분리영역(66)은 N- 형 기판(62)으로부터 NPN 트랜지스터를 분리하는데 사용된다. P- 터브 분리영역들(64,66)은 먼저 입방 센티미터당 1016-1017붕소 이온의 초기 도우펀트 농도로써 주입식 또는 화학적으로 용착된다.
제 4 도에 도시된 다음의 제조 단계에서, 제2터브 분리영역(66)의 상부면에서 NPN 트랜지스터에 대해 N-형 메몰층(68)이 생성된다. 매몰층(68)은 통상의 마스킹 단계를 이용하여 비소 또는 안티몬과 인등의 상이한 확산율을 갖는 매몰층(68)으로 적어도 두 형태의 N- 형 도우펀트 이온을 주입함으로써 생성된다.
N형 도우펀트의 농도 및 형태는 본 발명의 중요한 특징이 된다. 농도에 관해서, 고밀집 N- 형 농도가 사용되면, 매몰층(68)과 제2터브 분리영역(66) 사이에 조기 항복 현상이 발생된다. 역으로, 너무 낮은 N- 형 농도가 사용되면 매몰층의 래터럴 임피던스가 너무 높아서 상당히 낮은 NPN 콜렉터 저항치를 발생시킬 수 없다.
매몰층(68)에 대한 도우펀트의 선택 또한 중요하다. 인 만이 정상 농도로 사용되면, 후술될 후속의 열 확산 분리 단계시 인의 상향 확산으로 매우 낮은 콜렉터-베이스 항복 전압이 된다. 비소 또는 안티몬만이 N- 형 도우펀트로서 사용되면, 영역(66)으로부터의 P형 도우펀트 이온이 열 분리 확산 단계시 매몰층(68)을 통해 바로 확산되어 매몰층(68)은 NPN 트랜지스터의 콜렉터로부터 전체적으로 절연된다. 즉, N- 형 매몰층(68)위에 P- 막이 형성된다. 이러한 P- 막의 존재로 NPN 트랜지스터에서 매우 높은 콜렉터 저항 또는 균일한 베이스 대 절연 단락이 발생된다.
상기 문제들은 두 형태의 도우펀트 이온이 매몰층(68)에 사용되는 본 발명에 의해 해결될 수 있다. 양호한 일 실시예에서, 비소 또는 안티몬 이온이 입방 센티미터당 1018-1019이온의 비교적 높은 초기량으로 주입되어 있다. 동시에, 인 이온은 입장 센티미터당 5×1015-5×1016이온의 비교적 작은 초기 농도로 주입되어 있다. 비소 또는 안티몬과 인 등의 두 형태의 도우펀트 이온 사용에는 제 7 도와 관련하여 다음에 상세히 설명되는 바와같이, 매몰층의 래터럴 임피던스가 낮다는 것과, 고 콜렉터 베이스 항복 전압이 50-70볼트 정도 또는 그 이상으로 얻어진다는 것과, 전술한 P- 막의 문제가 제거된다는 것과, 경사진 P형 분리영역이 매몰층(68)과 제2터브 분리영역(66)간의 경계부로서 생성된다는 몇가지의 장점이 있다.
제 5 도는 다음의 주요 제조 단계를 나타내는데, N 에피택셜 영역(70)은 전체 웨이퍼 즉, 기판(62)과, 제1 및 제2터브 분리영역(64,66) 및 매몰층(68) 위에 성장되어 있다. 에피택셜층의 두께는 응용분야에 따라 선택되지만, 통상적으로 약 7-15 마이크론에서 변화한다. 에피택셜층(70)의 저항도 응용분야에 따라 선택되지만, 일반적으로 1-5 옴 센티미터의 범위내에 있다.
제 6 도에 도시된 다음의 제조 단계에서, 에피택셜층(70)의 상부면에 P- 웰 영역(72,76,78)을 형성하기 위해 마스크 단계가 이용된다. 제1P- 웰 영역(72)은 제1터브 분리영역(64) 위에 위치하고, 제2 및 제3웰 영역(76,78)은 제2터브 분리영역(66) 위에 위치한다. 후술되는 바와 같이, 웰 영역은 확산 분리 단계시에 NPN 트랜지스터를 분리하는데 이용된다. 제1웰 영역(72)은 PNP 트랜지스터에 대해 콜렉터 영역으로서 기능한다.
P- 웰 영역(72,76,78)의 도우펀트 농도는 통상의 쌍극형 분리 확산에서 보다 훨씬 낮다. 통상의 쌍극형 분리 확산에서의 도우펀트 농도가 입장 센티미터당 1018-1019인데 비해, 본 발명에 있어서, 이러한 도우펀트 농도는 입방 센티미터당 1016이온이다. 통상의 쌍극 처리는 주위의 디바이스로부터 각 트랜지스터를 분리하는 분리영역을 형성하는 단계와, PNP 트랜지스터의 콜렉터를 형성하는 단계를 필요로 한다. 본 발명에서, 공통 확산은 NPN 트랜지스터를 분리하여 PNP 트랜지스터의 콜렉터 영역을 형성한다. 이러한 확산 농도는 CMOS 처리에서의 P-웰과 동일하게 형성되어 상보형 쌍극 트랜지스터가 표준형 CMOS 디바이스와 동시에 제조될 수 있도록 한다.
제 7 도에 도시된 바와 같이, 이때 디바이스는 분리영역에서 생성 또는 드라이브-인(drive-in)되도록 약 1100-1200℃에서 약 10시간동안 가열된다. 이러한 열 확산 분리 단계동안, 제1웰 영역(72)으로부터의 도우펀트 이온은 하향 확산하며, 제1터브 분리영역(64)으로부터의 도우펀트는 이온은 상향 확산한다. 이로써 PNP 트랜지스터의 콜렉터 영역을 형성하는 P- 웰 분리영역(80)이 생성된다.
또한 드라이브-인 단계동안에, 제2웰 영역(76)으로부터의 도우펀트 이온은 하향 확산하며, 동시에 제2터브 분리영역(66)으로부터의 도우펀트 이온은 상향 확산한다. 하향 및 상향 확산하는 도우펀트 이온은 수직형 P- 웰 분리영역(82)을 생성한다. 이와 유사하게, 제2수직형 P- 웰 분리영역(84)을 생성하도록 웰 영역(78)으로부터의 하향 확산 이온은 제2터브 분리영역(66)으로부터 상향 확산하는 도우펀트 이온과 만난다. 공간 이격진 수직형 분리영역들(82,84)은 다른 디바이스로부터 NPN 쌍극 트랜지스터를 분리하는데 이용된다.
또한 열적 드라이브-인 단계동안, 매몰층(66)에서의 도우펀트 이온이 바로 근처의 제2터브 분리영역(66)의 일부분을 역으로 도핑하기 위해 매몰층(68)으로부터 하향 및 측방으로 확산한다. 이러한 확산 및 역-도핑은 매몰층(68)와 제2터브 분리영역(66) 사이의 경계부에서 경사진 P 형 분리영역(86)을 생성한다. 경사진 P형 분리영역(86)은 매몰층(68)에 알맞는 고 항복 전압을 제공한다.
높은 확산율을 갖는 매몰층(68)에서의 도우펀트 이온은 매몰층(68) 위에 다른 방법으로 놓이게 될 제2터브 분리영역(66)의 일부분을 역으로 도핑하기 위해 동일한 열적 드라이브-인 단계시 상향 확산한다. 따라서, 매몰층(68) 위의 실리콘은 N-형으로 변환됨으로써 전술한 P- 막의 문제를 방지할 수 있다.
제 8 도는 본 발명에 따른 양호한 실시예의 상보형 쌍극 트랜지스터의 구조를 도시한다. 제 7 도와 관련하여 열적 드라이브-인 단계후에, 통상의 마스킹 및 이온 주입 기법은 PNP 트랜지스터에 대한 N 베이스(90) 및 P+ 에미터(88)를 생성하기 위해 이용된다. 유사하게, N+ 에머터(92), P+ 베이스(94), N+ 콜렉터(96), 보호링으로서 제공되는 P+ 영역(97), 및 P- 웰 분리영역(82,84)에 접촉하는 P+ 영역(98)을 형성하기 위해 통상의 기법이 이용된다. 이때 금속 접촉부에 대해 적절한 윈도우를 갖는 산화층(99)은 전체기판위에 용착된다. 에미터(88)에 대한 금속 에미터 접촉부(100), 베이스(90)에 대한 금속 베이스 접촉부(102), 콜렉터/웰 영역(74)에 대한 금속 콜렉터 접촉부(104), 에미터(92)에 대한 금속 에미터 접촉부(106), 베이스(94)에 대한 금속 베이스 접촉부(108), 콜렉터(96)에 대한 금속 콜렉터 접촉부(110) 및 웰 영역(98)에 대해 전기 접촉부가 되는 금속 접촉부(112)를 생성하는데 통상의 용착 또는 스퍼터링 기법이 사용된다. 접촉부(112)를 통해서 웰 영역(99)에 음전위를 인가하기 위한 수단(도시생략)은 음으로 바이어스된 NP 접합 다이오드에 통상의 쌍극 처리에서와 같이 상당한 전류가 흐르는 것을 방해한다. 또한, 양전위의 소스는 PNP 트랜지스터가 자동 절연되도록 기판(62)에 양 전위를 인가한다. 최종 단계에서, 보호 절연층(114)이 주위 소자들로부터 디바이스를 보호하기 위해 전체 구조물 위에 용착된다. 양호한 실시예에서는 PNP 에미터 물질로서 CMOS의 P 채널 드레인/소스 확산을 이용하고, NPN 에미터 물질로서 CMOS의 N 채널 드레인/소스 확산을 이용함으로써 두 제조 단계를 세이브한다. P 보호 링물질을 사용함으로써 세이빙은 NPN 트랜지스터의 베이스 영역으로서 고 전압의 CMOS 처리를 이용한다.
지금까지 본 발명의 양호한 일실시예에 대해 기술되었는데, 본 분야의 기술자라면 본 발명은 그 기술사상 및 범위를 벗어나지 않는 한도내에서 많은 수정 및 변경이 있을 수 있음을 알 것이다. 따라서, 본 발명은 다음의 청구범위에 의해서만 제한된다.

Claims (10)

  1. 제 1 도전형으로 도핑된 반도체 기판(62)과; 상기 기판(62)의 상부면으로 연장하며, 상기 제 1 도전형과 반대의 제 2 도전형으로 도핑된 터브 분리영역(66)과; 상기 터브 분리영역(66)의 상부면으로 연장하며, 상기 제 1 도전형의 도우펀트로서 하나의 도우펀트가 다른 하나의 도우펀트 보다 더 큰 열 확산율을 갖는 상기 제 1 도전형의 최소한 두 형태의 도우펀트를 갖는 매몰층(68)과; 상기 기판(62)과 상기 터브 분리영역(66) 및 상기 매몰층(68) 위에 성장되어 상기 제 1 도전형으로 도핑된 에피택셜층(70)과; 상기 에피택셜층(70)에 놓이며, 상기 제 2 도전형으로 도핑된 베이스 영역(94)과; 상기 베이스 영역(94)에 놓이며, 상기 제 1 도전형으로 도핑된 에미터 영역(92)과; 상기 에피택셜층(70)에 놓이며, 상기 제 1 도전형으로 도핑된 콜렉터 영역(96)을 구비하는 것을 특징으로 하는 쌍극 트랜지스터 구조물.
  2. 제 1 항에 있어서, 상기 터브 분리영역(66)과 전기 접촉하여 상기 에피택셜층(70)에 놓이며, 상기 제 2 도전형으로 도핑딘 수직형 분리영역(82,84)을 추가로 구비하는 것을 특징으로 하는 쌍극 트랜지스터 구조물.
  3. 제1항에 있어서, 상기 최소한 두 형태의 도우펀트는 비소 또는 안티모과 3가의인 이온으로써, 비소 또는 안티몬 도우펀트 이온의 초기 농도는 입방 센티미터당 약 1018-1019이온이고, 3가 인 도우펀트 이온의 초기 농도는 입방 센티미터당 약 5×1015-5×1016이온인 것을 특징으로 하는 쌍극 트랜지스터 구조물.
  4. 제 1 항에 있어서, 상기 터브 분리영역(66)과 상기 매몰층(68) 사이에 위치하며, 상기 제 1 도전형의 경사진 도핑을 갖는 경사진 분리영역(86)을 추가로 구비하는 것을 특징으로 하는 쌍극 트랜지스터 구조물.
  5. N- 형 반도체 기판(62)과; 상기 기판(62)의 상부면으로 연장하는 제1의 P 터브 분리영역(64)과, 상기 기판(62) 및 상기 제1의 P 터브 분리영역(64) 위에 성장된 N- 형 에피택셜층(70)과, 상기 에피택셜층(70)에 넣인 P- 형 콜렉터 영역(80)과, 상기 P- 형 콜렉터 영역(80)에 놓인 N- 형 베이스 영역(90)과, 상기 N- 형 베이스 영역(90)에 놓인 P- 형 에미터 영역(88)을 포함하는 PNP 쌍극 트랜지스터의 구조물과, 상기 기판(62)의 상부면으로 연장하는 제2의 P 터브 분리영역(66)과, 상기 제2의 P 터브 분리영역(66)의 상부면으로 연장하는 N- 형 매몰층(68)과, 상기 기판(62) 및 상기 제2의 P 터브 분리영역(66) 위에 성장된 N- 형 에피택셜층(70)과, 상기 에피택셜층(70)에 놓인 P-형 베이스 영역(94)과, 상기 에피텍셜층(70)에 놓인 N- 형 콜렉터 영역(96)과, 상기 베이스 영역(94)에 놓인 N- 형 에미터 영역(92)을 포함하는 NPN 쌍극 트랜지스터 구조물을 구비하는 것을 특징으로 하는 상보형 쌍극 트랜지스터 구조물.
  6. N- 형 에피택셜층(70)을 갖는 공통 기판(62)상에 상보형 P- 채널 및 N- 채널 금속 산화막 반도체(CMOS) 트랜지스터를 동시에 갖는 상보형 PNP 및 NPN 쌍극 트랜지스터 제조방법에 있어서, 상기 기판(62)의 상부면으로 연장되어 제 2 도전형으로 도핑된 제2의 P 터브 분리영역(66)의 상부면에 상이한 확신율을 갖는 적어도 두 형태의 N- 형 도우펀트 이온을 주입하는 단계와 ; 상기 에피택셜층(70)으로의 P- 형 도우펀트의 공통 확산에 의해 N- 채널 MOS 트랜지스터에 대한 P- 웰(82,84)과 PNP 쌍극 트랜지스터층에 대한 콜렉터 웰(80)을 형성하는 단계와 ; PNP 쌍극 트랜지스터에 대한 상기 콜렉터 웰(80)내에 베이스(90) 및 에미터(88)를, NPN 쌍극 트랜지스터에 대한 상기 P- 웰 내에 소스 및 드레인을, P- 채널 MOS 트랜지스터에 대한 상기 에피택셜층(70)내에 베이스(94), 에미터(92) 및 콜렉터(96)를, N- 채널 MOS 트랜지스터에 대한 상기 에피택셜층(70)내에 소스 및 드레인을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 PNP 및 NPN 쌍극 트랜지스터 제조방법.
  7. 제 6 항에 있어서, 상기 P- 웰 및 콜렉터 웰(80) 확산과 공통인 P- 형 도우펀트의 확산으로 NPN 쌍극 트랜지스터 주위의 에피택셜층(70)에 P- 형 분리장벽(82,84)이 형성되는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 P- 채널 MOS 트랜지스터의 소스 및 드레인과 상기 PNP 쌍극 트랜지스터의 에미터(88)는 P- 형 도우펀트의 공통 확산에 의해 형성되는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서, 상기 N- 채널 MOS 트랜지스터의 소오스 및 드레인과 상기 NPN 쌍극 트랜지스터의 에미터(92)는 N- 형 도우펀트의 공통 확산에 의해 형성되는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 N- 채널 MOS 트랜지스터에 대한 보호링과 상기 NPN 쌍극 트랜지스터의 베이스(94)는 P- 형 도우펀트의 공통 확산에 의해 형성되며, 상기 NPN 쌍극 트랜지스터의 에미터(92)는 그 트랜지스터의 베이스(94)내에 형성되는 것을 특징으로 하는 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268312A (en) * 1992-10-22 1993-12-07 Motorola, Inc. Method of forming isolated wells in the fabrication of BiCMOS devices
KR0157334B1 (ko) * 1993-11-17 1998-10-15 김광호 반도체 메모리 장치의 전압 승압회로
EP0788151A1 (en) * 1996-01-31 1997-08-06 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Method of fabricating junction-isolated semiconductor devices
US6410963B1 (en) * 2001-10-16 2002-06-25 Macronix International Co., Ltd. Electrostatic discharge protection circuits with latch-up prevention function
CN110767741B (zh) * 2019-10-17 2023-09-15 上海华力集成电路制造有限公司 Nmos管及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1214808B (it) * 1984-12-20 1990-01-18 Ates Componenti Elettron Tico e semiconduttore processo per la formazione di uno strato sepolto e di una regione di collettore in un dispositivo monoli
JPS61276359A (ja) * 1985-05-31 1986-12-06 Nec Corp 半導体装置およびその製造方法
IT1218230B (it) * 1988-04-28 1990-04-12 Sgs Thomson Microelectronics Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro

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