JPH0318064A - アルミニウム/ボロン pウェル - Google Patents

アルミニウム/ボロン pウェル

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JPH0318064A
JPH0318064A JP2118845A JP11884590A JPH0318064A JP H0318064 A JPH0318064 A JP H0318064A JP 2118845 A JP2118845 A JP 2118845A JP 11884590 A JP11884590 A JP 11884590A JP H0318064 A JPH0318064 A JP H0318064A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、半導体集積回路及びその製造方法に関するし
のであって、更に詳細には、NチャンネルMOSFET
装置におけるPウェル及びその製造方峡に関するもので
ある。
従来技術 NチャンネルMOSFETをN型基板又はエピタキシャ
ル層内に形成する場合には、この様なトランジスタのN
型ソース及びドレインを形成するためのP型領域を与え
るためにPウェルが必要である。NチャンネルMOSF
ETは、通常、CMOS製造プロセスにおいてN型基板
又はエピタキシャル層内に形成する。Pウェルは、典型
的には、ボロン注入領域であり、それは、その中にNチ
ャンネルMOSFETを形成することが可能であるよう
な十分な深さに後に拡散される。
モノリシック「スマートパワー(smartpowe 
r)J回路(CMOS及びDMOSFETを包含する)
を製造する公知のプロセスにおいては、例えば砒素又は
燐などのような高濃度のN型ドーパントをP型シリコン
基板又はエピタキシャル層内にイオン注入し、次いで高
温度でシリコン内に拡散させてN十埋め込み層を形成す
る。この様なプロセスによって得られる一般的な構成は
、第6図に示した本発明の好適実施例に類似している。
第6図において、P型エピタキシャル層は32で示して
あり、N十埋め込み層領域は34.36,38で示して
あり、N型エピタキシャル層は41で示してあり、Pウ
ェルは42で示してある。
シリコンを高温処理に露呈させる場合には、シリコン内
のドーパントが拡散する。従って、Pウェルが下方向に
ドライブされると、N十埋め込み層がPウェルヘ向かっ
て上方向へ拡散する。N+埋め込み層の上方向への拡散
は、N型エピタキシャル層の実効厚さを減少させ、Pウ
ェルとN十埋め込み層との間でサポート即ち支持するこ
との可能な電圧を減少させる。従って、N十埋め込み層
の上方向拡散を補償するために、より厚いN型エピタキ
シャル層を使用せねばならない。しかしながら、この様
な厚いエピタキシャル層は好ましくない。なぜならば、
それを形成するのは比較的高価であり、且つ回路要素間
の分離が一層困難となり且つ実施するのにコスト高とな
るからである。
単一の基板上の回路要素を分離するために、各要素を取
巻くシリコン内に高濃度のP型ドーパントを拡散させて
、その要素の周りにP十分離リングを形成する。N型エ
ピタキシャル層の厚さが増加してN十埋め込み層の上方
拡散を補償する場合、エピタキシャル層を介して垂直に
延在するP十分離用に必要とされる増加された拡散晴間
は、P十分離リングが横方向に幅広となることを意味す
る。
その結果は、一層時間かかかり且つコストのかかるプロ
セスとなるばかりでなく、基板のより多くの表面積を占
有する集積回路となる。更に、N型エピタキシャル層の
P型分離領域との接合部においての完成したトランジス
タのエピタキシャルー分離領域間の容量は、N型エピタ
キシャル層の増加した厚さと共に増加し、集積回路の動
作速度を減少させる。
例えばボロンなどのような3原予価電子を持った不純物
の原子を使用してPウェルを形成することは公知である
。例えばアルミニウムなどのようなその他の3原子価原
子をシリコン内のP型ドーパントとして使用することが
可能であることも公知である。
アルミニウムは、ボロンよりも拡散率が高いのでドーパ
ントとして有利であり、従って与えられた一組の処理条
件下においてボロンドーパントよりもエピタキシャル層
内に一層深く拡散する。しかしながら、アルミニウムド
ーパントは、MOSトランジスタを形成する表面領域に
おいてボロンドーパントよりもその挙動が予測的ではな
いという欠点を有している。ドーパントとしてアルミニ
ウムを使用する場合、処理を行なった後に、注入した不
純物の内で15の内で約1部のみが電気的に活性状態の
ままであると考えられている。その他は、電気的に不活
性状態となり、それは、多分、格子間原子となるか、又
は、多分、Pウェル上方の酸化物層の形成から発生する
酸素と反応してAρ203を形成するか、又はシリコン
内部にその他の複合物を形成するからである。
これらの理由又はその他の理由により、表面においてア
ルミニウムの実効濃度を制御することは困難であり、且
つ電気的に不活性状態となるアルミニウムの量は処理パ
ラメータに依存している。
従って、アルミニウムは、Pウェル形成用の理想的なド
ーパントとしては考えられていなかった。
米国特許第4,746,964 (Aronowitz
)は、拡散深さを制御する目的のためにアルミニウムド
ーパントとボロンドーパントを共に使用することを開示
しており、特に、ボロンドパントのみの場合と比較して
与えられた一組の処理パラメータの基で拡散深さを減少
するためにこれら両方のドーパントを共に使用すること
を開示している。この特許は、約0.5ミクロンの深さ
へ拡散した1 0 19c m−3の程度のPキャリア
濃度を持ったP+ソース領域及びドレイン領域を形成す
ることを目的としている。4−6×1011cm−3の
程度の比較的大きなドーズのボロントーバント及びアル
ミニウムドーパントをイオン注入し、且つ最大60分ま
での比較的短い時間て700゜C900℃の程度の比較
的低い温度でアニーリングすることにより、上掲した特
許は、高々0.25ミクロンだけPキャリアの拡散深さ
を減少することを目的としている。
目  的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、従来ドーパントとし
てボロンを使用して形成していたPウェルと比較して減
少させた処理時間及び/又は温度で選択した深さへ拡散
させることが可能なPウェルを提供することを目的とす
る。本発明の、別の目的とするところは、与えられた製
逍プロセスにおいてN十埋め込み層の上方拡散を最小と
すると共に所望深さへ拡散させることが可能なPウェル
を提供することである。本発明の更に別の目的とすると
ころは、埋め込み層の上方拡散を減少させることにより
任意の与えられたPウェル対埋め込み層ブレークダウン
電圧条件に対しての所要のエピタキシャル層厚さを減少
させるPウェルを提供することである。本発明の更に別
の目的とするところは、分離空間条件を減少するために
エピタキンヤル層厚さを減少するPウェルを提供するこ
とである。本発明の更に別の目的とするところは、MO
SFET内においてエピタキシャル層と分離との間の接
合容量を威少することを可能としたPウェルを提供する
ことである。
構成 本発明は、上掲した特許において示される値よりも著し
く高い拡散時間及び温度を使用することにより、著しく
低いドーズてアルミニウムドーパントとボロンドーパン
トを共に使用して拡散させPウェルを形成するものであ
る。
本発明の好適実施形態においては、N型エピタキシャル
層内に形成したPウェルを持った少なくとも1個のNM
OSトランジスタを具備する集積回路が製造され、その
Pウェルは比較的高い拡散率の第一P型ドーパント及び
比較的低い拡散率の第二P型ドーパントから形成されて
おり、該ドーパントが該N型エピタキシャル層内に拡散
されて所定の深さにおいて該N型エピタキシャル層との
実効的Pウェル接合を形成している。Pウェルの下部領
域は、好適には、比較的高い濃度の第一P型ドーパント
からなる電気的に活性なイオンを有しており、且つPウ
ェルの上部領域は比較的高い濃度の第二P型ドーパント
からなる電気的に活性なイオンを有しており、実効的P
ウェル接合深さは第一P型ドーパントによって決定され
る。P型層は、N型エピタキシャル層の下側に位置させ
ることが可能であり、且つN十埋め込み層の実効的上部
境界は、Pウェル接合深さ下側の所定の距離に位置させ
ることが可能であり、その際に、実効的Pウェル接合と
N十埋め込み層との間に位置しているN型エピタキシャ
ル層の領域が、所定の逆バイアス電圧をサポートするた
めの十分な深さの空乏領域を画定している。好適には、
第一P型ドーパントはアルミニウムであり、且つ第二P
型ドーパントはボロンてある。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
本発明のPウェルは、NMOS電界効果トランジスタ(
FET)に使用することを意図したちのてあって、特に
、PMOSFETを具備するIt一の基仮上に形成され
るトランジスタに使用すべきものである。又、単一の基
板上に他のタイプのMOSFETを有する装置を構築す
るために使用することも可能である。例えば、パワース
イッチングを制御するために使用される比較的低電圧の
NMOS及び/又はPMOSトランジスタを具備する基
板上の比較的高電圧のパワースイッチング用のDMOS
 (二重拡散乃至は垂直ドレインMOS)トランジスタ
を有するモノリシック「スマートパワー(sma r 
t  powe r)J回路を構築するために所望され
る場合がある。これらの装置を、NMOSトランジスタ
のPウェルを包含して回路の全てのトランジスタを製造
する単一の高度に統合した処理で製造することが望まし
い。
本発明によれば、Pウェルを形成するためにドーパント
としてアルミニウムとボロンとを使用する。Pウェル内
においてアルミニウムを使用することは、特定の適用に
対してのプロセス即ち処理を設計する上でより多くの自
由度を与える。ボロンと比較してアルミニウムの拡散率
が高いので、短い時間及び低い温度の拡散ステップで所
望の接合深さを得ることが可能であり、従って埋め込み
層の上方拡散を最小とする。その結果得られるより大き
な空乏領域は、任意の与えられた拡散プロセスに対しよ
り大きなブレークダウン電圧をサポートすることを可能
とする。Pウェル内にボロンが存在することは、Pウェ
ル領域の表面特性に関しより大きな制御を与えることを
可能とする。
第1図は、本発明に基づいてPウェル12を拡散形成し
たN型エピタキシャル領域10の概略断面図である。P
ウェル12は、アルミニウム及びボロンのイオン注入を
行ない次いで拡散させることによって形成している。実
線16は、Pウェル12を画定するためにNエピタキシ
ャル領域内ヘ表面下側にアルミニウムの浸透境界を表わ
しており且つ点線14はボロンの浸透境界を表わしてい
る。Pウェルを形成した後に、N+ソース領域18とN
+ドレイン領域20とが従来の態様でPウェル12の上
部部分内に形成されており、且つゲート領域22が、従
来の態様で、Pウェル12の上方に形成されている。基
板の表面上に従来の絶縁酸化物層(不図示)を付与した
後に、コンタクト領域(不図示)を設けてNMOSI−
ランンスタを完成する。
第2図は、第1図の2−2線に沿ってとったN型エピタ
キシャル領域の表面下側における不純物分布を定性的に
示したプロットである。縦軸は不純物濃度を対数で表わ
しており、且つ横軸は表面からN型エピタキシャル領域
内部への深さを表わしている。図示した不純物濃度は、
相対的な浸透深さを示すために実際に使用されるものよ
りも誇張して示されている。アルミニウムドーパント及
びボロンドーパントの相対的浸透深さは、それらの相対
的拡散率の関数である。その関係は直線的ではないが、
本発明に基づいて注入され且つ拡散される場合、アルミ
ニウムドーパントはボロンドーパントよりも約2倍の速
さでシリコン内に拡散し且つ接合を形成する。Pウェル
の浅い領域においては、ボロンドーパントはアルミニウ
ムドーパントよりも、電気的に活性な不純物の和に対し
より一層貢献する。しかしながら、アルミニウムドーパ
ントの浸透速度がより速いので、ボロンドバントのみを
使用した場合と比較して、全体的なPウェルはより深い
ものとされる。
第3図乃至第5図は、N型エピタキンヤル領域内へP型
不純物を拡散させることによって形成されたPウェルに
対する不純物濃度の対数と深さとの関係を示したプロッ
トである。N型エピタキシャル領域は、例えば、15ミ
クロンの厚さのP型エピタキシャル層上又はP型シリコ
ン基阪上に或長させることが可能である。第3図乃至第
5図に関し以下に与える具体例の説明にあたって、P型
基板を使用する場合について説明する。
第3図は、N型エビタキンヤル領域内ヘボロンイオン及
びアルミニウムイオンを拡散することによって形成され
るPウェルに対しての不純物濃度と深さとの関係の計算
した値をプロットしたものである。図示した値を計算す
るために、以下のパラメータを仮定した。
02.Oxl015am ’のボロンイオンの不純物濃
度を持った1−0−0方位のP型シリコン基板を使用す
る。
01.5x1015am−3の砒素イオン不純物濃度を
持っており1−0−Ojj(M.のN型エピタキシャル
層を15.5ミクロンの厚さに表面上に付着形成させる
0180KeVで3×1013cm−3cm  ’のド
ーズでアルミニウムイオンを注入(注入したアルミニウ
ムイオンの約1/15のみが電気的に活性状態となるの
で、実効的ドーズとして2×1013cm−2cm−’
が得られる)。
0 7 0 K e Vで1×1013cm−’のドー
ズてボロンイオンをイオン注入。
○乾燥酸素雰囲気中において1150℃で300分間庄
人物を拡散させ、次いで窒素雰囲気中において90分間
温度を850゜Cヘランプダウンさせる。
第3図に示した如く、ボロンイオンは約45ミクロンの
深さへ拡散し、一方実効的なアルミニウムのイオンiQ
度は10ミクロンを超えて延在しており、Pウェルに対
する正味のキャリア濃度(P)深さとして約5,6ミク
ロンが得られる。
約6.0ミクロン下側の正味のキャリア4度(N)は、
Pウェルの下側に存在するN型エピタキシャル領域のも
のである。N型エピタキシャル層の上側に存在するシリ
コン酸化物層の上部表面から意図した深さが与えられて
いる。この酸化物層は、3.65kAの厚さを有してい
る。
比較として、第4図は、L&仮上に形成したN型エピタ
キシャル領域内にボロンのみを拡散させることによって
形成した従来のPウェルに対する不純物la度と深さと
の計算した値のプロットを示している。これらの値を1
1算するために、以下のパラメータを仮定した。
○2.OXIO”cm−3のボロンイオン不純物濃度を
持った1−0−0方(立のP型シリコン基板を使用する
01.5×1011cm−3の砒素イオン不純物濃度を
持っており且つ1−0−0方位のN型エピタキシャル層
を15、5ミクロンの厚さに基阪上に付着形成する。
070KeVて3。Q X I Q 1 2 cm −
 3のドーズてボロンイオンを注入する。
○乾燥酸素雰囲気中において1150℃で300分のj
m該注入物を拡散させ、次いで窒素雰囲気中において9
0分て850゜Cへ温度をランプダウンさせる。
第4図に示した如く、ボロンイオンは約3、4ミクロン
の深さに拡散するに過ぎず、それはアルミニウムとボロ
ンの両方をドーパントとして使用した場合の同様の処理
条件の基において得られる深さと比較してかなり小さい
ものである。この示された深さは、N型エピタキシャル
層の上側に存在する酸化物層の表面から与えられている
。この酸化物層は、3.4kAの厚さを有している。
第4図の具体例において使用した拡散は、P型ドーバン
1・とじてボロンのみを使用して形成したPウェルの場
合に不適切である。それは、本発明に基づいてP型ドー
パントとしてアルミニウムとボロンの両方を使用した場
合に許容可能なPウェルを形成する拡散ステップにおい
てドーパントとしてボロンのみを使用することにより許
容不可能なPウェルが形成されることを示している。
更に比較として、第5図は、基板上に形成したN型エピ
タキシャル領域内にボロンを拡散することにより形成し
た典型的な従来のPウェルに対する不純物濃度と深さと
の計算した値のプロットである。第5図の具体例は、第
3図のものと同等のPウェルの深さを得るためにかなり
大きな拡散温度及び時間を使用することを示している。
これらの値を計算するために、以下のパラメータを仮定
した。
02.OxlO”cm−3のボロンイオン不純物l農度
を有し1−0−0方位のP型シリコン基板を使用する。
01..5×1011cm−’の砒素イオン不純物濃度
を灯し且つ1−0−0方位のN型エピタキシャル層を1
5.5ミクロンの厚さに基板」二に付着形成する。
0 7 0 K e Vて3.OXIOl2cm−’の
ドーズでボロンイオンを注入する。
O乾燥酸素雰囲気中で1270℃において270分間の
間該注入物を拡散させ、次いで窒素雰囲気中において1
 1. O分で温度を850℃へランプダウンさせる。
第5図に示した如く、ボロンドーパントは10ミクロン
の深さを超えて拡散し、約6.4ミクロンの深さにPウ
ェル用の正味のキャリア濃度(P)を発生する。示した
深さは、N型エピタキシャル層の上側に存在する酸化物
層の表面から与えられている。この酸化物層は、5.5
k人の厚さを何している。
第3図及び第4図を比較すると、同等の拡散時間及び温
度条件の基では、アルミニウムドーパントとボロンドー
パントを共に使用することにより、ボロンドーパントの
みを使用する場合よりもかなり深いPウェルが得られる
ことが理解される。第3図及び第5図を比較すると、同
等の深さのPウェルを得るためには、アルミニウムドー
パン1・トボロンドーパントを一緒に使用する場合と比
較してボロンドーパントのみをf吏用する場合には、か
なり大きな拡散時間及び/又は温度を使用せねばならな
いことが理解される。
本発明を使用する具体的な例を第6図に示しており、そ
れは単一のN十型基板30上に形成したNMOSI−ラ
ンジスタ、PMOSトランジスタ、DMOSI−ランジ
スタを有している。この図面は、これらのトランジスタ
を形成するシリコンウエハの一部の断面を示している。
この図面は、縮尺通りではなく、これらのトランジスタ
のそれぞれの層を明確に示すために特に垂直方向の寸法
において歪ませて示してある。飼えば、ゲート酸化物2
4,26.28は約1 0 0 O Aの厚さであり、
即ちフィールド酸化物の厚さの約1/8乃至1/10で
ある。又、図示した区域はウエハの小さな部分のみを有
する一群のトランジスタの周りである。
この様なウエハは、多数の回路を有するものであって、
その各々は多数のトランジスタを有するものである。
基板30は、その上に戊長形成したP型エピタキシャル
層32を有している。層32の一部33は、ドナー不純
物ヘドープされて、DMOS要素用のN型フィードスル
ー領域33を形成している。
N十埋め込み層がフィードスルー領域33内に注入され
ており、且つN十埋め込み層36及び38かP型エピタ
キシャル層32内に注入されている。
P十分離領域40が、P型エピタキシャル領域32の上
側に存在するN型エピタキシャル層41を貫通している
。P十分離領域40は、好適には、例えば、米国特許第
4,512,816号に記載される如く、例えば1−5
×1011Cm−3などの高ドーズのアルミニウムイオ
ンを注入し且つ拡散させることによって形成する。P十
分離領域40を形成するためにP型ドーパントとしてこ
の様にアルミニウムを使用することにより、本発明に基
づいて形成されるアルミニウム/ボロンPウェルの利点
をプロセス設計者が完全に利用することを可能とし、且
つ本発明のPウェルとして同一の拡散ステップにおいて
P十分離領域40を拡散させることを可能とする。
NMOSトランジスタを形成するために、本発明に基づ
いてNエピタキシャル領域41内にアルミニウムとボロ
ンとを拡散させることによってPウェル領域42を形成
する。従来の態様で、Pウェル42内に、N+ソース領
域44とN+ドレイン領域46とを拡散させる。従来の
態様で、Pウェル42とNエピタキシャル領域41との
間の接合の上部周辺部内にチャンネルストップとして作
用するP+リング48を拡散させる。Pウェル42に隣
接してNエピタキシャル領域41内にN+エピタキシャ
ルコンタクト領域50を拡散させる。
ゲート酸化物層26、ポリシリコンからなる上部ゲート
54及びバッシベーション用酸化物層52を設けること
により、NMOSトランジスタが完或する。メタルコン
タクト領域56,58.60は、NMOSトランジスタ
のソース、ドレイン、N型エピタキシャル層のそれぞれ
への電気的コンタクトを与えている。このNMOSトラ
ンジスタのポリシリコンゲートコンタクトは図示してい
ない。
PMOSトランジスタを形成するためには、P+型ソー
ス領域62、P十型ドレイン領域64、N+バックゲー
トコンタクト領域66をN型エピタキシャル層41内に
拡散させる。それぞれのメタルコンタクト68,70.
72は、完或したPMOSI−ランジスタのソース、ド
レイン、バックゲートのそれぞれに対する電気的コンタ
クトを与えている。ポリシリコンからなる上部ゲート7
4がゲート酸化物層28の上に設けられており、ゲート
酸化物層28はソース62とドレイン64との間に位置
しておりN型エピタキシャル層41の領域内にイオン注
入及び/又は拡散により形成したNチャンネル領域76
の上方に設けられている。
このPMOSFETの構成も、従来のパッシベーション
用酸化物52によって完成した状態で示されている。
第6図に示したDMOS (又は、大型垂直ドレインM
OSとも呼称される)トランジスタは、例えば80Vな
どのような比較的高い電圧をスイッチングするために構
成されている。このD M O Sトランジスタは、そ
のドレインとしてN+シリコン基板30の下部表面を使
用している。そのソスは、N型エピタキシャル層41内
に拡散させたPウェル82内に注入したN十領域80か
ら構戊されている。このソースへのコンタクトは、メタ
ライズ層84によって形成されている。ゲート領域86
は、N型エピタキシャル層の上側にH在するゲート酸化
物層24の上方に設けられており、それは電気的にコン
タクトすることが可能である領域(不図示)におけるフ
ィールド酸化物層52から出ている。DMOSトランジ
スタが動作中にN型エピタキシャル層とその周りのP型
物質とによって形成されるダイオード内に確立されるキ
ャリア空乏領域を拡張させるために、ソース領域の周り
のN型エピタキシャル層内にP+ガードリングを拡散形
成する。N型エピタキシャル層の与えられた厚さに対し
てDMOSトランジスタがサポートすることが可能な電
圧は、このP+ガードリングが存在することにより向上
される。
第6図に示したようなプロセスを設計する場合、N型エ
ピタキシャル層41の厚さは、主に、DMOSトランジ
スタの所望の逆バイアスブレークダウン電圧によって決
定される。逆バイアスにおいては、DMOSトランジス
タ内に形成される電光は、P型領域とN型領域との間の
接合において最大である。印加される逆バイアス電圧が
大きければ大きいほど、この電界は大きくなる。この電
界は、N型エピタキシャル層内への深さの関数として減
少する。なぜならば、電荷はN型エピタキンヤル層から
枯渇されるからである。又、この深さの関数としての減
少の割合は、N型エピタキシャル層内のドーパント濃度
に比例する。この電界がN型エピタキシャル層をN+埋
め込み層に達するまで枯渇させる場合には、接合ブレー
クダウンが発生する。
N型エピタキシャル層がDMOSトランジスタに対する
所望のブレークダウン電圧をサポートするのに必要なも
のよりも一層厚い場合には、該トランジスタの内部抵抗
は必要なものよりも大きく、それはパワースイッチング
用トランジスタにおける好ましくない特性である。更に
、N型エピタキシャル層が必要以上に厚いということは
、N型エピタキシャル層を成長させることは比較的コス
トが高いので、回路のコストを必要以上に上昇させるこ
ととなる。更に、N型エピタキシャル層が必要以上に厚
いということは、P十分離領域がN型エピタキシャル層
内に浸透するのに必要とされる拡散時間及び/又は温度
を増加させることを意味し、P十分離領域40を横方向
において所望範囲以上に拡大させ、且つその際に基板上
の高価な空間を所望以上に使用することとなる。
第6図に示した回路に対する理想的なN型エピタキシャ
ル層は、電界がDMOSI−ランジスタのN型エピタキ
シャル層をDMOSI−ランジスタのN十埋め込み層に
達するまで枯渇させる即ち空乏領域とさせる場合に臨界
的電界(シリコンの場合、約30V/μ)がDMOSP
−N接合に到達するようなドーパント濃度及び厚さを有
するしのである。しかしながら、所望のNMOS特性の
ためにNMOSPウェルを適切な深さへ拡散させるため
に比較的長い時間の間比較的高い暦度を使用することが
必要である場合には、DMOSトランジスタのN十埋め
込み層34は、所望以上に上方へ拡散し、N型エピタキ
シャル層の実効厚さを所望以上に威少させ、且つP十分
離領域が所望以上に横方向へ拡散し、基板上に回路を形
成するのに必要とされる横方向空間を増加させる。
第7図は、第6図の回路のNMOSPウェル領域42に
対する正味のキャリア濃度と深さとの間の典型的な所望
の値のプロットを示している。第6図及び第7図から理
解される如く、Pウェル領域42に対する典型的な所望
の深さ100は約5ミクロンであり、且つPウェル領域
42からN十埋め込み層36の上部境界への典型的な所
望の距離102は約3ミクロンである。これらの値を得
ようとする場合に、埋め込み層34,36.38の約4
.5ミクロンの上方向拡i104及び横方向拡散106
を実現するこーとが望ましい。P十分離領域の横方向拡
散距離108を約6.7ミクロンに制眼し、一方注入し
たP十分離ドーパントがP型エピタキシャル領域とN型
エピタキシャル領域の界面から約7.5ミクロンの距離
112に亘って上方へ拡散し且つN型エピタキシャル賄
域41の上部表面から約9ミクロンの距M114に亘っ
て下方へ拡散させることが望ましい。N型エピタキシャ
ル領域41は、好適には、約13ミクロンの厚さ110
と2.5Ω・cmの固有抵抗を有している。前述したパ
ラメータは、本発明に基づいてアルミニウムドーパント
とボロンドーパントを使用して形成したPウェル42を
使用して得ることが可能であり、例えば、第8図を参照
して以下に説明するPウェル形成パラメータを使用して
達成することが可能である。
しかしながら、典型的な従来のプロセスにおいてドーパ
ントとしてボロンのみを使用して形成したPウェル42
の場合においては(例えば、第9図を参照して後述する
パラメータを使用した場合)、約5ミクロンの実効深さ
にPウェル42が到達するのに必要とされる拡散時間及
び温度が増加し、埋め込み層34,36.38の上方拡
散104が約8ミクロンとなり、埋め込み層34,36
.38の横方向拡散106が約7.2ミクロンとなり、
P十分離上側拡散距離108が約10ミクロンとなり、
P十分離上方拡散距離112が約10ミクロンとなり、
且つP十分離下方拡散距離114が約12ミクロンとな
る。P十分離領域及びN十埋め込み層の横方向拡散が増
加する結果、P十分離40及びN十埋め込み層34.3
638用のイオン注入間の間隔110は、約6ミクロン
だけ増加されねばならず、回路全体をそれと対応して一
層大型化させる。更に、N十埋め込み層の上方拡散が増
加したことを補償するために、N型エピタキシャル層の
厚さ116は約16ミクロンに増加されねばならず、2
.5Ω・cmの固有抵抗をとる。
第8図は、本発明に基づいてアルミニウムドーパントと
ボロンドーパントの拡散によって形成したPウェルを具
備する第6図の回路のNMOSPウェル領域に対する不
純物及び正味キャリア濃度と深さとの関係の計算した値
のプロットである。
これらの値を計算するために、以下のパラメータを仮定
した。
01−0−0方位のN+シリコン基板上にP型エピタキ
シャル層32を戊長させ、P型層32は約15ミクロン
の厚さを有しており且つ2.0×1015cm−3のボ
ロンイオン不純物濃度を有している。
ON+埋め込み層領域を形成するために80Keyにお
いて2.OXIO”Cm−3のドーズでP型エピタキシ
ャル層32内にアンチモンイオンを注入し、次いて乾燥
酸素雰囲気中において1270℃の温度で300分間拡
散させ、次いで窒素雰囲気中において110分間で温度
を850℃へランプダウンさせる。
○全表面酸化物をエッチングした後に、シリコンのN型
エピタキシャル層41を1−0−0方1立で15ミクロ
ンの厚さに付着形成する。層41は2.OXIO”cm
−3の砒素イオン不純物濃度を有している。
0180KeVで5.25×1011cm−3のドーズ
でアルミニウムイオンを注入する(3.5X1 0 1
2c m−3の実効ドーズを得る、なぜならば、注入し
たアルミニウムイオンの約1/15のみが電気的に活性
状態となるものと考えられるからである)。
0 7 0 K e Vて5×1011cm−3のドー
ズでボロンイオンを注入する。
○乾燥酸素雰囲気中において1150℃で240分間に
亘り該注入物を拡散させ、次いで窒素雰囲気中において
90分間に亘り温度を850℃へランプダウンさせる。
第8図に示した如く、ボロンイオンは約3.7ミクロン
の深さへ拡散し、一方実効アルミニウムイオン濃度は約
12ミクロンの深さへ延び、Pウェルに対する正味のキ
ャリア濃度(P)を約6.4ミクロンとさせる。約7ミ
クロンの深さから約14ミクロンの深さへ、正味のキャ
リア濃度(N)は、N型エピタキシャル領域41のもの
であり、且つ約14ミクロン以下における一層高い正味
のキャリア濃度(N)はN十埋め込み層36のものであ
る。表示したグラフは、基板の上側に存在する酸化物層
の表面から与えたものであり、その酸化物層は3226
Aの厚さを有している。これらのパラメータで形成され
たPウェルの深さは所望の深さである5ミクロンよりも
多少大きいので、1150℃における240分間の拡散
時間は、所望の5ミクロンのPウェル深さを得るために
1150℃における約170分間の時間に減少させるこ
とが可能である。
第9図は、第8図のプロットとの比較のために、ボロン
ドーパントの拡散によって形成したPウェルを具備する
第6図の回路のNMOSPウェル領域に対する典型的な
不純物及び正味のキャリア濃度と深さとの関係の計算し
た値を示したプロットである。これらの値を計算するた
めに、以下のパラメータを仮定した。
01−0−0方位のN+シリコン基板上にP型エピタキ
シャル層32を形成し、このP型層32は約15ミクロ
ンの厚さを有しており且つ2.OX10l5cm−’の
ボロンイオン不純物濃度を有している。
080KeVにおいて2.OXIO”Cm−3のドーズ
でP型エピタキシャル層32内にアンチモンイオンを注
入して埋め込み層領域を形成し、次いで乾燥酸素雰囲気
中において1270℃の温度で300分間に亘って拡散
させ、次いで窒素雰囲気中において110分間に亘り温
度を850℃へランプダウンさせる。
○全表面酸化物をエッチングした後に、シリコンのN型
エピタキシャル層41を1−0−0方位で15ミクロン
の厚さに付着形成する。尚、層41は2.O×1013
cm−5cm ’の砒素イオン不純物濃度を有している
070KeVで3×1013cm−2cm−3のドーズ
でボロンイオンを注入する。
O乾燥酸素雰囲気中において1270℃で200分間に
亘り該注入物を拡散させ、次いで窒素雰囲気中において
90分間に亘り温度を850℃へランプダウンさせる。
第9図に示した如く、ボロンイオンは約10ミクロンの
深さへ拡散し、約5.3ミクロンのPウェルの正味のキ
ャリア濃度(P)深さを発生する。
約5.5ミクロンの深さから約13ミクロンの深さに亘
っての正味のキャリア濃度(N)は、N型エピタキシャ
ル領域41のものであり、且つ約13ミクロン以下の一
層高い正味のキャリア濃度(N)はN十埋め込み層36
のものである。図示した深さは、基板の上側に存在する
酸化物層の表面から与えたものであり、尚この酸化物層
は4703Aの厚さを有している。理解される如く、こ
の様な、P型ドーパントとしてボロンのみを使用して形
成した「スタンダード」なPウェルは、所望の5ミクロ
ンの深さのPウェルを得るためにはかなり高い拡散温度
を必要とする。
Pウェル領域42の拡散期間中にアルミニウムドーパン
トの浸透速度が速いので、N十埋め込み層34,36.
38は、同一のPウェル深さを得るためにボロンドーパ
ントのみを使用した場合と比較して、より少なく上方へ
移動する。その結果、Nエピタキシャル層41を比較的
清く維持することが可能であり、Nエピタキシャル層4
1とP十分離領域40との接合における表面積(従って
、容ffi)を減少させている。従って、Pウェルを形
成するためにボロンドーパントのみを使用する場合と比
較して、より高速のスイッチングトランジスタを製造す
ることが可能である。
更に、Nエピタキシャル層が比較的薄いということは、
P十分離領域40がNエピタキシャル層へ浸透するのに
必要な拡散時間を減少させ、その結果P十分離領域の横
方向拡散を減少させ且つトランジスタをウエハのより小
さな面積内に形成することを可能としている。
第8図と第9図とを比較すると、本発明に基づいてボロ
ンドーパントと共にドーパントとしてアルミニウムを使
用してNMOSPウェルを形成することにより、Pウェ
ルの深さを向上させ、一方ボロンドーパントのみを使用
して形成したPウェルの場合に必要とされる場合と比較
して拡散時間及び/又は温度を減少させることが可能で
あることが理解される。アルミニウムドーパントと共に
ボロンドーパントを使用することは、アルミニウムイオ
ンが電気的に不活性状熊となる傾向が大きいためにPウ
ェルの上部表面においての特性を制御することを容易と
し、特に、Pウェルの上側に存在する酸化物層内に酸素
が存在する場合には特にそうである。
Pウェルを形成する場合にボロンを使用する既存のプロ
セスへドーパントとしてアルミニウムを添加することが
可能である。ボロンのみを使用する既存のプロセスが与
えられる場合、P型不純物の表面濃度を著しく変化させ
ることなしに、与えられた拡散時間及び温度範囲に対し
て下側に存在するN型エピタキシャル層とのPウェル接
合の深さを増加させることが所望される場合がある。ボ
ロンと共にドーパントとしてアルミニウムを使用するこ
とにより、拡散時間及び温度を低い状態に維持したまま
で所望の接合深さを得ることが可能である。埋め込み層
の上方拡散を最小とすることが可能であり、Pウェルと
埋め込み層との距離を所望の値に維持することが可能で
ある。より高いブレークダウン電圧をサポートするのに
必要とされる空乏領域が得られるが、アルミニウムは電
気的に活性な表面不純物濃度に認識しうる程度に貢献す
るものではない。
従って、本発明に基づくアルミニウム/ボロンPウェル
は、回路要素の横方向寸法及び垂直方向寸法を減少させ
るために使用することが可能であり、製造処理時間(従
って、コスト)を低下させるために使用することが可能
であり、且つ動作速度を向上させたトランジスタを製造
することを可能としている。
本発明に基づいてPウェルを形成する場合に、以下のパ
ラメータの範囲が好適なものである。
○アルミニウムイオンを、100−200KeV(最も
好適には、約180KeV)の程度の比較的高いエネル
ギで且つ4×1013cm−3−7×1013cm−3
am−’の範囲内のドーズで注入して注入ドーズの約1
/15の割合である予定した電気的に活性なアルミニウ
ムイオンを発生する。電気的に活性−なアルミニウムド
ーパントの発生割合が低くなることを考慮してドーズを
増加させる限り、幾分低いエネルギを使用することも可
能である。
Oボロンイオンを50−”100KeVにおいて且つ4
×IO”−1×1013cm−3am−’の範囲内のド
ーズで注入する。好適には、高電圧NMOS用に約70
  80KeVにおいて低ドーズのボロンイオン注入を
行なう。又、低いドーズは、低エネルギで注入される高
いドーズの場合よりも、シリコン結晶に対する格子損傷
の発生はより少ない。
○ボロン及びアルミニウムのイオン注入を露出表面又は
酸化物層を介して行ない、且つ好適には、結晶格子損傷
を減少するのに役立つスクリーン酸化物層を介して行な
う。酸化物層が存在することを補償するために、好適に
は、必要に応しドーズを増加させる。
01100−1200℃において100−300分間に
亘り拡散を行なう。好適には、約1150℃において約
170分間に亘り拡散を行なう。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、こ
こに示した場合よりもある条件下においては電気的に活
性なアルミニウムドーパントのより高い割合を得ること
が可能な場合もある。その場合には、アルミニウムのド
ーズ量を対応して減少させることが可能である。
更に、ボロンドーパント及びアルミニウムドーパントを
注入する順序は、前述した具体例に与えられた順番で必
ずしも行なわれねばならないものではない。更に、上述
した拡散時間は、拡散温度を高めることにより幾分減少
させることが可能であり、その逆も又真である。拡散は
、7上述した如く単一のステップではなく、逐次的な加
熱ステップにおいて実施することも可能である。
【図面の簡単な説明】
第1図は本発明に基づいてPウェルを拡散形成したN型
エピタキシャル領域を示した概略断面図、第2図は第1
図の2−2線に沿ってとったN型エピタキシャル領域の
表面下側の不純物濃度を定性的に示したグラフ図、第3
図は本発明に基づいてNエピタキシャル領域内にボロン
とアルミニウムとを拡散させることによって形成したP
ウェルに対する不純物濃度と深さとの計算した値を示し
たグラフ図、第4図は第3図のグラフと比較するために
P型ドーパントとしてアルミニウムとボロンとを使用し
た許容可能なPウェルを発生する拡散ステップにおいて
P型ドーパントとしてボロンのみを使用することによっ
て得られる許容不能のPウェルにおける不純物濃度と深
さとの計算した値を示したグラフ図、第5図は第3図の
グラフと比較するためにNエピタキシャル領域内にボロ
ンの拡散によって形成された典型的な従来のPウェルに
対する不純物濃度と深さの計算した値を示したグラフ図
、第6図は本発明に基づいて製造することの可能なモノ
リシックDCMOS rスマートパワー」回路の一部を
示したほ略断面図、第7図は第6図の回路のNMOSP
ウェル領域に対する正味のキャリア濃度と深さとの典型
的な所望の値を示したグラフ図、第8図は本発明に基づ
いてアルミニウムドーパントとボロンドーパントの拡散
により形成したPウェルを有する第6図の回路のNMO
SPウェル領域に対する不純物及び正味のキャリア濃度
と深さとの計算した値を示したグラフ図、第9図は第8
図のグラフと比較するためにボロンドーパントの拡散の
みによって形成したPウェルを具備する第6図に示した
ものと同様の回路の典型的なNMOSPウェル領域に対
する典型的な不純物及び正味のキャリア濃度と深さとの
計算した値を示したグラフ図、である。 (符号の説明) 10:N型エピタキシャル領域 12:Pウェル 18:ソース領域 20:ドレイン領域 22:ゲート領域 30:基板

Claims (1)

  1. 【特許請求の範囲】 1、N型エピタキシャル層内に形成したPウェルを持っ
    た少なくとも1個のNMOSトランジスタを有する集積
    回路において、前記Pウェルが比較的高い拡散率の第一
    P型ドーパントと比較的低い拡散率の第二P型ドーパン
    トから構成されており、前記ドーパントは前記N型エピ
    タキシャル層内に拡散されて所定深さにおいて前記N型
    エピタキシャル層と実効的Pウェル接合を形成している
    ことを特徴とする集積回路。 2、特許請求の範囲第1項において、前記Pウェルの下
    部領域は、比較的高い濃度の前記第一P型ドーパントの
    電気的活性イオンを有しており、且つ前記Pウェルの下
    部領域は、比較的高い濃度の前記第二P型ドーパントの
    電気的活性イオンを有しており、前記実効的Pウェル接
    合深さが前記第一P型ドーパントによって決定されるこ
    とを特徴とする集積回路。 3、特許請求の範囲第2項において、P型層が前記N型
    エピタキシャル層の下側に位置しており、且つN+埋め
    込み層の実効的上部境界は前記Pウェル接合深さ下側の
    所定の距離に位置しており、前記実効的Pウェル接合と
    前記N+埋め込み層との間に位置している前記N型エピ
    タキシャル層・の領域が、所定の逆バイアス電圧を支持
    するのに十分な深さの空乏領域を画定していることを特
    徴とする集積回路。 4、特許請求の範囲第1項乃至第3項のうちの何れか1
    項において、前記第一P型ドーパントがアルミニウムを
    有しており、且つ前記第二P型ドーパントがボロンを有
    していることを特徴とする集積回路。 5、特許請求の範囲第4項において、前記少なくとも1
    個のNMOSトランジスタが、更に、互いに離隔した位
    置において前記Pウェル内にイオン注入によって形成し
    たN+ソース領域とドレイン領域とを有しており、ゲー
    ト酸化物層が前記N+ソース領域とドレイン領域との間
    に位置し前記Pウェルの上表面領域に設けられており、
    前記ゲート酸化物層の上側に上部ゲートが設けられてい
    ることを特徴とする集積回路。 6、特許請求の範囲第5項において、前記P型層がN+
    物質の上方に位置したエピタキシャル層であり、前記集
    積回路が、更に、少なくとも1個のDMOSトランジス
    タを有しており、前記DMOSトランジスタは、少なく
    とも1個のP型分離領域によって前記少なくとも1個の
    NMOSトランジスタから電気的に分離されており、且
    つ前記N型エピタキシャル層と前記N+物質とを電気的
    に接続するために前記P型エピタキシャル層を介して延
    在するN型フィードスルー領域を有していることを特徴
    とする集積回路。 7、特許請求の範囲第6項において、更に、少なくとも
    1個のPMOSトランジスタが設けられており、前記P
    MOSトランジスタは、前記少なくとも1個のNMOS
    トランジスタから電気的に分離されると共に、少なくと
    も1個のP型分離領域によって前記少なくとも1個のD
    MOSトランジスタから電気的に分離されていることを
    特徴とする集積回路。 8、特許請求の範囲第7項において、前記P型分離領域
    がアルミニウムイオンでドープされていることを特徴と
    する集積回路。 9、N型エピタキシャル層内にPウェルを形成する方法
    において、迅速に拡散する第一ドーパント及びそれより
    遅く拡散する第二ドーパントを前記N型エピタキシャル
    層内に拡散させて前記第一及び第二ドーパントの拡散深
    さの間の深さにおいて前記N型エピタキシャル層との接
    合を持った実効的にドープされたPウェルを形成するス
    テップを有することを特徴とする方法。 10、特許請求の範囲第9項において、前記第一ドーパ
    ントがアルミニウムであり且つ前記第二ドーパントがボ
    ロンであることを特徴とする方法。 11、N+埋め込み層上方のN型エピタキシャル層内に
    Pウェルを形成する方法において、(a)P型層内にN
    型ドーパントを注入し、(b)前記N型エピタキシャル
    層を前記P型層上に付着形成し、 (c)迅速に拡散する第一P型ドーパント及びより遅く
    拡散する第二P型ドーパントを前記N型エピタキシャル
    層内に注入し、 (d)前記N型エピタキシャル層内に前記P型ドーパン
    トの拡散によってPウェルを形成し且つ前記N型ドーパ
    ントの拡散によってN+埋め込み層が形成されるように
    前記N型ドーパント及び前記P型ドーパントを拡散させ
    、前記Pウェルが前記N+埋め込み層から離隔された実
    効的接合深さを有しており所定の印加電圧を支持するた
    めに十分な深さの前記N型エピタキシャル層内に空乏領
    域を画定することを特徴とする方法。 12、特許請求の範囲第11項において、前記第一P型
    ドーパントがアルミニウムであり且つ前記第二P型ドー
    パントがボロンであることを特徴とする方法。 13、4×10^1^3−7×10^1^3cm^−^
    3の濃度で100−200KeVのエネルギでアルミニ
    ウムイオンを注入し、4×10^1^1−1×10^1
    ^3cm^−^3の濃度で50−100KeVのエネル
    ギでボロンイオンを注入し、且つ1100−1200℃
    の温度で100−360分の間拡散して形成されたN型
    領域の半導体物質を有するPウェル。 14、NMOSトランジスタにおいて、 (a)P型シリコン層、 (b)前記P型層上に付着形成したN型エピタキシャル
    層、 (c)4×10^1^3−7×10^1^3cm^−^
    3の濃度で100−200KeVのエネルギでアルミニ
    ウムイオンを注入し且つ4×10^1^1−1×10^
    1^3cm^−^3の濃度で50−100KeVのエネ
    ルギでボロンイオンを注入し且つ1100−1200℃
    の温度で100−360分の間拡散することにより前記
    N型領域の半導体物質内に形成したPウェル、(d)前
    記Pウェル領域内においてソース及びドレインを形成す
    るN+領域、 (e)前記N型エピタキシャル領域内において且つ前記
    Pウェル領域に隣接して前記N型エピタキシャル領域へ
    のコンタクトを形成するN+領域、を有することを特徴
    とするNMOSトランジスタ。 15、特許請求の範囲第14項において、前記アルミニ
    ウムイオン及び前記ボロンイオンが所定の深さにおいて
    前記N型エピタキシャル層と実効的Pウェル接合を形成
    し、前記NMOSトランジスタが、更に、前記Pウェル
    領域の下側に位置したN+埋め込み層を有しており、前
    記N+埋め込み層は、前記実効的Pウェル接合から離隔
    した上部境界を持っており、所定の逆バイアス電圧を支
    持するために十分な深さの前記N型エピタキシャル層内
    に空乏領域を画定していることを特徴とするNMOSト
    ランジスタ。 16、少なくとも1個のDMOS回路要素と少なくとも
    1個のNMOS回路要素とを有するモノリシック回路に
    おいて、N+シリコン基板、前記N+シリコン基板上に
    付着形成されたP型エピタキシャル層、前記P型エピタ
    キシャル層上に付着形成したN型エピタキシャル層、を
    有しており、前記DMOS回路要素が前記基板及び前記
    エピタキシャル層の第一領域内に形成されており、且つ
    前記NMOS回路要素が前記エピタキシャル層の第二領
    域内に形成されており、前記NMOS回路要素がアルミ
    ニウムイオンとボロンイオンの注入及び拡散によって前
    記N型エピタキシャル層の前記第二領域内に形成された
    Pウェルを有していることを特徴とするモノリシック回
    路。 17、特許請求の範囲第16項において、更に、前記エ
    ピタキシャル層の第三領域内に形成した少なくとも1個
    のPMOS回路要素を有することを特徴とするモノリシ
    ック回路。 18、特許請求の範囲第16項又は第17項において、
    前記アルミニウムイオンが4×10^1^3−7×10
    ^1^3cm^−^3の濃度で100−200KeVの
    エネルギで注入しており、前記ボロンイオンが4×10
    ^1^1−1×10^1^3cm^−^3の濃度で50
    −100KeVのエネルギで注入したものであり、且つ
    前記注入したアルミニウムイオン及び前記注入したボロ
    ンイオンが1100−1200℃の温度で100−36
    0分の間拡散したものであることを特徴とするモノリシ
    ック回路。
JP2118845A 1989-05-10 1990-05-10 アルミニウム/ボロン pウェル Pending JPH0318064A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
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CN107887263A (zh) * 2016-09-30 2018-04-06 中国科学院苏州纳米技术与纳米仿生研究所 用于锌扩散的装置及其锌扩散方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192712A (en) * 1992-04-15 1993-03-09 National Semiconductor Corporation Control and moderation of aluminum in silicon using germanium and germanium with boron
EP0698283A1 (en) * 1994-03-15 1996-02-28 National Semiconductor Corporation A semiconductor device having a self-aligned p-well within a p-buried-layer
DE69838453D1 (de) 1998-12-09 2007-10-31 St Microelectronics Srl Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren
EP1047133A1 (en) * 1999-04-23 2000-10-25 STMicroelectronics S.r.l. Method for producing devices for control circuits integrated in power devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
JPS5879751A (ja) * 1981-11-06 1983-05-13 Fujitsu Ltd 相補型半導体装置
US4512816A (en) * 1982-02-26 1985-04-23 National Semiconductor Corporation High-density IC isolation technique capacitors
US4746964A (en) * 1986-08-28 1988-05-24 Fairchild Semiconductor Corporation Modification of properties of p-type dopants with other p-type dopants
JPS63198367A (ja) * 1987-02-13 1988-08-17 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887263A (zh) * 2016-09-30 2018-04-06 中国科学院苏州纳米技术与纳米仿生研究所 用于锌扩散的装置及其锌扩散方法

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