DE3831288A1 - Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt - Google Patents

Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt

Info

Publication number
DE3831288A1
DE3831288A1 DE3831288A DE3831288A DE3831288A1 DE 3831288 A1 DE3831288 A1 DE 3831288A1 DE 3831288 A DE3831288 A DE 3831288A DE 3831288 A DE3831288 A DE 3831288A DE 3831288 A1 DE3831288 A1 DE 3831288A1
Authority
DE
Germany
Prior art keywords
layer
silicon compound
forming
polysilicon
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE3831288A
Other languages
English (en)
Inventor
Kyu-Hyun Choi
Heyung-Sub Lee
Jung-Whan Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE3831288A1 publication Critical patent/DE3831288A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20Resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/15Static random access memory [SRAM] devices comprising a resistor load element
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/019Contacts of silicides
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/147Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiter-Einrichtungen und insbesondere ein Verfahren zum Erzielen einer Verringerung des Kontaktwiderstandes zwischen einzelnen Schichten beim Kontaktieren einer eine Siliziumverbindung aufweisenden Schicht mit einer polykristallines Silizium (Polysilizium) aufweisenden Schicht beim Fertigen von Halbleiter-Einrichtungen.
Die übliche (Speicher-)Zelle derzeit benutzter statischer RAMs (Static Random Access Memory, statischer Speicher mit freiem Zugriff) besteht aus vier Transistoren und zwei Lastwiderständen, die, wie in Fig. 1 dargestellt, aufgebaut bzw. zusammengeschaltet sind. Sie weist - vergleichbare Fig. 1 - zwei Paare, bestehend aus einer Serienschaltung eines MOS-Transistors und eines hohen Widerstandes (R 1, T 1) und (R 2, T 2), auf, die zwischen einer Versorgungsspannung Vcc und einer Grundspannung Vss liegen. Knotenpunkte 1 bzw. 2 zwischen den hohen Widerständen und den MOS-Transistoren sind jeweils über kreuz verbunden mit den Gates 3 bzw. 4 der MOS-Transistoren T 2 bzw. T 1. Weitere MOS-Transistoren T 3, T 4, deren Gates mit einer Wortleitung WL verbunden sind, sind zwischen die Knotenpunkte 1, 2 und Bitleitungen BL bzw. zwischengeschaltet. Herkömmlicherweise werden die bei dem statischen RAM benutzten Transistor-Gates 3, 4 aus der eine Siliziumverbindung oder eine Polysiliziumverbindung aufweisenden Struktur hergestellt, in der die Siliziumverbindung auf der polykristallinen Siliziumschicht ausgebildet ist, und die Lastwiderstände R 1, R 2 werden aus dem polykristallinen Silizium hergestellt.
Das Verfahren nach dem Stand der Technik zum Kontaktieren des eine Siliziumverbindung aufweisenden Gates mit dem Polysilizium-Widerstand ist wie folgt. Zuerst wird ein Gate ausgebildet und eine isolierende Schicht wird über die gesamte Oberfläche des Substrats gelegt, in dem das Gate ausgebildet ist. Sodann wird in der isolierenden Schicht ein Kontaktfenster ausgebildet und anschließend hierüber eine Polysiliziumschicht gelegt. Ob hierbei jedoch der korrekte ohmsche Kontakt erzielt werden kann, hängt in großem Maße von den Bedingungen ab, unter denen das Polysilizium aufgebracht wird; Fehler beim Versuch, einen solchen korrekten ohmschen Kontakt zu erzielen, führen oft zum Ausbilden sehr hoher Widerstände in der Größenordnung von mehr als Dutzenden kOhm, selbst wenn das Polysilizium auf einer sehr sauberen Siliziumverbindung aufgebracht ist, bei der die isolierende Schicht im Verlauf der Ausbildung des Kontaktfehlers völlig weggeätzt ist. Wird der Kontaktwiderstand zwischen der Siliziumverbindung und dem Polysilizium sehr hoch, so tritt das Problem auf, daß dieser Kontaktwiderstand den von der Versorgungsspannung Vcc kommenden, durch die Lastwiderstände R 1, R 2 fließenden Strom begrenzt. Dies führt daher zu einem Fehler beim Kompensieren des Leckstroms durch die Transistoren T 1 bis T 4, was häufig im Speicherzustand zu Datenfehlern führt.
Ziel der Erfindung ist es daher, ein Verfahren zum Herstellen einer Halbleiter-Einrichtung zu schaffen, die einen geringen Kontaktwiderstand in dem Kontaktbereich zwischen einer Siliziumverbindung und einer Polysilizium-Schicht aufweist.
Merkmale und Vorteile des erfindungsgemäßen Verfahrens werden nachfolgend anhand der Zeichnung erläutert. Hierbei zeigen:
Fig. 1 ein schematisches elektrisches Schaltbild, in dem die Struktur eines SRAMs dargestellt ist;
Fig. 2A bis 2D Teilschnittdarstellungen einzelner Herstellungsstufen bei einem bevorzugten Ausführungsbeispiel gemäß der Erfindung und
Fig. 3A bis 3C Teilschnittdarstellungen einzelner Herstellungsstufen bei einem weiteren Ausführungsbeispiel gemäß der Erfindung.
Die Fig. 2A bis 2D zeigen die einzelnen Fertigungsschritte in dem in Fig. 1 dargestellten Kontaktbereich 5, 6 zwischen den Widerständen und dem Polysilizium, wobei die Polysiliziumverbindung als Transistor-Gate und das Polysilizium als Lastwiderstand benutzt werden. In Fig. 2A wird eine Oxydschicht 11 auf einem Silizium-Halbleitersubstrat 10 ausgebildet. Sodann werden nacheinander eine mit Phosphor (P), Arsen (As) oder POCl₃ dotierte Polysiliziumschicht 12 und eine eine Siliziumverbindung aufweisende Schicht 13 aufgebracht, um auf der Oxydschicht 11 ein Gate auszubilden. Es wird also mit Hilfe eines herkömmlichen photolithographischen Verfahrens ein eine Polysiliziumverbindung (Polyzid) aufweisendes Gate 14 ausgebildet, das aus der Polysiliziumschicht 12 und der eine Siliziumverbindung (Silizid) aufweisenden Schicht 13 besteht.
Als nächstes wird - Fig. 2B - eine isolierende Oxydschicht 15 über der gesamten Oberfläche des Substrats und des die Polysiliziumverbindung aufweisenden Gates 14 ausgebildet. Um eine Maske zum Ausbilden eines Kontaktfensters herzustellen, wird ein Photoresistlack 16 auf die isolierende Oxydschicht 15 aufgebracht. Nachdem das Kontaktfenster 17 mittels eines wohlbekannten Ätzverfahrens ausgebildet ist, wird über der gesamten Oberfläche des Substrats eine Ionenimplantation mit hoher Dosis ausgeführt, wobei der Photoresistlack als Ionenimplantationsmaske benützt wird, wie dies in Fig. 2C gezeigt ist. Die hochdosierte Ionenimplantation erfolgt also in die in dem Kontaktfenster befindliche Siliziumverbindung 13 hinein. Als nächstes wird der Photoresistlack 16 entfernt und hierauf eine Polysilizium-Schicht 18 für einen Abschnitt oder ein Element eines Lastwiderstandes ausgebildet. Bei dem Ausführungsbeispiel erfolgt die Ionenimplantation hoher Dosis vorzugsweise nur in den Abschnitt der Siliziumverbindung des Kontaktfensters hinein, um so den Kontaktwiderstand zwischen der Polysilizium-Schicht 18 und dem die Polysiliziumverbindung aufweisenden Gate 14 zu verringern.
Die Fig. 3A bis 3C zeigen Teilschnittdarstellungen der einzelnen Herstellungsschritte bei einem anderen erfindungsgemäßen Ausführungsbeispiel, durch die sich ebenfalls der Kontaktwiderstand zwischen der Polysilizium-Schicht und dem eine Polysiliziumverbindung aufweisenden Gate verringern läßt; es sind hierbei dieselben Bezugszeichen verwendet, um auf dieselben Abschnitte oder Elemente wie in den Fig. 2A bis 2D hinzuweisen.
In Fig. 3A wird die Oxydschicht 11 auf dem Halbleiter-Substrat 10 ausgebildet, und die mit Phosphor dotierte Polysilizium-Schicht 12 und die eine Siliziumverbindung aufweisende Schicht 13 werden hierauf nacheinander aufgebracht, um auf der Oxydschicht 13 ein Gate herzustellen. Hier hinein erfolgt dann die Ionenimplantation mit hoher Dosis. Das die Polysiliziumverbindung aufweisende Gate 14 in Fig. 3B wird durch das wohlbekannte photolithographische Verfahren ausgebildet, und die isolierende Oxydschicht 15 läßt man über die gesamte obere Oberfläche des Substrats aufwachsen. Im Anschluß an das Aufbringen des Photoresistlacks 16 auf diese Isolierschicht erfolgt das Ausbilden des Kontaktfensters 17 mit Hilfe desselben photolithographischen Verfahrens. Anschließend wird der Photoresistlack 16 entfernt. Als nächstes läßt man, wie in Fig. 3C dargestellt, das Polysilizium aufwachsen, um einen Abschnitt oder ein Element eines Lastwiderstandes zu erhalten.
Der nachstehenden Tafel A, die den jeweiligen Kontaktwiderstand bei unterschiedlichen Einrichtungen zeigt, läßt sich gut entnehmen, daß der durch das erfindungsgemäße Verfahren hergestellte Kontaktwiderstand in dem Kontaktbereich zwischen dem Polysilizium und der Siliziumverbindung einen viel niedrigeren Wert aufweist als denjenigen nach dem Stand der Technik. In der Tabelle zeigt eine Spalte A den jeweiligen Kontaktwiderstand bei der erfindungsgemäßen Einrichtung, während eine weitere Spalte B den jeweiligen Kontaktwiderstand bei der Einrichtung gemäß einem Stand der Technik zeigt, wie sie jeweils im Verlauf einer Serie von Tests ermittelt wurden.
Tabelle A
Wie vorher schon erwähnt, erhält man durch das erfindungsgemäße Verfahren einen äußerst niedrigen ohmschen Kontakt zwischen einer eine Siliziumverbindung aufweisenden Schicht und einer Polysilizium-Schicht in einer Halbleiter-Einrichtung dadurch, daß die Polysilizium-Schicht auf der die Siliziumverbindung aufweisenden Schicht ausgebildet wird und anschließend eine Ionenimplantation mit hoher Dosis erfolgt, wodurch es in ihrem Kontaktbereich ermöglicht ist, den Stromverlust zu verringern. Darüber hinaus führt der geringe Kontaktwiderstand dazu, die Wahrscheinlichkeit von Datenfehlern zu verringern, die auf die Tatsache zurückzuführen sind, daß der Kontaktwiderstand zwischen dem die Siliziumverbindung aufweisenden Gate und dem Polysilizium-Lastwiderstand so hoch wird, daß er den von der Versorgungsspannungsquelle kommenden, durch die Lastwiderstände fließenden Strom begrenzt und dabei Fehler beim Kompensieren des Leckstroms durch die Transistoren auftreten.
Die Erfindung ist vorstehend zwar hauptsächlich unter Bezugnahme auf das bevorzugte Ausführungsbeispiel erläutert, bei dem der Kontaktabschnitt zwischen der Siliziumverbindung des Gates und dem Polysilizium des Lastwiderstands in SRAMs berücksichtigt ist, es sei jedoch angemerkt, daß sich für den Fachmann verschiedene Abänderungen des zur Erläuterung verwendeten Ausführungsbeispieles ergeben, ohne daß dadurch der Rahmen des Erfindungsgedankens verlassen würde. Die Erfindung läßt sich außer für SRAMs auch insbesondere bei jedem Kontaktbereich zwischen Siliziumverbindungen und Polysilizium gut anwenden.

Claims (4)

1. Verfahren zum Herstellen einer Halbleiter-Einrichtung mit ohmschem Kontakt, dadurch gekennzeichnet, daß das Verfahren die folgenden Schritte aufweist:
  • - Ausbilden einer Polysilizium-Schicht (12) und hierauf einer aus einer Siliziumverbindung (13) bestehenden Schicht über einem Teil einer oberen Fläche eines Halbleitersubstrats (10);
  • - Ausbilden einer Isolationsschicht (15) über die die Siliziumverbindung aufweisenden Schicht (13) und der gesamten oberen Fläche des Substrats (10);
  • - Ausbilden eines Kontaktfensters (17) durch Abätzen des Teilbereichs der Isolationsschicht (15) über der die Siliziumverbindung aufweisenden Schicht (13); und
  • - Ausbilden einer Polysilizium-Schicht (18) über die gesamte obere Fläche des Substrats (10) nach durch das Kontaktfenster (17) hindurch erfolgter Ionenimplantation.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ionenimplantation ausgeführt wird durch ein in die Siliziumverbindung (13) hinein erfolgendes hohes N-Typ-Dotieren.
3. Verfahren zum Herstellen einer Halbleiter-Einrichtung mit ohmschem Kontakt, dadurch gekennzeichnet, daß das Verfahren die folgenden Verfahrensschritte aufweist:
  • - Ausbilden einer Polysilizium-Schicht (12) und hierauf einer eine Siliziumverbindung aufweisenden Schicht (13) über die gesamte obere Fläche eines Halbleitersubstrats (10) und Durchführen einer hierauf erfolgenden Ionenimplantation;
  • - Ausbilden einer Isolationsschicht (15) über die die Siliziumverbindung aufweisenden Schicht (13) und die gesamte obere Fläche des Substrats (10);
  • - Ausbilden eines Kontaktfensters (17) durch Abätzen eines Teilbereichs der Isolationsschicht (15); und
  • - Ausbilden einer Polysilizium-Schicht (18) über der gesamten oberen Fläche des Substrats (10) zum Herstellen eines Kontakts zwischen der Siliziumverbindung (13) und der Polysilizium-Schicht (18) durch das Kontaktfenster (17) hindurch.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Ionenimplantation ausgeführt wird durch ein in die Siliziumverbindung (13) hinein erfolgendes hohes N-Typ-Dotieren.
DE3831288A 1987-09-30 1988-09-14 Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt Ceased DE3831288A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870010932A KR900008868B1 (ko) 1987-09-30 1987-09-30 저항성 접촉을 갖는 반도체 장치의 제조방법

Publications (1)

Publication Number Publication Date
DE3831288A1 true DE3831288A1 (de) 1989-04-20

Family

ID=19264899

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3831288A Ceased DE3831288A1 (de) 1987-09-30 1988-09-14 Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt

Country Status (7)

Country Link
US (1) US5013686A (de)
JP (1) JPH01109748A (de)
KR (1) KR900008868B1 (de)
DE (1) DE3831288A1 (de)
FR (1) FR2621172B1 (de)
GB (1) GB2210503B (de)
NL (1) NL190680C (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108834U (de) * 1988-01-12 1989-07-24
US5200356A (en) * 1988-07-29 1993-04-06 Sharp Kabushiki Kaisha Method of forming a static random access memory device
JP2858837B2 (ja) * 1989-12-27 1999-02-17 三洋電機株式会社 半導体装置の製造方法
US5172211A (en) * 1990-01-12 1992-12-15 Paradigm Technology, Inc. High resistance polysilicon load resistor
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5168076A (en) * 1990-01-12 1992-12-01 Paradigm Technology, Inc. Method of fabricating a high resistance polysilicon load resistor
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5541131A (en) * 1991-02-01 1996-07-30 Taiwan Semiconductor Manufacturing Co. Peeling free metal silicide films using ion implantation
US5346836A (en) * 1991-06-06 1994-09-13 Micron Technology, Inc. Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects
DE69222393T2 (de) * 1991-11-08 1998-04-02 Nec Corp Verfahren zur Herstellung einer Halbleiteranordnung mit einer Widerstandsschicht aus polykristallinem Silizium
TW230266B (de) * 1993-01-26 1994-09-11 American Telephone & Telegraph
US5395799A (en) * 1993-10-04 1995-03-07 At&T Corp. Method of fabricating semiconductor devices having electrodes comprising layers of doped tungsten disilicide
DE19521006C2 (de) 1994-06-08 2000-02-17 Hyundai Electronics Ind Halbleiterbauelement und Verfahren zu seiner Herstellung
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
US6019906A (en) * 1998-05-29 2000-02-01 Taiwan Semiconductor Manufacturing Company Hard masking method for forming patterned oxygen containing plasma etchable layer
JP2000124219A (ja) 1998-08-11 2000-04-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100767540B1 (ko) * 2001-04-13 2007-10-17 후지 덴키 홀딩스 가부시끼가이샤 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0022474A1 (de) * 1979-07-03 1981-01-21 Siemens Aktiengesellschaft Verfahren zum Herstellen von niederohmigen, diffundierten Bereichen bei der Silizium-Gate-Technologie
DE3530897A1 (de) * 1984-08-31 1986-03-13 Hitachi, Ltd., Tokio/Tokyo Integrierte halbleiterschaltung

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
JPS5582458A (en) * 1978-12-18 1980-06-21 Toshiba Corp Preparation of semiconductor device
CA1142261A (en) * 1979-06-29 1983-03-01 Siegfried K. Wiedmann Interconnection of opposite conductivity type semiconductor regions
US4388121A (en) * 1980-03-21 1983-06-14 Texas Instruments Incorporated Reduced field implant for dynamic memory cell array
GB2077993A (en) * 1980-06-06 1981-12-23 Standard Microsyst Smc Low sheet resistivity composite conductor gate MOS device
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
JPS57102049A (en) * 1980-12-17 1982-06-24 Fujitsu Ltd Formation of multilayer wiring
JPS5832446A (ja) * 1981-08-20 1983-02-25 Sanyo Electric Co Ltd シリサイドの形成方法
DE3138960A1 (de) * 1981-09-30 1983-04-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erzeugung elektrisch leitender schichten
US4597153A (en) * 1982-11-19 1986-07-01 General Motors Corporation Method for mounting plastic body panel
US4443930A (en) * 1982-11-30 1984-04-24 Ncr Corporation Manufacturing method of silicide gates and interconnects for integrated circuits
US4450620A (en) * 1983-02-18 1984-05-29 Bell Telephone Laboratories, Incorporated Fabrication of MOS integrated circuit devices
US4528582A (en) * 1983-09-21 1985-07-09 General Electric Company Interconnection structure for polycrystalline silicon resistor and methods of making same
US4519126A (en) * 1983-12-12 1985-05-28 Rca Corporation Method of fabricating high speed CMOS devices
IT1213120B (it) * 1984-01-10 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante.
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4640844A (en) * 1984-03-22 1987-02-03 Siemens Aktiengesellschaft Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon
US4581623A (en) * 1984-05-24 1986-04-08 Motorola, Inc. Interlayer contact for use in a static RAM cell
US4663825A (en) * 1984-09-27 1987-05-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US4604789A (en) * 1985-01-31 1986-08-12 Inmos Corporation Process for fabricating polysilicon resistor in polycide line
FR2578272B1 (fr) * 1985-03-01 1987-05-22 Centre Nat Rech Scient Procede de formation sur un substrat d'une couche de siliciure de tungstene, utilisable notamment pour la realisation de couches d'interconnexion des circuits integres.
US4740479A (en) * 1985-07-05 1988-04-26 Siemens Aktiengesellschaft Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
JPS62147757A (ja) * 1985-12-21 1987-07-01 Nippon Gakki Seizo Kk 抵抗形成法
JPH03131875A (ja) * 1989-10-17 1991-06-05 Nec Niigata Ltd 液晶シャッタ式電子写真プリンタ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0022474A1 (de) * 1979-07-03 1981-01-21 Siemens Aktiengesellschaft Verfahren zum Herstellen von niederohmigen, diffundierten Bereichen bei der Silizium-Gate-Technologie
DE3530897A1 (de) * 1984-08-31 1986-03-13 Hitachi, Ltd., Tokio/Tokyo Integrierte halbleiterschaltung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Hu, G.J. und Tsai, M.Y.: Buried Contact in IC Technology. In: IBM TDB, Bd. 24, Nr. 7B, Dez. 1981, S. 3696-3697. *
Murarka, S.P.: Silicides for VLSI Applications, Academic Press 1983 *
Shatzkes, M und Sugerman, A.: Via Hole Contact Resistance Field Improvement. In IBM TDB, Bd. 24, Nr. 9, Feb. 1982, S. 4740 *

Also Published As

Publication number Publication date
KR900008868B1 (ko) 1990-12-11
GB2210503B (en) 1991-01-09
GB2210503A (en) 1989-06-07
KR890005840A (ko) 1989-05-17
FR2621172A1 (fr) 1989-03-31
FR2621172B1 (fr) 1991-02-01
NL190680C (nl) 1994-06-16
NL190680B (nl) 1994-01-17
JPH0423423B2 (de) 1992-04-22
NL8802375A (nl) 1989-04-17
JPH01109748A (ja) 1989-04-26
US5013686A (en) 1991-05-07
GB8822855D0 (en) 1988-11-02

Similar Documents

Publication Publication Date Title
DE3831288A1 (de) Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE3204039A1 (de) Halbleiterspeicheranordnung und verfahren zu ihrer herstellung
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE3650248T2 (de) Verfahren zur Herstellung von integrierten Halbleiterschaltungen mit einem bipolaren Transistor und einem Feldeffekttransistor mit isolierter Steuerelektrode.
DE10241158A1 (de) Halbleiterspeichervorrichtung und Verfahren zum Herstellen der Gleichen
DE4303441A1 (de)
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE19638684A1 (de) Halbleitervorrichtung mit einem Kontaktloch
DE3414057A1 (de) Halbleiter-speichervorrichtung und verfahren zu deren herstellung
EP0024311A2 (de) Verfahren zum Herstellen eines hochintegrierten Festwertspeichers
DE3910033A1 (de) Halbleiterspeicher und verfahren zu dessen herstellung
DE3851416T2 (de) Statische Direktzugriffshalbleiterspeicheranordnung.
DE19860829A1 (de) Halbleiterbaustein und Verfahren zu dessen Herstellung
DE2418906B2 (de) Verfahren zur Verbindung der in einer Halbleiterscheibe erzeugten Schaltungskreise
DE69027474T2 (de) Statischer Speicher
DE4209364A1 (de) Cmos-sram und verfahren zu dessen herstellung
EP0012863B1 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit herabgesetzter parasitärer Kapazität
DE3134233C2 (de)
DE19824209A1 (de) Halbleitervorrichtung
DE4312468A1 (de) Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung
DE3046524A1 (de) "halbleitervorrichtung und verfahren zu ihrer herstellung"
EP0931340B1 (de) Halbleiter-festwertspeicher und verfahren zu seiner herstellung
DE19501558A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
EP0749156A1 (de) Halbleiteranordnung mit selbstjustierten Kontakten und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: SAMSUNG ELECTRONICS CO., LTD., SUWON, KR

8131 Rejection