KR200157364Y1

KR200157364Y1 - 반도체 소자의 에스램 셀 구조

Info

Publication number: KR200157364Y1
Application number: KR2019930013421U
Authority: KR
Inventors: 김현우
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1993-07-20
Filing date: 1993-07-20
Publication date: 1999-09-15
Also published as: KR950004833U

Abstract

본 고안은 반도체 소자의 셀 구조에 관한 것으로서, 특히 길이가 긴 곡선모양의 1개의 저항 부하만을 사용하여 셀의 구조에 관계없이 일정한 값 이상의 저항 값을 갖도록 하는 에스 램 소자의 셀 구조에 관한 것이다.

이를 위하여 저항 부하와 제1 및 제2드라이버 트랜지스터(4)(4')로 구성된 1쌍의 인버터가 서로 교차 연결된 플립 플롭 구성을 갖는 에스 램 소자의 셀 구조에 있어서, 전원(Vcc)이 공급되는 1개의 저항 부하(10)을 상기 제1 및 제2 드라이버 트랜지스터(4)(4')의 드레인 단에 연결하여 셀의 구조에 관계없이 일정한 값 이상의 저항 값을 갖도록 함으로서 항시 일정한 레벨의 정보를 유지할 수 있을 뿐만 아니라 길이가 긴 곡선모양(Serpentine)의 1개의 저항 부하 형성으로 인해 저항형성 영역(스퀘어 길이(Square Length))이 넓어져 폴리 부하(Poly Load)의 저항값을 증가 할 수 있어 에스 램의 신뢰성 향상에 기여하게 되는 것이다.

Description

반도체 소자의 에스 램 셀 구조

제1도는 종래 에스 램 소자의 등가 회로도.

제2도는 본 고안에 따른 에스 램 소자의 레이 아웃도.

제3도는 본 고안에 따른 에스 램 소자의 등가 회로도.

* 도면의 주요부분에 대한 부호의 설명

1,1' : 액티브 영역

3,3' : 제1 및 제2액세스(Access) 트랜지스터

4,4' : 제1 및 제2드라이버(Driver) 트랜지스터

7 : 전원라인 8,8' : 금속콘택

10 : 폴리실리콘 저항 부하(Polysilicon Resistor Load)

본 고안은 저항 부하를 갖는 에스 램(SRAM, Static Random Access Memory)소자의 셀 구조에 관한 것으로서, 특히 셀 노드(Cell Node) 및 / 셀 노드(Cell Node)에 공통으로 연결된 1개의 폴리실리콘 부하 저항(Polysilicon Load Resistor, 또는 폴리 부하(Poly Load)라고 부르기도 함)을 사용하여 스텝 커버리지(Step Coverage)의 토폴로지(Topology)등을 포함하는 셀의 구조에 관계없이 일정한 저항값(예를 들면 100M Ohm / Square) 이상의 값을 갖도록 하는 에스 램 셀 구조에 관한 것이다.

일반적으로 반도체 기억소자의 하나인 에스 램(SRAM)은 제1도에 도시된 등가 회로도에서와 같이 워드라인(WL)에는 일측(One Side)에 비트라인(BL,/BL)이 각각 연결된 제1 및 제2액세스 트랜지스터(3)(3')의 게이트(Gate)가 연결되어 있고, 상기 제1 및 제2액세스 트랜지스터(3)(3')의 타측(Other Side)에는 폴리실리콘 저항 부하(Polysilicon Resistor Load)(6)(6')과 제1 및 제2드라이버(Driver) 트랜지스터(4)(4')의 소스 및 게이트단에 각각 연결되어 인버터를 이루고 있으며, 상기 제1 및 제2저항 부하(6)(6')은 Vcc 전원단에 병렬로 접속되어 구성된다.

상기와 같이 이루어지는 종래 에스램의 셀은 워드라인(W/L)에 하이신호가 인가되는 상태에서 제1비트라인(BL)에 하이레벨을, 그리고 제2비트라인(/BL)에 로우레벨을 가하면 워드라인(W/L)에 인가된 하이신호에 의해 제1 및 제2액세스 트랜지스터(3)(3')가 턴온 상태로 전환됨에 따라 제1비트라인(BL)에 인가된 하이레벨의 신호는 제1엑세스 트랜지스터(3)를 통해 제2드라이버 트랜지스터(4') 게이트단에 인가됨으로서 상기 제2드라이버 트랜지스터(4')는 턴온되어 제2저항 부하(6')를 통해 흐르는 전원(Vcc)이 제2드라이버 트랜지스터(4')를 거쳐 그라운드로 흐르게 됨으로서 제1드라이버 트랜지스터(4)는 오프 상태가 유지되어 셀 노드인 5(A)노드(Node)에는 하이레벨이 저장된다.

한편 워드라인(W/L)에 하이신호가 인가되는 상태에서 제1비트라인(BL)에 로우레벨을, 그리고 제2비트라인(/BL)에 하이 레벨을 가하면 제1드라이버 트랜지스터(4)는 턴온, 제2드라이버 트랜지스터(4')는 턴 오프 상태가 되어 전술한 바와 반대 동작으로/셀 노드인 5'(B)노드(Node)에는 하이레벨이 저장된다.

상기와 같은 종래 에스 램 소자의 셀 구조는 2개의 저항 부하(6)(6')과 2개의 드라이버 트랜지스터로 구성된 1쌍의 인버터(Inverter)가 서로 교차 연결(Cross Coupled)된 플립 플롭(Flip Flop)구성을 갖는다. 여기에서 제1 및 제2드라이버 트랜지스터(4)(4')는 레이 아웃으로 인한 구조적인 비대칭성을 갖고 있으며 제1 및 제2드라이버 트랜지스터(4)(4')에 각각 독립적으로 연결된 제1 및 제2저항부하(6)(6')은 그 하부층의 토폴로지(Topology)로 인한 구조차이에 의해 상이한 저항값을 갖게 되어 정확한 데이타를 저장 할 수 없을 뿐만 아니라, 그리고 덧붙여 설명하면 저항 부하의 최소 길이(Minimum Length)는 매우 중요한 인자(Critical Factor)로 패턴상의 너무 짧은 부하 길이(Load Length)는 고농도로 도핑된 제2층의 폴리실리콘(2nd Polysilicon Level)의 영역(10')내의 불순물을 에스 램 제조공정의 후 공정 온도 사이클(Temperature Cycle)에 의한 도펀트(Dopant)의 측면 확산(Lateral Diffusion)으로 2개의 저항 부하(6)(6')가 전기적으로 쇼트(Short)가 되거나, 수율 감소등을 가져오게 된다. 이러한 것들을 방지하기 위해서는 최소한(Minimum)의 저항 부하 영역(Load Region)을 필요로 한다. 그러므로 설계 규정(Design Rule)에 따라 셀 제조시 각 저항 부하간에는 일정한 간격(Spacing) 및 폭(Width)을 유지해야 하므로 에스 램 셀의 주요 특성중의 하나인 폴리 부하(Poly Load)의 저항값(예를 들면 100 M Ohm /Square)을 일정한 값 이상으로 유지하는데 제한을 갖게 되는 문제점이 발생하게 되는 것이다.

본 고안은 상기와 같은 문제점을 해결하기 위해 기존에 2개의 독립적으로 형성된 저항 부하(Poly Load)를 고농도로 도핑된 폴리실리콘의 저 저항영역의 전원라인(7) Vcc 전원에 연결되며, 셀 노드(Cell Node) 및/셀 노드(/Cell Node)에 공통으로 연결된 1개의 저항 부하(Polysilicon Resistor Load)를 형성하여 셀의 구조에 관계없이 일정한 저항값(예를 들면 100 M Ohm /Square) 이상의 값을 갖도록 하는 반도체 소자의 에스 램 셀 구조를 제공하는데 본 고안의 목적이 있는 것이다.

본 고안은, 제1 및 제2액세스 트랜지스터(3,3')와, 상기 제1액세스 트랜지스터의 제1단에 연결된 제1비트라인(BL)과, 상기 제2액세스 트랜지스터의 제1단에 연결된 제2비트라인(/BL)과, 상기 제1 및 제2액세스 트랜지스터의 게이트단에 공통으로 연결된 워드라인(WL)과, 제1 및 제2드라이버 트랜지스터(4,4')와, 상기 제2드라이버 트랜지스터의 게이트단 및 상기 제1드라이버 트랜지스터의 제1단 및 상기 제1액세스 트랜지스터의 제2단에 연결된 저항값(R₃+R₁)을 갖는 제1저항 부하과, 상기 제1드라이버 트랜지스터의 게이트단 및 상기 제2드라이버 트랜지스터의 제1단 및 상기 제2액세스 트랜지스터의 제2단에 연결된 저항값(R₃+R₂)을 갖는 제2저항 부하과, 상기 제1 및 제2 저항 부하에 연결된 전원공급선(Vcc)과, 상기 제1 및 제2 드라이버 트랜지스터의 제2단에 공통으로 연결된 접지선(Vss)으로 구성된 것을 특징으로 하는 에스 램 셀 구조이다.

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

제2도는 본 고안에 따른 에스 램 소자의 셀(Cell) 레이 아웃(Layout)도로서, 먼저 (A)도와 같이 액티브 영역(1,1')을 정의한 다음 (B)도와 같이 액티브 영역(1,1')에 트랜지스터의 게이트 절연막으로 사용할 게이트 산화막을 형성하고, 액티브 영역(1,1')에 사진/식각작업으로 베리드 콘택(Buried Contact)(2,2',2)을 형성한다. 이어서 도핑된 제1층의 폴리실리콘(1st Polysilicon Level)을 전면에 증착하고 패터닝작업으로 제1액세스 트랜지스터(3)와 제1드라이버 트랜지스터(4)를 연결하며 또한 제2 액세스 트랜지스터(3')와 제2드라이버 트랜지스터(4')를 연결한다. 이후 (C)도와 같이 상기 트랜지스터상에 층간 절연층(Inter Level Dielctrics)을 증착하고, 액세스 트랜지스터(3)(3')에 인접한 드라이버 트랜지스터(4)(4')의 소정 부분에 층간 절연층으로 둘러싸인 콘택홀(5,5')을 통하여 증착된 제2층의 도핑되지 않은 폴리실리콘(2nd Polysilicon Level)으로 제1 및 제2드라이버 트랜지스터(4)(4')의 드레인단에 직렬 접속 되도록 길이가 긴 곡선형(Serpentine)의 1개의 저항 부하(10)을 만들며, 추가의 사진작업으로 표면이 노출된 제2층의 폴리실리콘(2nd Polysilicon Level)의 영역(10')내로 불순물을 주입하여 저항 부하(10)에 연결된 저 저항영역의 전원라인(7)을 형성한다. 그 다음 (D)도와 같이 금속 콘택(8)(8') 형성 및 금속을 증착하여 제1 및 제2비트라인(BL,/BL)과 제1 및 제2액세스 트랜지스터(3)(3')를 연결하여 에스 램 소자의 셀(Cell)을 완성시킨다.

제3도는 본 고안에 의한 제2도의 등가 회로도이다.

즉, 워드라인(W/L)에는 일측(One Side)에 비트라인(BL,/BL)이 각각 연결된 제1 및 제2액세스 트랜지스터(3)(3')의 게이트가 연결되어 있고, 상기 제1 및 제2액세스 트랜지스터(3)(3')의 타측(Other Side)에는 저항 부하(10)과 제1 및 제2드라이버 트랜지스터(4)(4')의 소스 및 게이트단에 각각 연결되어 있는 1쌍의 인버터를 이루고 있으며, 상기 부하저항(10)은 Vcc 전원단에 직접 연결되어 구성된다.

상기와 같이 이루어지는 본 고안에 따른 에스 램 셀은 워드라인(WL)에 하이신호가 인가되는 상태에서 제1비트라인(BL)에 하이레벨을, 그리고 제2비트라인(/BL)에 로우레벨을 가하면 워드라인(WL)에 인가된 하이신호에 의해 제1 및 제2액세스 트랜지스터(3)(3')가 턴온 상태로 전환됨에 따라 제1비트라인(BL)에 인가된 하이레벨의 신호는 제1액세스 트랜지스터(3)를 통해 제2드라이버 트랜지스터(4')의 게이트 단에 인가됨으로서 상기 제2드라이버 트랜지스터(4')는 턴온되어 저항부하 값(R₃+R₂)을 갖는 제2 저항 부하를 통해 흐르는 전원(Vcc)이 제2드라이버 트랜지스터(4')를 거쳐 그라운드로 흐르게 됨으로서 제1드라이버 트랜지스터(4)는 오프 상태가 유지되어 5(A)노드(Node)에는 하이레벨이 저장된다. 한편 워드라인(W/L)에 하이 신호가 인가되는 상태에서 제1 비트라인(BL)에 로우 레벨을, 그리고 제2비트라인(/BL)에 하이 레벨을 가하면 제1 드라이버 트랜지스터(4)는 턴온, 제2드라이버 트랜지스터(4')는 턴 오프 상태가 되어 저항 부하 값(R₃+R₁)을 갖는 제1저항 부하를 통해 흐르는 전원(Vcc)이 제1드라이버 트랜지스터(4)를 거쳐 그라운드로 흐르게 됨으로서 제2드라이버 트랜지스터(4')는 오프 상태가 유지되어 5'(B)노드(Node)에 하이레벨이 저장된다.

상기에서 R₃R₁, R₃R₂으로, R₁과 R₂가 상이한 차이가 있더라도 매우 큰 값을 갖는 R₃가 지배적(Dominant)이므로 길이가 긴 곡선모양(Serpentine)의 1개의 저항 부하(10)에 의해 제1저항 부하는 값(R₃+R₁)을 갖으며, 제2저항 부하는 저항부하 값(R₃+R₂)을 갖는다. 바꿔 말하면 제1 및 제2저항 부하의 저항값은 적어도 일정한 저항값 R₃이상의 값을 가지게 되어 5(A), 5'(B) 노드에 저장되는 전원레벨은 항시 일정한 레벨을 유지하게 되는 것이다.

이상에서 상술한 바와 같이 본 고안은 기존의 제1 및 제2드라이버 트랜지스터(4)(4')에 각각 독립적으로 연결된 2개의 저항 부하를 Vcc 전원에 연결된 길이가 긴 곡선모양(Serpentine)의 1개의 저항 부하(Poly Load)형성하여 셀의 구조에 관계없이 일정한 값 이상의 저항 값을 갖도록 함으로서 항시 일정한 레벨의 정보를 유지할수 있을 뿐만 아니라 길이가 긴 곡선모양(Aerpentine)의 1개의 저항 부하(Poly Load)으로 인해 저항형성 영역(스퀘어 길이(Square Length))이 넓어져 폴리 부하(Poly Load)형성으로 인해 저항형성 영역(스퀘어 길이(Square Length))의 넓어져 폴리 부하(Poly Load)의 저항값을 증가할 수 있어 에스 램의 신뢰성 향상에 기여하게 되는 것이다.

Claims

(정정) 제1 및 제2액세스 트랜지스터(3, 3')와, 상기 제1액세스 트랜지스터의 제1단에 연결된 제1비트라인(BL)과, 상기 제2액세스 트랜지스터의 제1단에 연결된 제2비트라인(/BL)과, 상기 제1 및 제2액세스 트랜지스터의 게이트단에 공통으로 연결된 워드라인(WL)과, 제1 및 제2드라이버 트랜지스터(4,4')와, 상기 제2드라이버 트랜지스터의 게이트단 및 상기 제1드라이버 트랜지스터의 제1단 및 상기 제1액세스 트랜지스터의 제2단에 연결된 저항값(R₃+R₁)을 갖는 제1저항 부하과, 상기 제1드라이버 트랜지스터의 게이트단 및 상기 제2드라이버 트랜지스터의 제1단 및 상기 제2액세스 트랜지스터의 제2단에 연결된 저항값(R₃+R₂)을 갖는 제2저항 부하과, 상기 제1 및 제2저항 부하에 연결된 전원공급선(Vcc)과, 상기 제1 및 제2드라이버 트랜지스터의 제2단에 공통으로 연결된 접지선(Vss)으로 구성된 것을 특징으로 하는 에스램 셀 구조.
제1항에 있어서 상기 저항 부하(10)은 폴리실리콘을 박막으로 증착하여 형성한 것을 특징으로 하는 반도체 소자의 에스램 셀 구조.