KR0138319B1 - 스태틱 랜덤 억세스 메모리소자 및 그 제조방법 - Google Patents
스태틱 랜덤 억세스 메모리소자 및 그 제조방법Info
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Abstract
충부한 오프셋 영역을 확보할 수 있는 스태틱 랜덤 억세스 메모리 소자 및 제조방법이 개시되어 있다. 제2박막트랜지스터의 제1도전형의 게이트, 상기 게이트 일 표면에 형성된 제2도전형의 불순물층 및 상기 불순물층을 그 드레인으로 제1박막트랜지스터를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자를 제공한다.
본 발명에 의하면, 제1박막트랜지스터의 드레인을 제2박막트랜지스터의 게이트의 일 표면에 형성함으로써 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있다.
Description
제 1 도는 SRAM 셀의 일반적인 회로도로서, 저항소자는 PMOS 박막트랜지스터를 사용한 풀(Full) CMOS SRAM을 도시한 회로도.
제 2 도는 종래의 방법에 의해 제조된 오프셋 영역이 형성되어 있는 SRAM 셀 일부를 도시한 단면도.
제 3 도는 상기 제 1 도의 SRAM 셀 중 박막트랜지스터를 형성하기 위한 마스크 패턴을 도시한 레이아웃도.
제 4 도는 본 발명의 방법에 의해 제조된 SRAM 셀 일부를 도시한 단면도.
제 5A도 내지 제5I는 본 발명의 일 실시예에 의한 SRAM 셀의 제조방법을 단계적으로 도시한 단면도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 부하소자로서 PMOS 박막트랜지스터(Thin Film Transistor)를 사용하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM) 장치에서 TFT의 오프(off)전류의 감소와 온(on)전류의 증가를 위하여 게이트-드레인 사이에 오프셋(offset)영역을 형성시켜 주는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치로서 SRAM은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중·소용량 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터 및 2개의 부하소자로 이루어 지는 2개의 플립플롭(Flip Flop)회로로 구성되어 있으며(제 1 도 참조), 기억정보는 플립플롭의 입,출력단자간의 전압차, 즉 셀제로는 노드(Node)에 있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS트랜지스터 또는 부하 저항을 통하여 항상 보충되고 있으므로, DRAM에서 처럼 리플레쉬(refresh)기능은 불필요하게 된다.
한편 SRAM의 메모리 셀은 셀을 구성하는 부하소자로서, 디플리션형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 소비전력이 낮고 제작이 간편한 고저항의 다결정실리콘을 사용하는 것이 주류를 이루어 왔다. 그러나 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서의 누설 전류(leakage current)와의 차이가 줄어 들어 메모리 장치의 제조수율을 떨어뜨리는 요인이 되는 바, 이러한 문제를 해결코자한 것이 PMOS TFT를 부하소자로 사용하는 CMOS형 SRAM이다.
제 1 도는 SRAM 셀의 일반적인 회로도로서, 저항소자는 PMOS 박막트랜지스터(Thin Film Transistor)를 사용한 풀(Full) CMOS SRAM을 도시한다.
셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제 1 비트라인과 접속하는 NMOS 제1전송트랜지터(T1); 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T2); 상기 제1전송트랜지스터의 소오스와 그 드레인이 접속하는 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 NMOS 제1구동트랜지스터(T3); 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제1전송트랜지터(T1)의 소오스와 접속하는 NMOS 제2구동트랜지스터(T4); 그 드레인은 상기 제1구동트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지터의 게이트이 및 상기 제2전송트랜지스터의 소오스와 접속하는 PMOS 제1박막트랜지스터(T5); 그 드레인은 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동트랜지스터(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 PMOS 제2박막트랜지스터(T6)로 구성되어 있으며, 상기 제1전송트랜지스터(T1)와 제1구동트랜지스터(T3)가 제1NMOS인버터를 형성하고, 제2전송트랜지스터(T2)와 제2구동트랜지스터(T4)가 제2NMOS인버터를 형성하며, 상기 제1박막트랜지스터(T5)와 제1구동트랜지스터(T3)가 제1CMOS인버터를 형성하고, 제2박막트랜지스터(T6)와 상기 제2구동트랜지스터(T4)가 제2CMOS인버터를 형성하며, 상기 제1 및 제2NMOS인버터가 플립플롭을 구성함과 동시에 상기 제1 및 제2CMOS인버터가 플립플롭을 구성한다.
상기의 CMOS SRAM이 고집적화 될 수록 부하소자로서 사용되는 PMOS TFT에 대하여 요구되는 전기적 특성은, 1) 낮은 스탠드바이(standby) 전류를 얻기 위해 오프상태(Vds-5, Vgs=0 V)에서 리키지전류가 낮아야 하고, 2)정보기억능력 향상을 위해 온/오프 전류비가 높아야 한다.
이러한 요구에 부응하여 제안된 것이 게이트-드레인 사이에 오프셋(offest)영역을 형성시켜 준 구조이다. (참조, A 0.1-μA Standby Current, G round-Bounce-Immune 1-Mbit CMOS SRAM, Manabu, Ando, et al., IEEE SC-24, P1708, 1989. 제 2 도참조)
제 2 도는 종래의 방법에 의해 제조된 오프셋 영역이 형성되어 있는 SRAM 셀 일부를 도시한 단면도로서, 도면부호 10은 반도체 기판을, 12는 필드산화막을, 14는 벌크트랜지스터(구동 또는 전송 트랜지스터)의 게이트 절연막을, 16은 벌크트랜지스터의 게이트를, 18은 벌크트랜지스터의 소오스(또는 드레인)을, 20은 벌크트랜지스터 게이트 측벽에 형성된 스페이서를, 22는 벌크트랜지스터 및 박막트랜지스터의 절연을 위한 절연막을, 24는 제1박막트랜지스터의 게이트를, 24'은 제2박막트랜지스터의 게이트를, 26은 박막트랜지스터 게이트 절연막을, 29는 상기 제2박막트랜지스터 게이트와 연결된 제1박막트랜지스터의 드레인을, 31은 제1박막트랜지스터의 채널을, 32는 제1박막트랜지스터의 소오스를 나타낸다. 상기 도면에 표시된 'C'영역은 제1박막트랜지스터의 드레인과 체널 사이에 형성된 오프셋 영역을 나타낸다.
박막트랜지스터의 오프 전류를 감소시켜 회로 내의 스텐바이 전류를 감소시키기 위해 일반적으로 형성하는 상기 오프셋 영역은, 상기 오프셋 길이(C)의 증가에 따라 오프 전류의 감소뿐만 아니라 온 전류(Ion)의 감소도 초래하므로, 회로 상에서 요구되는 높은 수준의 Ion/Ioff 비를 유지하기 위하여는 Ion 및 Ioff를 절충할 수 있는 적정한 오프셋 길이(C)의 선택이 필요하다.
90년 IEEE 논문-'A polysilicon transistor technology for large capacity SRAM's에 의하면, 상기 목적을 위한 드레인 오프셋의 길이(C)는 0.4㎛로 제안되어져 있다. 상기 논문에 발표된 실험 데이터를 참조하면, 0.4㎛의 오프셋 길이(C)는 오프셋의 길이(C)가 증가함에 따라 감소되는 오프 전류와 온 전류를, 적정한 값이 되는 지점(Ion/Ioff비가 최대가 되는 지점)에서 오프셋 길이(C)를 선택한 것임을 알 수 있다.
그러나, 고집적화에 따라 디자인 롤이 감소되고 셀 사이즈가 감소됨에 따라 0.4㎛의 오프셋 길이(C)를 얻는 것이 힘들게 되었다. 그 이류를 제 3 도를 참조하여 설명한다.
제 3 도는 상기 제 1 도의 SRAM 셀을 형성하기 위한 마스크 패턴 중에서 박막트랜지스터를 형성하기 위한 마스크 패턴만을 도시한 것으로서, 상기 도면을 참조하면, 두 개의 셀이 중심의 횡방향을 기준으로 서로 대칭되도록 형성되어 있으며, 하나의 셀 내에는 박막트랜지스터의 게이트를 형성하기 위한 마스크 패턴(100), 박막트랜지스터의 드레인 콘택 형성을 위한 마스크 패턴(110) 및 박막트랜지스터의 바디(소오스, 채널 및 드레인)를 형성하기 위한 마스크 패턴(130)으로 구성되어 있다.
상기 오프셋 길이(C)는 박막트랜지스터의 게이트 사이의 간격(X)에 의해 결정되는데, 디자인 룰이 적어질 수록 박막트랜지스터의 게이트 간의 간격(X)도 감소하게 되고, 따라서 오프셋 길이(C)도 감소하게 된다.
따라서, 본 발명의 목적은 충분한 오프셋 길이를 얻어 스탠바이 전류가 증가되는 종래의 문제점을 해결할 수 있는 스태틱 랜덤 억세스 메모리 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 소자를 제조하는 데 있어서 그 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제2박막트랜지터의 제1도전형의 게이트, 상기 게이트 일 표면에 형성된 제2도전형의 불순물층 및 상기 불순물층을 그 드레인으로 하는 제1박막트랜지스터를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자를 제공한다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형이며, 상기 제1 및 제2박막트랜지스터는 보텀 게이트(Bottom Gate)형 박막트랜지스터이다.
반도체 기판 상에 제1 및 제2박막트랜지스터의 제1도전형의 게이트를 형성하는 단계, 게이트가 형성되고 있는 상기 결과물 전면에 절연층을 형성하는 단계, 상기 제2박막트랜지스터의 게이트의 일표면에 제2도전형의 불순물을 이온주입하여 제1박막트랜지스터의 드레인인 제1불순물층을 형성하는 단계, 상기 제1불순물층을 형성한 다음, 상기 제1불순물층 상부에 형성되어 있는 상기 절연층을 제거하는 단계, 상기 결과물 전면에 제1도전물을 증착한 다음, 패터닝하여 제1박막트랜지스터의 바디를 형성하는 단계 및 상기 제1박막트랜지스터의 일영역에 제2도전형의 불순물을 이온주입하여 제1박막트랜지스터의 소오스인 제2불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법을 제공한다.
상기 절연층은 50~500Å 두께의 고온 산화물로 형성하는 것이 바람직하고, 상기 제1도전물은 불순물이 도우프되지 않은 비정질 실리콘을 사용한다.
따라서, 본 발명에 의하면, 제1박막트랜지스터의 드레인을 제2박막트랜지스터 게이트의 일 표면에 형성함으로써 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다. 계속해서 소개되는 도면들, 제 4 도 내지 제 5I도에 있어서 제 2 도에서 참조한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.
제 4 도는 본 발명의 방법에 의해 제조된 SRAM 셀 일부를 도시한 단면도로서, 종래와는 달리 제2박막트랜지스터 게이트(24') 표면에 제1박막트랜지스터 드레인(28)이 형성되어 있으며, 오프셋 영역은 종래의 길이 보다 'D'만큼 길어진 'E'의 길이를 가지도록 형성한다. 참조부호 33은 드레인이 형성되지 않은 제2박막트랜지스터의 채널을 나타낸다. 상기 제1 및 제2박막트랜지스터는 게이트가 바디(소오스, 채널 및 드레인)의 하부에 형성되어 있는 보텀 게이트(Bottom Gate)형의 박막트랜지스터이다.
제 5A도 내지 제5I는 본 발명의 일 실시예에 의한 SRAM 셀의 제조방법을 단계적으로 도시한 단면도들이다.
상기 제 5A도 내지 제5I도를 참조하여, 본 발명에 의한 SRAM 소자의 제조방법을 상세하게 설명한다.
제5A도는 반도체기판(10) 상에 필드 산화막(12)을 형성하는 공정을 도시한 것이다. 반도체기판(10)을 활성영역(소자가 형성되는 영역) 및 비활성영역으로 한정하기 위한 필드산화막(12)을 반도체기판(10)의 표면 근방에 형성한다.
제5B도는 벌크 트랜지스터를 형성하는 공정을 도시한 것이다. 필드 산화막(12)의 형성된 상기 결과물 전면에, 예컨대 산화물을 증착하여 벌크 게이트 산화막(14)을 형성한 다음, 상기 게이트 산화막(14) 상에 제1도전형, 예컨대 N형의 불순물이 도우프된 다결정실리콘을 증착하여 벌크 게이트 도전막(16)을 형성한다. 이어서 벌크 게이트를 형성하기 위한 마스크 패턴(도시되지 않음)을 적용한 사신식각 공정을 통해 벌크 게이트 절연막(14) 및 벌크 게이트(16)를 형성한다. 이어서, 상기 벌크 게이트를 이온주입 마스크로 사용하여 상기 결과물 전면에, 예컨대 비소(As) 및 인(p)과 같은 N형의 불순물을 이온주입하여 벌크 트랜지스터의 소오스/드레인(17)을 형성하여 벌크 트랜지스터를 완성한다.
제5C도는 LDD 구조의 소오스/드레인(18)을 형성하는 공정을 도시한 것이다. 상기 결과물 전면에, 예컨대 고온산화막을 전면에 도포한 후, 이를 이방성식각하여 각 벌크 트랜지스터의 게이트 측벽에 스페이서(20)를 형성한 다음, 상기의 5가 이온을 재주입하여 각 벌크 트랜지스터들의 소오스/드레인(18)을 LDD 구조로 형성한다. 본 공정은 필요에 따라, 실시되지 않을 수도 있다.
제5D도는 층간 절연막(22)을 형성하는 공정을 도시한 것이다. 벌크 트랜지스터가 형성된 상기 결과물 전면에, 예컨대 고온산화막과 같은 산화막을 도포한 다음, 식각하여 소오스/드레인(18)의 일부 및 벌크 트랜지스터의 게이트 일부를 노출시키는 층간 절연막(22)을 형성한다. 상기 층간 절연막(22)의 형성으로 벌크 트랜지스터(특히 제1구동트랜지스터)의 소오스(또는 드레인), 벌크 트랜지스터(특히 제2구동트랜지스터)의 게이트, 후속되어 형성되는 제1박막트랜지스터의 드레인 및 제2박막트랜지스터의 게이트가 접속되는 접속점(Node)을 형성할 수 있다.
제5E도는 제1 및 제2박막트랜지스터의 게이트(24 및 24')를 형성하는 공정을 도시한 것이다. 상기 결과물 전면에 상기 벌크 트랜지스터의 게이트와 같은 형의 불순물, 즉 제1도전형의 불순물이 주입된 도전물, 예컨대 N형의 불순물이 도우프된 실리콘을 다결정 실리콘을 증착한 다음, 패터닝하여 제1 및 제2박막트랜지스터의 게이트(24 및 24)를 형성한다.
제5F도는 박막트랜지스터의 게이트 산화막(26)을 형성하는 공정을 도시한 것이다. 제1 및 제2박막트랜지스터의 게이트(24 및 24')가 형성된 상기 결과물 전면에, 예컨대 고온산화물을 증착하여 제1 및 제2박막트랜지스터의 게이트 산화막(26)을 형성한다. 이 때, 상기 게이트 산화막(26)은 50~100Å의 두께로 형성하는 것이 바람직하다.
제5G도는 제1박막트랜지스터의 드레인(28)을 형성하는 공정을 도시한 것이다. 상기 게이트 산화막(26)은 상에 포토레지스트를 도포한 다음, 식각하여 상기 제2박막트랜지스터의 상부 게이트 산화막(26)의 일 표면을 노출시키는 포토레지스트층(27)을 형성한다. 이어서, 상기 포토레지스트층(27)을 이온주입 ㅁ나스크로 사용하여 상기 기판 전면에 제2도전형의 불순물, 예컨대, 불소(B)와 같은 P형의 불순물을 이온주입하여 제1박막트랜지스터의 드레인(28)을 형성한다. 이 때, 상기 붕소 이온주입을 위한 소오스는 BF2등을 사용할 수 있다.
제5H도는 제1박막트랜지스터의 바디(Body, 30)를 형성하는 공정을 도시한 것이다. 상기 포토레지스트층(27)을 식각마스크로 사용하여 상기 제1박막트랜지스터 드레인(28)의 상부 게이트 산화막(26)을 식각하여 드레인 콘택 홀을 형성한 다음, 상기 포토레지스트층(27)을 제거한다. 이어서, 제1박막트랜지스터의 드레인(28)이 형성된 상기 결과물 전면에, 예컨대 불순물이 도우프되지 않은 아몰퍼스 실리콘(Amorphous Silicon)을 증착하고, 이를 패터닝하여 제1박막 트랜지스터의 바디(30)를 형성한다. 상기 바디(30)에는 계속해서 제1박막트랜지스터의 소오스 및 채널이 형성되고, 제1박막트랜지스터의 소오스는 상기 드레인(28)과 채널을 통해 연결된다.
제5I도는 제1박막트랜지스터의 소오스(32)를 형성하는 공정을 도시한 것이다. 상기 제1박막트랜지스터의 채널(30)이 형성된 상기 기판 전면에 포토레지스트를 도포한 다음, 이를 식각하여 상기 바디(30)의 일 표면을 노출시키는 포토레지스트층(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트층(도시되지 않음)을 이온주입 마스크로 사용하여 상기 기판 전면에, 상기 드레인 형성 시와 같은 형의 불순물, 예컨대 붕소(B)와 같은 P형의 불순물을 이온주입하여 상기 바디의 일 영역에 제1박막트랜지스터의 소오스(32)를 형성한다. 이 때, 드레인 형성 시와 마찬가지로 상기 붕소 이온주입을 위한 소오스는 BF2등을 사용할 수 있다. 한편, 상기 소오스(32)가 형성된 잔여 영역은 상기 제1박막 트랜지스터의 드레인(28) 및 소오스(32)를 연결시키는 채널(33)이 되며, 상기 소오스(32)는 제1일정전원선(Vcc)으로 사용된다.
본 발명의 상기 일 실시예에 의하면, 종래의 게이트 스페이스 만큼의 오프셋 길이(제 2 도에서 표시된 오프셋 길이) C에 비해 D만큼 늘어난 E의 길이를 갖는 SRAM 소자를 형성할 수 있다. 통상적으로, 0.25㎛의 디자인 롤을 사용하는 경우 C의 길이는 0.2~0.25㎛ 정도이며, D의 길이는 통상적인 SRAM 제조 공정으로 볼 때, 0.15~0.20㎛이므로, 실험에 의해 가장 적합한 오프셋 길이로 알려져 있는 0.4㎛이상의 충분한 오프셋 길이를 확보할 수 있다.
따라서, 본 발명에 의하면 제2박막트랜지스터의 일 표면에 제1박막트랜지스터의 드레인을 형성함으로써, 게이트와 드레인 사이의 충분한 오프셋 길이를 확보할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (7)
- 제2박막트랜지스터의 제1도전형의 게이트; 상기 게이트 일표면에 형성된 제2도전형의 불순물층; 및 상기 불순물층을 그 드레인으로 하는 제1박막트랜지스터를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
- 제1항에 있어서, 상기 제1도전형은 N형인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
- 제1항에 있어서, 상기 제2도전형은 P형인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
- 제1항에 있어서, 상기 제1 및 제2박막트랜지스터는 보텀 게이트(Bottom Gate)형 박막트랜지스터인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
- 반도체 기판 상에 제1 및 제2박막트랜지스터의 제1도전형의 게이트를 형성하는 단계; 게이트가 형성되어 있는 상기 결과물 전면에 절연층을 형성하는 단계; 상기 제2박막트랜지스터의 게이트 일표면에 제2도전형의 불순물을 이온주입하여 제1박막트랜지스터의 드레인인 제1불순물층을 형성하는 단계; 상기 제1불순물층을 형성한 다음, 상기 제1불순물층 상부에 형성되어 있는 상기 절연층을 제거하는 단계; 상기 결과물 전면에 제1도전물을 증착한 다음, 패터닝하여 제1박막트랜지스터의 바디를 형성하는 단계; 및 상기 제1박막트랜스터의 바디의 일영역에 제2도전형의 불순물을 이온주입하여 제1박막트랜지스터의 소오스인 제2불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법.
- 제5항에 있어서, 상기 절연층은 50~500Å 두께의 고온 산화물로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법.
- 제5항에 있어서, 상기 제1도전물은 불순물이 도우프되지 않은 비정질 실리콘인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940024768A KR0138319B1 (ko) | 1994-09-29 | 1994-09-29 | 스태틱 랜덤 억세스 메모리소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940024768A KR0138319B1 (ko) | 1994-09-29 | 1994-09-29 | 스태틱 랜덤 억세스 메모리소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960012516A KR960012516A (ko) | 1996-04-20 |
| KR0138319B1 true KR0138319B1 (ko) | 1998-04-28 |
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ID=19393945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940024768A KR0138319B1 (ko) | 1994-09-29 | 1994-09-29 | 스태틱 랜덤 억세스 메모리소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0138319B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445065B1 (ko) * | 1996-09-12 | 2004-11-10 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
-
1994
- 1994-09-29 KR KR1019940024768A patent/KR0138319B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445065B1 (ko) * | 1996-09-12 | 2004-11-10 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012516A (ko) | 1996-04-20 |
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