FR2621172A1 - Procede de fabrication de dispositifs a semiconducteur ayant un contact ohmique - Google Patents
Procede de fabrication de dispositifs a semiconducteur ayant un contact ohmique Download PDFInfo
- Publication number
- FR2621172A1 FR2621172A1 FR8812582A FR8812582A FR2621172A1 FR 2621172 A1 FR2621172 A1 FR 2621172A1 FR 8812582 A FR8812582 A FR 8812582A FR 8812582 A FR8812582 A FR 8812582A FR 2621172 A1 FR2621172 A1 FR 2621172A1
- Authority
- FR
- France
- Prior art keywords
- layer
- silicide
- polycrystalline silicon
- contact
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 5
- 239000004020 conductor Substances 0.000 claims 2
- 230000003068 static effect Effects 0.000 abstract description 6
- 230000015654 memory Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/147—Silicides
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
L'invention concerne la technologie des semiconducteurs. Un procédé pour réduire la résistance de contact entre une couche de siliciure et une couche de silicium polycristallin comprend les opérations suivantes : on forme successivement une couche de silicium polycristallin 12 et une couche de siliciure 13 sur une partie de la surface supérieure d'un substrat semiconducteur 10, on forme une couche isolante 15 sur le siliciure, on forme une fenêtre de contact par gravure de la couche isolante au-dessus de la couche de siliciure, et on forme une couche de silicium polycristallin 18 sur toute la surface supérieure du substrat, après avoir effectué une implantation ionique à travers la fenêtre de contact. Application à la fabrication des mémoires vives statiques.
Description
La présente invention concerne un procédé de fabri-
cation de dispositifs à semiconducteur, et elle porte plus
particulièrement sur un procédé qui permet de réduire la ré-
sistance de contact entre chaque couche lorsqu'on met une couche de siliciure en contact avec une couche de silicium
polycristallin dans la fabrication de dispositifs à semicon-
ducteur.
La cellule de mémoire vive statique de type stan-
dard qu'on utilise à l'heure actuelle comprend quatre tran-
sistors et deux résistances de charge et présente la struc-
ture représentée sur la figure 1. En considérant la figure 1,
on voit que la cellule comprend deux paires d'éléments con-
sistant en un transistor MOS et une résistance de valeur
élevée (Rl, Tl) et (R2, T2), qui sont connectés en série en-
tre une tension de source d'alimentation Vcc et une tension
de masse Vss. Chaque noeud 1, 2 entre les résistances de va-
leur élevée et les transistors MOS est respectivement con-
necté de façon croisée à chaque grille 3, 4 des transistors MOS T2, Tl. D'autres transistors MOS T3, T4, dont les grilles sont connectées à une ligne de mot WL, sont respectivement interconnectés entre les noeuds 1, 2 et les lignes de bit BL et BL. Les grilles de transistors 3,4 qui sont utilisées dans la mémoire vive statique ont habituellement la structure
en siliciure ou en siliciure/silicium polycristallin dans la-
quelle le siliciure est formé sur la couche de silicium poly-
cristallin, et les résistances de charge Rl, R2 sont en sili-
cium polycristallin..
Le procédé de l'art antérieur pour établir le con-
tact entre la grille en siliciure et la résistance en sili-
cium polycristallin est le suivant. Premièrement, on forme une grille et on dépose une couche isolante sur la totalité
de la surface du substrat sur laquelle la grille est formée.
On forme ensuite une fenêtre de contact dans la couche iso-
lante et on dépose ensuite une couche de silicium polycris-
tallin sur la fenêtre. L'aptitude à obtenir le contact ohmi-
que correct dans la fenêtre dépend cependant fortement de
la condition de dépôt du silicium polycristallin, et l'inca-
pacité à obtenir un tel contact ohmique correct conduit sou-
vent à la formation d'une résistance très élevée, de plu-
sieurs douzaines de kiloohms, bien que le silicium polycris- tallin soit déposé sur du siliciure très propre dans lequel la couche isolante a été complètement enlevée par attaque au
moment du traitement de formation de la fenêtre de contact.
Lorsque la résistance de contact entre le siliciure et le silicium polycristallin devient très élevée,il apparait un problème qui consiste en ce que cette résistance de contact limite le courant qui circule dans les résistances de charge
Ri, R2, à partir de la tension de source d'alimentation Vcc.
Ceci conduit donc à l'incapacité de compenser le courant de fuite dans les transistors T1 à T4, ce qui entraîne souvent une erreur de données en ce qui concerne l'état de mémoire.' L'invention a donc pour but de procurer un procédé de fabrication d'un dispositif à semiconducteur ayant une faible résistance de contact dans la zone de contact entre
un siliciure et une couche de silicium polycristallin.
On expliquera ci-après les caractéristiques et avantages du procédé conforme à l'invention, en se référant aux dessins annexés dans lesquels: La figure 1 est un schéma de circuit électrique montrant la structure d'une mémoire vive statique; Les figures 2A à 2D sont des coupes partielles correspondant à chaque stade de fabrication pour un mode de réalisation préféré de l'invention; et Les figures 3A à 3C sont des coupes partielles correspondant à chaque stade de fabrication dans un autre
mode de réalisation de l'invention.
Les figures 2A à 2D illustrent chaque stade de fa-
brication pour la zone de contact 5, 6 entre les résistances et le silicium polycristallin sur la figure 1, dans laquelle le siliciure/silicium polycristallin est utilisé en tant que
grille de transistor et le silicium polycristallin est uti-
lisé en tant que résistance de charge. En considérant main-
tenant la figure 2A, on note qu'on forme une couche d'oxyde
11 sur un substrat semiconducteur 10 qui consiste en sili-
cium. On dépose ensuite successivement une couche de sili- cium polycristallin dopé au phosphore (P), à l'arsenic (As) ou avec POC13, 12, et une couche de siliciure 13, pour former une grille sur la couche d'oxyde 11. On forme ensuite par un procédé photolithographique classique une grille en siliciure/silicium polycristallin 14, qui comprend la couche
de silicium polycristallin 12 et la couche de siliciure 13.
Ensuite, comme le montre la figure 2B, on forme une couche isolante d'oxyde 15 sur la totalité de la surface
du substrat et de la grille en siliciure/silicium polycris-
tallin 14. Pour définir un motif afin de former une fenêtre de contact, on dépose une couche de résine photosensible 16
sur la couche isolante d'oxyde 15. Après avoir formé la fe-
nêtre de contact 17 par un procédé de gravure bien connu, on effectue une implantation ionique avec une dose élevée sur la totalité de la surface du substrat, en employant la
résine photosensible en tant que masque d'implantation ioni-
que, comme le montre la figure 2C. On effectue ensuite une implantation ionique avec une dose élevée dans le siliciure 13, dans la fenêtre de contact. Ensuite, on enlève la résine
photosensible 16 et on forme une couche de silicium poly-
cristallin 18 pour réaliser une partie ou un élément consis-
tant en une résistance de charge. Dans ce mode de réalisa-
tion, l'implantation ionique avec une dose élevée est de préférence accomplie seulement dans la partie de siliciure
de la fenêtre de contact, dans le but de réduire la résis-
tance de contact entre la couche en silicium polycristallin
18 et la grille en siliciure/silicium polycristallin 14.
Les figures 3A à 3C représentent des coupes par-
tielles correspondant à chaque stade de fabrication d'un autre mode de réalisation de l'invention, et on utilise sur
ces figures les mêmes références numériques que sur les fi-
gures 2A à 2D pour désigner les parties ou éléments identi-
ques. Cet autre mode de réalisation permet également de ré-
duire la résistance de contact entre la couche en silicium polycristallin et la grille en siliciure/silicium polycris- tallin. En se référant à la figure 3A, on note qu'on forme la couche d'oxyde 11 sur le substrat en semiconducteur 10 et qu'on dépose successivement sur cette couche la couche en silicium polycristallin dopé au phosphore 12 et la couche de siliciure 13, pour former une grille sur la couche d'oxyde 11. On effectue ensuite dans cette structure l'implantation ionique avec une dose élevée. En considérant maintenant la
figure 3B, on note qu'on forme la grille en siliciure/sili-
cium polycristallin 14 par le procédé photolithographique bien connu, et on fait croître la couche isolante d'oxyde sur la totalité de la surface supérieure du substrat. Le dépôt de la résine photosensible 16 sur la couche isolante est suivi par la formation de la fenêtre de contact 17, par
le même procédé photolithographique. Ceci a pour effet d'en-
lever la résine photosensible 16. Ensuite, comme le montre la figure 3C, on fait croître le silicium polycristallin
pour réaliser une partie ou un élément consistant en une ré-
sistance de charge.
En se référant au tableau A ci-après qui montre
chaque valeur de résistance de contact dans diverses appli-
cations, on comprend parfaitement que la résistance de con-
tact dans la zone de contact entre le silicium polycristal-
lin et le siliciure qui sont fabriqués par les processus conformes à l'invention, présente une valeur très inférieure à celle qu'on trouve dans l'art antérieur. Dans le tableau, une colonne A indique chaque valeur de résistance de contact lorsqu'on applique l'invention, tandis qu'une autre colonne B indique chaque valeur de résistance de contact lorsqu'on
applique un procédé de l'art antérieur, ces valeurs résul-
tant respectivement d'une série de tests.
Tableau A
Résistance de contact A B du test 1 58,5 A. 25 k.-D
2 57, 5 i 44 k. -
3 58,0 Qf 21,4 k.L
4 64,8I | 20,4 k.-
62,8/k 45 k il Plage totale 57,5-64,8 20-45 kQL
Comme indiqué ci-dessus, l'invention permet d'obte-
nir un contact de très faible valeur ohmique entre une couche de siliciure et une couche de silicium polycristallin dans un dispositif à semiconducteur, par la formation de la couche de silicium polycristallin sur la couche de siliciure, suivie par une implantation ionique avec une dose élevée, ce qui
permet de réduire les pertes de courant dans la zone de con-
tact. En outre, la faible résistance de contact entraîne une réduction du risque d'erreur sur les données qui résulte du
fait que la résistance de contact entre la grille en siliciu-
re et la résistance de charge en silicium polycristallin de-
vient si élevée qu'elle limite le courant qui circule dans les résistances de charge à partir de la source de tension
d'alimentation, conduisant ainsi à l'impossibilité de compen-
ser le courant de fuite dans les transistors.
Bien qu'on ait expliqué principalement l'invention en se référant au mode de réalisation préféré dans lequel on
prend en considération la partie de contact entre le sili-
ciure de grille et le silicium polycristallin d'une résistan-
ce de charge dans une mémoire vive statique, on notera que
diverses modifications de cet exemple de réalisation apparaî-
tront à l'homme de l'art, sans sortir du cadre de l'invention.
En particulier, on pourra parfaitement employer l'invention dans toute zone de contact entre du siliciure et du silicium polycristallin ailleurs que dans une mémoire vive statique.
Claims (4)
1. Procédé de fabrication d'un dispositif à semi-
conducteur ayant un contact ohmique, caractérisé en ce qu'il comprend les opérations suivantes: on forme successivement une couche de silicium polycristallin (12) et une couche de siliciure (13) sur une partie de la surface supérieure d'un substrat semiconducteur (10); on forme une couche isolante (15) sur la couche de siliciure (13) et sur la totalité de la surface supérieure du substrat (10); on forme une fenêtre
de contact (17) par gravure de la partie de la couche iso-
lante (15) qui se trouve au-dessus de la couche de siliciure (13); et on forme une couche de silicium polycristallin (18) sur la totalité de la surface supérieure du substrat (10), après avoir effectué une implantation ionique à travers la
fenêtre de contact (17).
2. Procédé selon la revendication 1, caractérisé en ce qu'on effectue l'implantation ionique avec un dopage
élevé de type N dans le siliciure (13).
3. Procédé de fabrication d'un dispositif à semi-
conducteur ayant un contact ohmique, caractérisé en ce qu'il comprend les opérations suivantes: on forme successivement une couche de silicium polycristallin (12) et une couche de siliciure (13) sur la totalité de la surface supérieure d'un substrat semiconducteur (10), et on effectue ensuite une implantation ionique; on forme une couche isolante (15) sur la couche de siliciure (13) et sur la totalité de la surface supérieure du substrat (10); on forme une fenêtre de contact (17) par gravure d'une partie de la couche isolante (15); et on forme une couche de silicium polycristallin (18) sur la totalité de la surface supérieure du substrat (10) pour mettre le siliciure (13) en contact avec la couche de silicium polycristallin (18), à travers lalfenêtre de con-_
tact (17).
4. Procédé selon la revendication 3, caractérisé en ce qu'on effectue l'implantation ionique avec un dopage
élevé de type N dans le siliciure (13).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870010932A KR900008868B1 (ko) | 1987-09-30 | 1987-09-30 | 저항성 접촉을 갖는 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2621172A1 true FR2621172A1 (fr) | 1989-03-31 |
| FR2621172B1 FR2621172B1 (fr) | 1991-02-01 |
Family
ID=19264899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR888812582A Expired - Lifetime FR2621172B1 (fr) | 1987-09-30 | 1988-09-27 | Procede de fabrication de dispositifs a semiconducteur ayant un contact ohmique |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5013686A (fr) |
| JP (1) | JPH01109748A (fr) |
| KR (1) | KR900008868B1 (fr) |
| DE (1) | DE3831288A1 (fr) |
| FR (1) | FR2621172B1 (fr) |
| GB (1) | GB2210503B (fr) |
| NL (1) | NL190680C (fr) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108834U (fr) * | 1988-01-12 | 1989-07-24 | ||
| US5200356A (en) * | 1988-07-29 | 1993-04-06 | Sharp Kabushiki Kaisha | Method of forming a static random access memory device |
| JP2858837B2 (ja) * | 1989-12-27 | 1999-02-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US5172211A (en) * | 1990-01-12 | 1992-12-15 | Paradigm Technology, Inc. | High resistance polysilicon load resistor |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5168076A (en) * | 1990-01-12 | 1992-12-01 | Paradigm Technology, Inc. | Method of fabricating a high resistance polysilicon load resistor |
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5541131A (en) * | 1991-02-01 | 1996-07-30 | Taiwan Semiconductor Manufacturing Co. | Peeling free metal silicide films using ion implantation |
| US5346836A (en) * | 1991-06-06 | 1994-09-13 | Micron Technology, Inc. | Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects |
| DE69222393T2 (de) * | 1991-11-08 | 1998-04-02 | Nec Corp | Verfahren zur Herstellung einer Halbleiteranordnung mit einer Widerstandsschicht aus polykristallinem Silizium |
| TW230266B (fr) * | 1993-01-26 | 1994-09-11 | American Telephone & Telegraph | |
| US5395799A (en) * | 1993-10-04 | 1995-03-07 | At&T Corp. | Method of fabricating semiconductor devices having electrodes comprising layers of doped tungsten disilicide |
| DE19521006C2 (de) | 1994-06-08 | 2000-02-17 | Hyundai Electronics Ind | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US5472896A (en) * | 1994-11-14 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating polycide gate MOSFET devices |
| US6019906A (en) * | 1998-05-29 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming patterned oxygen containing plasma etchable layer |
| JP2000124219A (ja) | 1998-08-11 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100767540B1 (ko) * | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075874A2 (fr) * | 1981-09-30 | 1983-04-06 | Siemens Aktiengesellschaft | Procédé pour fabriquer des couches électroconductrices |
| EP0192871A1 (fr) * | 1985-01-31 | 1986-09-03 | THORN EMI North America Inc. | Procédé pour la fabrication d'une résistance en polysilicium dans une ligne en "polycide" |
| EP0195700A1 (fr) * | 1985-03-01 | 1986-09-24 | Centre National De La Recherche Scientifique (Cnrs) | Procédé de formation sur un substrat d'une couche de siliciure de métal réfractaire éventuellement recouverte d'isolant, utilisable notamment pour la réalisation de couches d'interconnexion des circuits intégrés |
| US4663825A (en) * | 1984-09-27 | 1987-05-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| JPS5582458A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Preparation of semiconductor device |
| CA1142261A (fr) * | 1979-06-29 | 1983-03-01 | Siegfried K. Wiedmann | Methode d'interconnexion de regions semiconductrices de types opposes |
| DE2926874A1 (de) * | 1979-07-03 | 1981-01-22 | Siemens Ag | Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie |
| US4388121A (en) * | 1980-03-21 | 1983-06-14 | Texas Instruments Incorporated | Reduced field implant for dynamic memory cell array |
| GB2077993A (en) * | 1980-06-06 | 1981-12-23 | Standard Microsyst Smc | Low sheet resistivity composite conductor gate MOS device |
| US4398335A (en) * | 1980-12-09 | 1983-08-16 | Fairchild Camera & Instrument Corporation | Multilayer metal silicide interconnections for integrated circuits |
| JPS57102049A (en) * | 1980-12-17 | 1982-06-24 | Fujitsu Ltd | Formation of multilayer wiring |
| JPS5832446A (ja) * | 1981-08-20 | 1983-02-25 | Sanyo Electric Co Ltd | シリサイドの形成方法 |
| US4597153A (en) * | 1982-11-19 | 1986-07-01 | General Motors Corporation | Method for mounting plastic body panel |
| US4443930A (en) * | 1982-11-30 | 1984-04-24 | Ncr Corporation | Manufacturing method of silicide gates and interconnects for integrated circuits |
| US4450620A (en) * | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
| US4528582A (en) * | 1983-09-21 | 1985-07-09 | General Electric Company | Interconnection structure for polycrystalline silicon resistor and methods of making same |
| US4519126A (en) * | 1983-12-12 | 1985-05-28 | Rca Corporation | Method of fabricating high speed CMOS devices |
| IT1213120B (it) * | 1984-01-10 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante. |
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| US4640844A (en) * | 1984-03-22 | 1987-02-03 | Siemens Aktiengesellschaft | Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon |
| US4581623A (en) * | 1984-05-24 | 1986-04-08 | Motorola, Inc. | Interlayer contact for use in a static RAM cell |
| KR940002772B1 (ko) * | 1984-08-31 | 1994-04-02 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 장치 및 그 제조방법 |
| US4740479A (en) * | 1985-07-05 | 1988-04-26 | Siemens Aktiengesellschaft | Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
| JPS62147757A (ja) * | 1985-12-21 | 1987-07-01 | Nippon Gakki Seizo Kk | 抵抗形成法 |
| JPH03131875A (ja) * | 1989-10-17 | 1991-06-05 | Nec Niigata Ltd | 液晶シャッタ式電子写真プリンタ |
-
1987
- 1987-09-30 KR KR1019870010932A patent/KR900008868B1/ko not_active IP Right Cessation
-
1988
- 1988-09-14 DE DE3831288A patent/DE3831288A1/de not_active Ceased
- 1988-09-26 JP JP63239104A patent/JPH01109748A/ja active Granted
- 1988-09-27 FR FR888812582A patent/FR2621172B1/fr not_active Expired - Lifetime
- 1988-09-27 NL NL8802375A patent/NL190680C/xx not_active IP Right Cessation
- 1988-09-29 GB GB8822855A patent/GB2210503B/en not_active Expired - Lifetime
- 1988-09-30 US US07/252,514 patent/US5013686A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075874A2 (fr) * | 1981-09-30 | 1983-04-06 | Siemens Aktiengesellschaft | Procédé pour fabriquer des couches électroconductrices |
| US4663825A (en) * | 1984-09-27 | 1987-05-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| EP0192871A1 (fr) * | 1985-01-31 | 1986-09-03 | THORN EMI North America Inc. | Procédé pour la fabrication d'une résistance en polysilicium dans une ligne en "polycide" |
| EP0195700A1 (fr) * | 1985-03-01 | 1986-09-24 | Centre National De La Recherche Scientifique (Cnrs) | Procédé de formation sur un substrat d'une couche de siliciure de métal réfractaire éventuellement recouverte d'isolant, utilisable notamment pour la réalisation de couches d'interconnexion des circuits intégrés |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008868B1 (ko) | 1990-12-11 |
| GB2210503B (en) | 1991-01-09 |
| GB2210503A (en) | 1989-06-07 |
| KR890005840A (ko) | 1989-05-17 |
| FR2621172B1 (fr) | 1991-02-01 |
| NL190680C (nl) | 1994-06-16 |
| DE3831288A1 (de) | 1989-04-20 |
| NL190680B (nl) | 1994-01-17 |
| JPH0423423B2 (fr) | 1992-04-22 |
| NL8802375A (nl) | 1989-04-17 |
| JPH01109748A (ja) | 1989-04-26 |
| US5013686A (en) | 1991-05-07 |
| GB8822855D0 (en) | 1988-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2621172A1 (fr) | Procede de fabrication de dispositifs a semiconducteur ayant un contact ohmique | |
| TWI387055B (zh) | 具有自收斂底電極之相變化記憶胞陣列及其製造方法 | |
| US7642125B2 (en) | Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing | |
| US7745808B2 (en) | Differential negative resistance memory | |
| FR2536194A1 (fr) | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor | |
| EP0078190B1 (fr) | Procédé de fabrication de résistances de forte valeur pour circuits intégrés | |
| JP2789323B2 (ja) | 半導体素子の製造方法 | |
| US5466638A (en) | Method of manufacturing a metal interconnect with high resistance to electromigration | |
| FR2493022A1 (fr) | Cellule programmable perfectionnee pour reseaux electroniques programmables | |
| FR2670316A1 (fr) | Procede de fabrication d'un dispositif de memoire morte a masque. | |
| FR2472246A1 (fr) | Cellule programmable pour reseaux electroniques programmables | |
| FR2725309A1 (fr) | Dispositif memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci | |
| US7663133B2 (en) | Memory elements having patterned electrodes and method of forming the same | |
| FR2640080A1 (fr) | ||
| JPH0434966A (ja) | 半導体装置の製造方法 | |
| US7459336B2 (en) | Method of forming a chalcogenide material containing device | |
| FR2693034A1 (fr) | Transistor à couche mince et son procédé de fabrication. | |
| EP0455339B1 (fr) | Structure du contact en silicium polycrystallin d'une cellule SRAM | |
| FR2511539A1 (fr) | Dispositif de memoire remanente | |
| FR2584532A1 (fr) | Procede de fabrication d'une resistance implantee, et resistance ainsi obtenue | |
| EP3404730A1 (fr) | Memoire non volatile favorisant une grande densite d'integration | |
| US20230292635A1 (en) | Resistive random-access memory devices with a via device structure | |
| EP0170571B1 (fr) | Cellule mémoire statique CMOS | |
| EP0430829A1 (fr) | Procédé de fabrication de circuits intégrés constituant des mémoires EPROM | |
| JPH08306806A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property |