KR900007904B1 - 상보형 반도체장치의 제조방법 - Google Patents

상보형 반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

상보형 반도체장치의 제조방법
제1도 및 제2도는 종래 CMOS 트랜지스터의 단면도.
제3도(a) 내지 제3도(f)는 본 발명의 1실시예에 관련한 CMOS 트랜지스터의 제조공정도.
제4도는 제3도(f)의 단면도.
제5도는 제3도(f)에 관련된 CMOS 트랜지스터의 등가회로도.
제6도는 제3도(f)에 도시된 CMOS 트랜지스터의 골내부의 변형례를 설명하기 위한 단면도.
제7도 내지 제9도는 본 발명의 실시예에 관한 CMOS 트랜지스터의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
21,45 : 실리콘 기판 22,43 : P형 웰
23 : N형 웰 24,25,45,48,51.52 : 골
26,26',48 : 산화막 271,272: 광차단막,
28 : Mo층(저저항의 도전체) 29,30 : 게이트전극
33,35 : 소오스영역 34,36 : 드레인영역
37 : 층간절연막 38,39 : 콘택트홀
40,41 : 인출배선 43,44 : 확산층
46 : 고융점 금속층 49 : 불순물도우프 다결정실리콘층
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 표면에 웰영역(well 領域)이 형성되어 있는 상보형 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 예컨대 상보형 MOS 트랜지스터(CMOS TR)와 같은 상보형 반도체장치를 미세하게 제조하는 과정에 있어서는 웰의 분리를 기술적으로 확립시키는 것이 중요한데, 이는 CMOS가 갖추고 있는 몇몇의 결점이 거의 웰영역의 분리에 연관되기 때문이다. 예컨대 스케일링에 수반되는 P+층-P웰의 내압(또는 N+층-N웰의 내압), 다이리스터효과에 의한 랫치업 내량, 웰의 분리에 따른 칩면적의 증대와 같은 곤란한 문제가 생긴다.
종래의 상보형 CMOS 트랜지스터는 제1도에 도시한 바와 같이 제조된다. 즉, P형의 반도체기판(1)상에 P형 웰영역(2)과 N형 웰영역(3)을 형성시킨 후, 이들 웰영역(2)(3)에는 기판(1)에 도달하게 되는 골(4 ; 溝)을 형성시킨다. 이어 표면산화를 실시하고 전체면에 다결정실리콘층을 퇴적시킨 후, 이 다결정 실리콘을 전체면에 걸쳐 엣칭시켜 골(4)에만 다결정실리콘을 잔존시키다. 다음에 골(4)내의 다결정실리콘층을 산화시켜 절연산화막(5)을 형성시킨다. 이하는 통상적인 방법에 따라 P형 웰(2)과 N형 웰(3)상에 게이트절연막(8)(9)을 매개로 게이트전극(6)(7)을 형성시킨 후, 게이트전극(6)(7)을 마스크로 이용하여 P형 웰(2)과 N형 웰(3)에 각각 N-형의 소오스·드레인영역(10)(11)과 P+형의 소오스 드레인영역(12)(13)을 형성시킨다. 그 다음에는 전체면에 층간절연막(14)을 형성시키고 콘택트홀(15)을 형성시킨다.
이후에는 P형 웰(2)과 N형 웰(3) 각각의 소오스영역(10(12)에 대응되는 부분에다 콘택트홀(15)매개로 Vss단자(전원선)에 접속되는 인출배선(16)과 Vcc단자(전원선)에 접속되는 인출배선(17)을 형성시킴과 동시에 상기 드레인영역(11)(13)간을 접속시키는 인출배선(18)을 형성함으로써 CMOS 트랜지스터가 제조된다.
상기한 제조방법에 따라 제조된 CMOS 트랜지스터에 의하면, 골(4)의 내부에 절연산화막(5)을 매립하여 P형 웰(2)과 N형 웰(3)을 분리시키기 때문에 P+형의 드레인영역(13)-P형 웰(2)(또는 N+형의 드레인영역(11)-N형 웰(3)의 내압은 종방향의 간격으로 결정되도록 되어 대폭 개선되게 된다. 또한 다이리스터효과에 있어서도 횡방향의 PNPN이 절연산화막(5)에 의해 분단되므로 랫치업내량도 대폭 개선된다. 단, 기판(1)과 웰영역(2)(3)의 전위바이어스가 충분하게 되어 있는 것이 랫치업 회피의 필수요건인 것은 물론이다. 따라서 제1도에 나타낸 트랜지스터에 따르면, 기판(1)과 웰(2)(3)의 전위바이어스는 적당한 밀도로 상면에서부터 콘택트홀(15)을 매개로 전원선으로부터 바이어스하는 방법이 필요로 된다. 그러나 종래 기술에 의하면, 예컨대 메모리장치의 메모리셀 배열의 중과 같이 매우 고밀도에서 레이 아웃(LAY OUT)되지 않으면 안되는 부분에다 상기한 바와 같이 상면으로부터 콘택트홀(15---)읕 매개로 바이어스를 행하는 것은 미세화가 되어가면 갈수록 큰 부담으로 되고, 랫치업 내량(耐量)의 향상과 원가절감의 효과를 거둘수는 없음이 더욱 현저해지게 된다.
또한, 종래에는 제2도에 도시한 바와 같이, P형 웰(2)의 N+형 드레인영역(11)과 N형 웰(3)의 P+형 드레인영역(13)을 절연산화막(5)에 접하도록 형성시킨 CMOS 트랜지스터의 구조가 소개되어 있다. 이러한 구조의 트랜지스터에 의하면, 드레인영역(11)(13)이 절연산화막(5)에 접촉되어 형성되어 있기 때문에 웰영역(2)(3)의 경계부의 고유면적을 감소시킬 수 있게 됨과 더불어 드레인영역(11)(13)의 측면에 형성되는 용량치를 감소시키는 효과를 거둘 수 있다. 그러나, 제2도에 나타낸 트랜지스터에 의하며, 골(4)내부의 산화막(5)과 드레인영역(11)(또는 13)의 접촉부위에 누실전류(leakage current)가 흐르게 되는 문제가 생긴다. 이것은 저소비전력의 성능이 중요한 특성으로 되는 CMOS 트랜지스터에 있어서 치명적인 결점으로 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 칩면적을 감소시켜 소자의 미세화를 얻을 수 있도록 하는 한편, 랫치업 내량을 향상시킬 수 있는 상보형 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 상보형 반도체장치의 제조방빕에 있어서, 표면에 웰영역(22,23)을 구비하고 있는 반도체기판(21)에다 적어도 하나 이상의 골(24 ; 25)을 형성시키는 공정과, 상기 골(24 ; 25)의 내벽을 산화막(26)으로 덮는 공정, 상기 골(24 : 25)의 내벽 상부의 산화막의 일부 및 싱기 골(24) 바닥의 산화막(26)을 선택적으로 엣칭시키는 공정, 상기 골(24 ; 25)의 내벽에 잔존하는 절연막(26', 26')을 매개로 저저항성분의 도전체(28,28)을 매립시키는 공정 및, 상기 기판(21)이나 웰영역(23)에 대한 바이이스전위를 상기 도전체(28,28)에 인가하는 공정을 구비하여 이루어진 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 웰영역을 구비하고 있는 반도체기판에 적어도 하나의 골을 형성시킨 후 그 골에다 절연막을 매개하여 적당한 저저항성의 도전체를 매립시킴과 더불어, 이 도전체에다 기판이나 웰영역에 대한 바이어스전위를 인가함으로서 발생한 전자 내지는 홀을 빠르게 기판(혹은 웰영역)에서 전원선으로 빠져나가게 하여 상기한 목적을 달성하도록 되어 있다.
(실시예)
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제3도(a) 내지 제3도(f)는 본 발명의 1실시예에 관한 CMOS 트랜지스터의 제조공정도이고, 제4도는 제3도(f)의 단면도로서, [I]우선, 예컨대 P형 실리콘기판(21)의 표면에 부분적으로 P형 웰(22)과 N형 웰(23)을 각각 형성시킨다. 이어 이들 웰(22)(23)의 경계부분에 기판(21)의 표면에 도달하는 골(24)(25)을 형성시킨다. 그후 산화처리를 하여 산화막(26)을 형성시키고, 이 산화막(26)의 소정위치에 광차단막(271: photo resist)을 형성시킨다(제3도(a)). 그후 반응성이온에칭법(Reactive Ion Etching, RIE)에 의해 골(24) 내벽의 산화막(26)과, 골(25)내벽의 산화막(26)과 바닥의 산화막(26)을 제외하고 선택적으로 엣칭제거를 실시한다. 또한, 상기 광차단막(271)을 제거시킨 후, 다시 광차단막(272)을 적당하게 형성시킨다(제3도(b)). 이어 광차단막(272)을 마스크로 이용해서 상기 산화막(26)을 선택적으로 제거한다. 그 결과, 한쪽의 골(24)에는 P형 웰(22)측 상부를 제외한 내벽에 산화막(26')이 잔존하게 되며, 다른 골(25)에는 내벽의 N형 웰(23)측 상부를 제외한 내벽 및 바닥에 산화막(26')이 잔존하게 된다.
그후, 상기 광차단막(272)을 제거한다(제3도(c)).
[II] 다음에 전체면에 고융점금속인, 예컨대 몰리브덴(Mo)을 매립하여 Mo층(28)을 형성한다(제3도(d)). 여기서 Mo층(28)과 기판(21)과는 저항성으로 접촉하게 된다. 이어 상기 Mo층(28)을 RIE법에 따라 엣칭 제거시키고, 상기 골(24) (25)의 내부에 산화막(26')을 매개로 Vss단자와 Vcc단자(전원선)로 되는 Mo층(28)을 매립한다(제3도(e)). 여기서 Vss와 Vcc단자는 기판(21)과 N웰(23)의 바이어스용으로 이용된다.
이어 P형 웰(22)과 N형 웰(23)상에 게이트절연막(31)(32)을 매개로 각각 게이트전극(29)(30)을 형성시킨다. 그후 한쪽의 게이트전극(29)을 마스크로 이용해서 P형 웰(22)의 표면에 상기한 한쪽의 골(24)내부의 Mo층(28)과 접속되는 N+형의 소오스영역(33)과 N+형의 드레인영역(34)을 각각 형성시킨 후, 다른쪽의 게이트전극(30)을 마스크로 이용해서 N형 웰(23)의 표면에 골(25)내부의 Mo층(28)과 접속되는 P+형의 소오스영역(35)와 P+형의 드레인영역(36)을 형성시킨다. 계속해서 전체면에 층간절연막(37)을 형성시킨 후, P형 웰(22)과 N형 웰(23)의 각 드레인영역(34)(36) 일부에 대응되는 부실리콘기판(42)표면의 P형 웰(43)저면으로부터 상기 P형 웰(43)표면의 P형 확산층(44)까지의 거리를 d1, P형 웰(43)의 모서리에서 P형 확산층(45)까지의 거리를 d2, N형 실리콘기판(42)의 저항을 Rsub, P형 웰(43)의 저항을 Rwell로 한 경우, d1과 d2가 크고, Rsub과 Rwell이 작은 정도로 하기 어렵다. 그러나 본 발명을 이용함으로써 항상 Rsub=Rwel
Figure kpo00002
0을 실현할 수가 있게 된다.
또한, 상기 실시예에서는 2개의 골내부에 산화막을 매개로 저저항소자의 도전체로서 Mo층을 매립시키는 경우에 관해서 설명하였지만, 본 발명은 이에 한정되지는 않는다. 예컨대, 도전체로서 Mo층 대신 기판과 동일한 도전형인 불순물을 충분히 도우핑시킨 다결정실리콘층을 사용해도 된다.
또한, 제6도에 도시한 바와 같이, 고융점금속층(46)을 골(47)의 내벽에 산화막(48)을 매개로 설치한 후골(47)의 내부로 불순물 도우핑다결정실리콘층(49)(혹은 SiO2등의 산화막)을 매립시켜도 된다.
상기 실시예에서는 웰의 경계부분에 Vcc단자와 Vss단자용의 2개의 골을 설치한 경우에 대해 설명했지만, 본 발명은 이에 한정되지 않는다. 예컨대, 제7도와 같이 기판(21) 바이어스용의 골(50)만을 설치한 구조이어도 된다. 또한, 제8도에 도시한 바와 같이, 얕은 골(51)(52)을 P형 웰(22)과 N형 웰(23)에 각각 설치하고, P형 웰(22)과 N형 웰(23)의 쌍방을 바이어스시키는 구조이어도 된다.
또한, 제9도에 나타낸 바와 같이 2개의 골(24)(25)을 접근시켜 양자간에 산화막(26)이 개재하도록 한 구조이어도 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 칩의 면적을 감소시켜 소자의 미세화를 구현할 있고, 랫치업내량을 향상시킬 수 있게 된다.

Claims (1)

  1. 상보형 반도체장치의 제조방법에 있어서, 표면에 웰영역(22,23)을 구비하고 있는 반도체기판(21)에다 적어도 하나 이상의 골(24 ; 25)을 형성시키는 공정과, 상기 골(24 ; 25)의 내벽을 산화막(26)으로 덮는 공정, 상기 골(24 ; 25)의 내벽 상부의 산화막 일부 및 골(24) 바닥의 산화막(26)을 선택적으로 엣칭제거시키는 공정, 상기 골(24 ; 25)의 내벽에 잔존하는 산화막(26',26')을 매개로 저저항성분의 도전체(28,28)를 매립시키는 공정 및, 상기 기판(21)이나 웰영역(23)에 대한 바이어스전위를 상기 도전체(28,28)에 인가하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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