JPH0766967B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0766967B2 JPH0766967B2 JP62154646A JP15464687A JPH0766967B2 JP H0766967 B2 JPH0766967 B2 JP H0766967B2 JP 62154646 A JP62154646 A JP 62154646A JP 15464687 A JP15464687 A JP 15464687A JP H0766967 B2 JPH0766967 B2 JP H0766967B2
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- JP
- Japan
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- semiconductor substrate
- film
- gate electrode
- forming
- refractory metal
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関するもので
ある。
ある。
従来の技術 従来の電界効果型（以下MOS型と略す）半導体装置は第
２図に示すように半導体基板１上に分離酸化膜21,ゲー
ト酸化膜22およびゲート電極23を形成した後、半導体基
板にソースおよびドレイン領域24を形成する。全面に層
間絶縁膜25を形成したのち、前記ソースおよびドレイン
領域上の層間絶縁膜を選択的に除去し、金属配線層26を
形成し、ソースおよびドレインの接続配線層26とする。
前記接続配線層26は半導体基板上を配線し、他のMOS型
半導体装置など他の素子と接続する。
２図に示すように半導体基板１上に分離酸化膜21,ゲー
ト酸化膜22およびゲート電極23を形成した後、半導体基
板にソースおよびドレイン領域24を形成する。全面に層
間絶縁膜25を形成したのち、前記ソースおよびドレイン
領域上の層間絶縁膜を選択的に除去し、金属配線層26を
形成し、ソースおよびドレインの接続配線層26とする。
前記接続配線層26は半導体基板上を配線し、他のMOS型
半導体装置など他の素子と接続する。
発明が解決しようとする問題点 上述した従来のMOS型半導体装置においては半導体基板
表面にソースおよびドレイン領域を形成し、かつソース
およびドレイン電極との接続部を形成するため、半導体
基板表面での占有面積が大きく、高密度化の妨げとなっ
ている。また、ソースおよびドレインの接続配線がMOS
型半導体装置上に配線されるため、ゲート電極との変差
部あるいは他の配線との変差部での断線が生じやすいと
いう欠点があった。
表面にソースおよびドレイン領域を形成し、かつソース
およびドレイン電極との接続部を形成するため、半導体
基板表面での占有面積が大きく、高密度化の妨げとなっ
ている。また、ソースおよびドレインの接続配線がMOS
型半導体装置上に配線されるため、ゲート電極との変差
部あるいは他の配線との変差部での断線が生じやすいと
いう欠点があった。
問題点を解決するための手段 本発明は上記問題点を解決するため、半導体基板上にゲ
ート電極を形成したのち、半導体基板に開孔部を形成し
ソースおよびドレイン領域を前記開孔部の側壁で、かつ
前記ゲート電極の下部に形成し、ソースおよびドレイン
電極との接続部を前記開孔部側壁に形成するとともに、
ソースおよびドレインの接続配線を前記半導体基板の開
孔部に埋込み形成することにより半導体装置を形成す
る。
ート電極を形成したのち、半導体基板に開孔部を形成し
ソースおよびドレイン領域を前記開孔部の側壁で、かつ
前記ゲート電極の下部に形成し、ソースおよびドレイン
電極との接続部を前記開孔部側壁に形成するとともに、
ソースおよびドレインの接続配線を前記半導体基板の開
孔部に埋込み形成することにより半導体装置を形成す
る。
作用 本発明によれば半導体基板に形成した開孔部の側壁にソ
ースおよびドレイン領域および金属配線との接続部を形
成するため、従来と異なり半導体基板表面にソースおよ
びドレイン領域および接続部を形成する必要がなく、半
導体基板表面での半導体装置の占有面積が少なくて良
い。
ースおよびドレイン領域および金属配線との接続部を形
成するため、従来と異なり半導体基板表面にソースおよ
びドレイン領域および接続部を形成する必要がなく、半
導体基板表面での半導体装置の占有面積が少なくて良
い。
またソースおよびドレインの接続配線を前記半導体基板
の開孔部に埋込み形成するため、半導体基板上の配線層
が少なくなり、ゲート電極との交差部での断線および配
線層間での短絡が少なくなる。
の開孔部に埋込み形成するため、半導体基板上の配線層
が少なくなり、ゲート電極との交差部での断線および配
線層間での短絡が少なくなる。
実施例 第１図にもとづいて本発明の一実施例を説明する。
一導電型半導体基板１に選択的に絶縁物膜からなる素子
分離層２を形成する。次に前記半導体基板１上にゲート
酸化膜３およびゲート電極となる多結晶硅素膜４および
窒化硅素膜５を形成する（第１図Ａ）。次に前記窒化硅
素膜５および多結晶硅素膜４に所定のパターンを形成
（第１図Ｂ）した後、高温酸化雰囲気中で加熱処理し、
前記多結晶硅素膜パターン側壁に二酸化硅素膜６を形成
する（第１図Ｃ）。次に露出している前記ゲート酸化膜
３を食刻除去し、露出した半導体基板に開孔部７を形成
する（第１図Ｄ）。次に全面に二酸化硅素膜などの絶縁
物膜８を形成した後、多結晶硅素膜４上および前記開孔
部７の上部すなわちゲート酸化膜直下の前記絶縁膜８の
一部を除去し、多結晶硅素膜および前記開孔部上部の半
導体基板９を露出する（第１図Ｆ）。次に全面にダング
ステン又はチタニウム等の高融点金属膜10を形成した後
（第１図Ｇ）高温処理を行なう。熱処理により前記多結
晶硅素膜および前記半導体基板の露出領域と前記高融点
金属膜が反応しシリサイド層11,12が形成される。前記
半導体基板の露出領域９、即ち開孔部側壁に形成された
シリサイド層12をソース，ドレインとする。
分離層２を形成する。次に前記半導体基板１上にゲート
酸化膜３およびゲート電極となる多結晶硅素膜４および
窒化硅素膜５を形成する（第１図Ａ）。次に前記窒化硅
素膜５および多結晶硅素膜４に所定のパターンを形成
（第１図Ｂ）した後、高温酸化雰囲気中で加熱処理し、
前記多結晶硅素膜パターン側壁に二酸化硅素膜６を形成
する（第１図Ｃ）。次に露出している前記ゲート酸化膜
３を食刻除去し、露出した半導体基板に開孔部７を形成
する（第１図Ｄ）。次に全面に二酸化硅素膜などの絶縁
物膜８を形成した後、多結晶硅素膜４上および前記開孔
部７の上部すなわちゲート酸化膜直下の前記絶縁膜８の
一部を除去し、多結晶硅素膜および前記開孔部上部の半
導体基板９を露出する（第１図Ｆ）。次に全面にダング
ステン又はチタニウム等の高融点金属膜10を形成した後
（第１図Ｇ）高温処理を行なう。熱処理により前記多結
晶硅素膜および前記半導体基板の露出領域と前記高融点
金属膜が反応しシリサイド層11,12が形成される。前記
半導体基板の露出領域９、即ち開孔部側壁に形成された
シリサイド層12をソース，ドレインとする。
次に、高融点金属膜10の一部を選択的に除去してソー
ス，ドレイン電極とし、しかるのち前記露出半導体基板
側壁に形成したシリサイド層12より下部の開孔部の高融
点金属膜10上に二酸化硅素膜などの絶縁物膜13を埋込み
形成する（第１図Ｈ）。こうして膜10よりなるソース，
ドレイン電極配線をソース，ドレイン領域により下方に
形成したMOSトランジスタが得られる。
ス，ドレイン電極とし、しかるのち前記露出半導体基板
側壁に形成したシリサイド層12より下部の開孔部の高融
点金属膜10上に二酸化硅素膜などの絶縁物膜13を埋込み
形成する（第１図Ｈ）。こうして膜10よりなるソース，
ドレイン電極配線をソース，ドレイン領域により下方に
形成したMOSトランジスタが得られる。
発明の効果 以上のように、本発明によればソースおよびドレインを
半導体基板の開孔部の側壁にシリサイド層で形成するた
め、半導体基板表面での占有面積が少なく、かつ浅い接
合を有するソースおよびドレイン領域を形成することが
でき、高密度が半導体集積回路を構成することができ
る。また半導体基板に形成した開孔部にソースおよびド
レイン電極接続配線である高融点金属膜を埋込み形成す
るため、半導体基板上に形成する配線層が少なく、した
がってゲート電極との交差および他の配線との交差が少
ないため断線およびショートが少なく歩留の高い半導体
集積回路を形成することができる。
半導体基板の開孔部の側壁にシリサイド層で形成するた
め、半導体基板表面での占有面積が少なく、かつ浅い接
合を有するソースおよびドレイン領域を形成することが
でき、高密度が半導体集積回路を構成することができ
る。また半導体基板に形成した開孔部にソースおよびド
レイン電極接続配線である高融点金属膜を埋込み形成す
るため、半導体基板上に形成する配線層が少なく、した
がってゲート電極との交差および他の配線との交差が少
ないため断線およびショートが少なく歩留の高い半導体
集積回路を形成することができる。
第１図は本発明の一実施例を説明するための工程断面
図、第２図は従来例を説明するための工程断面図であ
る。 １……半導体基板、2,8,13……絶縁物膜、３……ゲート
酸化膜、４……多結晶硅素膜、５……窒化硅素膜、６…
…二酸化硅素膜、10……高融点金属膜、11,12……シリ
サイド層。
図、第２図は従来例を説明するための工程断面図であ
る。 １……半導体基板、2,8,13……絶縁物膜、３……ゲート
酸化膜、４……多結晶硅素膜、５……窒化硅素膜、６…
…二酸化硅素膜、10……高融点金属膜、11,12……シリ
サイド層。
Claims (1)
- 【請求項１】一導電型半導体基板上にゲート酸化膜およ
び多結晶硅素膜からなるゲート電極を選択的に形成し、
前記ゲート電極を食刻マスクとして、前記半導体基板を
食刻し、開孔部を形成する工程と、前記開孔部側壁に絶
縁膜を形成した後、前記ゲート電極に接した前記半導体
基板の側壁を露出する工程と、全面に高融点金属を形成
する工程と、高温処理により、前記ゲート電極の多結晶
硅素膜および露出半導体基板と、前記高融点金属とのシ
リサイド層を形成する工程とを備え、前記高融点金属を
選択的に食刻し、前記半導体基板上のシリサイド層と接
続された高融点金属パターンを形成してなる半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154646A JPH0766967B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154646A JPH0766967B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318780A JPS63318780A (ja) | 1988-12-27 |
| JPH0766967B2 true JPH0766967B2 (ja) | 1995-07-19 |
Family
ID=15588776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154646A Expired - Lifetime JPH0766967B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766967B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538857B2 (ja) * | 1984-02-14 | 1996-10-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS60207367A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 相補型半導体装置の製造方法 |
-
1987
- 1987-06-22 JP JP62154646A patent/JPH0766967B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63318780A (ja) | 1988-12-27 |
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