KR890004962B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1(a)도 내지 제1(e)도는 종래의 MOS 집적회로의 제조과정을 나타내는 단면도.
제2(a)도 내지 제2(e)도는 다른 종래의 MOS 집적회로의 제조과정을 나타내는 단면도.
제3도는 종래의 메모리셀을 나타내는 평면도.
제4도는 제3도의 메모리셀에 대한 등가회로도.
제5도는 본 발명에 적용되는 종래의 ROM 메모리셀을 나타내는 평면도.
제6도는 제5도의 X-X선에 따른 단면도.
제7(a)도 내지 제7(f)도는 본 발명의 일실시예에 따른 n챈널 MOS 집적회로의 제조과정을 나타내는 단면도.
제8도는 제2도의 방법으로 제조되는 고밀도 MOS 집적회로의 실제적인 단면도.
제9도는 본 발명의 일실시예로 제조되는 고밀도 MOS 집적회로의 실제적인 단면도.
제10도는 제8도 트랜지스터의 게이트파괴전압 특성을 나타내는 도면.
제11도는 제9도 트랜지스터의 게이트파괴전압 특성을 나타내는 도면.
제12도는 제 1도의 방법으로 제조되는 MOS 집적회로외 패턴 배선을 나타내는 평면도.
제13도는 본 발명의 일실시예로 제조되는 MOS 집적회로의 패턴 배선을 나타내는 평면도.
제14(a) 내지 제14(f)도는 본 발명의 다른 실시예인 ROM 메모리셀을 획득하기위한 제조과정을 나타내는 단면도.
제15도는 제14(f)도의 평면도.
제16(a)도 내지 제16(e)도는 본 발명의 또다른 실시예인 메모리셀을 획득하기 위할 제조과정을 나타내는 단면도.
제17도는 본 발명에 대한 다른 실시예의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1, 2l, 511, 41, 131, 141 : P형실리콘기판
2,22,42,132 : 핀드산화층 3, 23, 49, 135 : 게이트전극
4,24,48 : 게이트산화막
51, 61, 251, 261, 501, 511, 1361, 1371: n형확산영역
52, 62: n+형확산영역 7, 27 : CVD-SiO2막
8, 25, 46, 53 : 레지스트패턴 9, 30, 55 : 직접접촉구멍
10, 31, 58 : 제2다결정실리콘층 11, 32, 56, 142 : 드레인영역
12, 33, 57, 143 : 소오스영역 13, 34, 59 : 전극층
28, 521∼524, 43, 133, 134 : 산화막 252, 262: n+형 확산영역
301, 510 : 메모리 셀 302, 303 : 확산영역
304, 514 : 워드선
305, 515, 517, 60, 14, 146 : 접촉구멍 306, 518, 147 : 데이터선
512, 513 : n+형영역 516 : 배선층
520 : 필드산화막 525 : 반전방지층
44 : 제1다결정실리콘층 45, 52, 52', 138, 145 : SiO2막
47, 149 : SiO2패턴 54, 139 : 벽체
502, 512, 1362, 1372: n+형확산영역 140, 148 : 매입접촉구멍
1441∼l443: 접촉패트층
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체기판표면에 확산영역과 다결정 실리콘전극층을 자기정합(self-alignment)으로 접속시키는 반도체장치 및 그 제조방법에 관한 것이다.
또한 본 발명은 반도체메모리장치 또는 반도체메모리를 내장한 CPU등에서의 메모리소자의 구조 및 그 제조방법에 관한 것으로, 특히 독출전용메모리(ROM Real Only Memory)에서의 메모리소자외 구조 및 그 제조방법에 관한 것이다.
최근에 이르러 반도체기술이 급속하게 진보됨에 따라 고집적화를 향상시키기 위해 미세화와 더불어 각층사이의 정렬오차를 개선하기 위해서는 각층사이의 자기정합을 실시하는 것이 바람식한데, 특히 접촉이나 직접 접촉(direct contact)의 자기정합화는 고집적화를 향상시키는데에 중요하다.
그러나, 다결정실리콘과 확산영역을 직접접속하는 직접접촉의 자기정합에 대해서는 충분하게 화립된 기술이 없는것이 현상태이므로, 다결정실리콘을 확산영역에서다 직접접촉을 취하는 반도체장치인 N채널 MOS 집적회로는 통상적으로 제1(a)도 내지 제1(e)도에 도시되어 있는 방법으로 제조되고 있다.
우선 제1(a)도에 도시되어 있듯이, p형실리콘기판(1)을 선택적으로 산화시켜 필드산화층(2)을 형성시키고, 또 열산화를 실행하여 필드산화층(2)으로 분리되는 도상의 기판(1) 표면에다 산화막을 형성시킨후 전면에 제1다결정 실리콘층을 형성시킨다.
이어서 해당 다결정실리콘층에다 인과 같은 불순물을 도오핑한 후 해당 다결정실리콘층을 패터닝하며 게이트전극(3)을 형성시킨다. 이러한 게이트전극(3)을 마스크로하여 산화막을 선택적으로 에칭해서 게이트산화막(4)을 형성시키고, 이후 게이트전극(3)을 마스크로하여 인과같은 N형불순물을 기판(1)표면에 도오핑하여 N형 확산영 역 (51) (61)을 형성 시킨다.
제1(b)도에 도시되어 있듯이 전면에다 CVD-SiO2막(7)을 퇴적시킨 후 사진식각법에 의해 상기 CVD-SiO2막(7)위로 레지스트패턴(8)을 형성시키고, 이후 제1(c)도에 도시되어 있듯이 레지스트패턴(8)을 마스크로서 CVD-SiD2막(7)을 선택적으로 에칭하여 직접접촉구멍(9)을 형성시킨다.
다음으로 전면에다 제2다결정실리콘막(10)을 퇴적시킨후, 예컨데 POCl3분위기하에서 인을 제2다결정실리콘층(10)에 열화산시키고, 상기 다결정실리콘막(10)을 통해 n형 확산영역(51) (61)에 해당 n형확산영역(51) (61)보다 깊도록 고농도의 n+형확산영역(51) (61)을 형성시킨다.
이것에 의해 제1(d)도에 도시되어 있듯이, n형확산영역(51)과 n+형확산영역(52)으로 이루어지는 드레인영역(11) 및 n형확산영역 (61)과 N+형확산영역 (62)으로 이루어지는 소오스영역 (12)이 각각 형성된다.
이후 제1(e)도에 도시되어 있듯이 제2다결정실리콘층(10)을 패터닝하여 드레인영역(11)과 소오스영역(12)으로 각각 직접접촉구멍(9)을 통해 접속되는 전극층(13)을 헝성하여 MOS 집적회로를 제조한다.
전술한 바와같이 제1도의 제조방법에 있어서는 직접접촉구멍(꽃을 사진식각법에 의해 형성된 레지스트패턴(8)을 마스크로하여 형성되기 때문에 마스크 정렬오차가 필요하게 된다. 따라서, 게이트전극(3)과 필드산화막(2)사이에 정렬오차가 필요하게 되므로 고집적화가 방해된다.
한편, 자기 정합적으로 직접접촉을 취하는 것이 가능한 반도체장치의 제조방법은 IEDM에 발표되어 있는바, 이러한 방법에 택해서 제2(a)도 내지 제2(e)도를 참조해서 설명하면 다음과 같다.
먼저 제2(a)도에 도시되어 있듯이 P형실리콘기판(21)을 선택적으로 산화하여 필드산화층(22)을 형성시키고, 또 열산화를 실행하여 필드산화층(22)으로 분리되는 도상의 기판(21) 표면에다 산화막을 형성시킨후 전면에 제1다결정실리콘층을 형성 시 킨다.
이어서 해당다결정실리콘층에다 인과 같은 불순물을 도오핑한후 해당다결정실리콘층을 패터닝하여 게이트 전극(23)을 형성시키고, 해당 게이트전극(23)을 마스크로하여 산화막을 선택적으로 에칭하여 게이트산화막(24)을 형성시킨다.
이후 게이트전극(23)을 마스크로하여 인과같은 n형불순물을 기판(21)표면에 도오핑하여 n형확산영역 (251)(261)을 형성 시킨다.
이어서 습식산화처리를 실행한다. 이러한 과정은 제2(b)도에 도시되어 있듯이 다결정실리콘이 단결정실리콘에 비해 산화비율이 높기때문에 동일 다결정실리콘으로 이루어지는 게이트전극(23)주위에는 비교적 두꺼운 산화막(27)이 노출되는 단결정실리콘의 기판(21)표면에는 비교적 얇은 산화막(28)이 각각 형성된다. 이후 필드산화막(22)위에다 사진식각법에 의해 레지스트패턴(29)을 형성시킨다.
이어서 기판(21)표면의 얇은 산화막(28)이 완전히 제거될 때까지 에칭을 행하여 직접접촉구멍 (30)을 형성 시킨다. 이후 제2(c)도에 도시되어 있듯이 게이트전극(23)의 주위에는 산화막(27)이 남는다.
다음으로 헤지스트패턴(29)이 제거되고, 전면에다 제 2다결정실리콘층(31)을 퇴적시킨후 예컨데 POCI3등의 분위기하에서 인을 제2다결정실리콘층(31)에 열확산시키게 되면, 동일 다결정실리콘층(31)을 통해 n형확산영역(251)(261)에 해당확산영역 (251)(261)보다 깊도록 고농도의 n+형확산영역(252)(262)을 형성시키게 된다.
따라서 제2(d)도에 도시되어 있듯이 n형확산영역 (251)과 n+형확산영역 (252)으로 이루어지는 드레인영역 (32) 및 n형확산영역(261)자 n+형화산영역 (262)으로 이루어지는 소오스영역(33)이 각각 형성된다. 이어서 제2(e)도에 도시되어 있듯이 제2다결정실리콘층(31)을 패터닝하여 드레인영역(32)과 소오스영역(33)으로 각각 직접접촉구멍(30)을 통해 접속되는 전극층(34)을 형성하여 MOS 집적회로를 제조한다.
전술한 제2도에 도시된 제조방법에 있어서는 게이트전극(23)과 필드산화층(22)에 대해서 자기정합적으로 직접접촉구멍(30)을 형성시킬 수 있고, 이것에 의해 MOS 집적회로의 고집적화가 가능해진다.
그러므로, 이런한 방법으로는 습식산화처리후 게이트 전극(23)외 각이 뾰족하고, 또 해당게이트전극(23) 주위의 산화막(27)두께가 에칭에 의해 대단히 얇기때문에 파괴내압이 악화되는 문제점이 있었다.
일반적으로 ROM은 웨이퍼제조공정 도중에서 마스크를 사옹하여 정보가 기입된 것으로 "마스크프로그램 ROM"이라고 칭하고 있다. 상기 ROM에 있어서 데이터 기입에 널리 사용되고 있는 방식으로서는 접촉방식과, 트랜지스터유무에 따라 정보를 기입하는 S(소오스) D(드레인) G(게이트)방식, 트랜지스터의 임계전압을 기입정보에 따라 변경시키는 방식등 3가지 방식이 있다.
메모리셀의 회로적 구성에 준해서는 NOR형 ROM과 NAND-NOR형 ROM이라는 방식의 다른 방법으로 분류되기도 하고, 또 ROM을 사용하는 시스템에 준해서는 동기형 ROM과 비동기형 ROM같은 방식의 다른 방법으로 분류되기도 한다. 여기에서 고속동작에 적절한 ROM으로는 NOR형 ROM이, 저속의 경우에는 NAND-NOR형 ROM이 사용되는 것이 많다.
상기한 바와같이 메모리셀의 회로적구성에 준해 상기 ROM의 분류중 고속동작에 적절한 NOR형 ROM은 회로설계가 용이하면서 정보기입에 용이하거나 확실하게인가되고, 또 정보기입공정이 전공정와 후반에 있으므로 생산성향상의 효과가 있는 접촉방식을 채용하고 있는 것이 많게 된다.
제3도는 상기 접촉방식을 채용한 종래와 ROM 메모리셀부분의 구성을 나타내는 패턴 평면도로서, 파선으로 둘러싼 영역이 1개의 메모리셀(301)이고, 복수 메모리셀을 횡방향 및 종방향으로 배열되어 있다. 1개의 메모리셀(301)은 1개의 MOS 트랜지스터로 구성된다. 상기 메모리셀(301)은 드레인으로되는 복산영역(302)과,도면중 횡방향으로 배열되는 MOS 트랜지스터의 공통소오스로 되는 확산영역(303), 횡방향으로 배열된 MOS트랜지스터의 공통게이트전극으로된 다결정실리콘층에 의해 구성되는 워드선(304) 및 도면중 종방향으로 배열된 MOS 트랜지스터의 드레인(확산영역 (302))이 기입정보에 따라 접촉구멍(305)을 통해 선택적으로 접속시키는 알루미늄에 의해 구성되는 데이터선(306)으로 구성된다.
제4도는 제3도와 같이 패턴을 갖는 ROM의 등가회로도로서, 접촉방식의 ROM은 그 명칠에서 함축되어 있듯이 웨이퍼처리중 접촉형성시에 정보를 기입하기 때문에 접촉구멍(305)에 의한 접촉유무가 정보의 "1" 또는 "0"으로 대응되어있다
제 3도와 같이 패턴을 갖는 종래의 ROM에 있어서, 메모리셀용 MOS 트랜지스허의 드레인으로 이루어지는 확산영역(302)은 접촉구멍(305)을 통해 데이터선(306)에 접속된다. 여기에서 확산영역 (302)은 실리콘에 의해 구성되는 한편 데이터선(306)이 알루미늄과 같은 금속으로 구성되어 있으므로 이들의 일함수가 각가 다르다. 한편, 일함수가 다른 재료끼리의 접촉저항을 충분히 작게하기 위해서는 접촉구멍(305)의 면적을 크게 할 필요가 있게된다. 또 기판과의 단락을 방지하기 위해서는 접촉구멍(305)주위와 확산영역(302)주위와의 사이에 거리도 충분하게 취할 필요가 있게된다.
이때문에 각 드레인의 확산영역(302) 정유 영역이 넓어지므로 1개의 메모리셀(301)면적은 넓게되고, 또 큰기억용량의 ROM경우에는 칩면적이 크게되므로 가격의 상승요인이 되었다.
그래서, 본 발명자는 종래의 ROM이 갖는 결점을 제거하는 목적으로, 제5도의 패턴평면도 및 제 6도의 단면도와 같은 ROM을 이미 발명한바 있다.
위와 같은 ROM은 일본국 특허출원 58-75026호의 원서에 첨부된 명세서의 기재되어 있듯이 n챈널 MOS 트랜지스터를 메모리셀로서 사용된 것이다. 제5도에 있는 파선으로 둘러싼 영역은 1개의 메모리셀(510)이고,복수의 메모리셀은 횡방향 및 종방향으로서 매트릭스상태로 배열되어 있는 한편, 제 3도와 마찬가지로 1개의 메모리셀이 개의 MOS 트랜지스터로 구성되어 있다. P형실리콘 반도체기판(511)내에는 각 메모리셀(510)의 드레인으로 이루어지는 n+형영역(512)이 설치되고, 또 상기 기판(511)내에는 횡방향으로 배열된 복수의 메모리셀의 공통소오스영역으로 이루어지는 n+형영역 (513)이 횡방향으로 연장되어 설치된다. 또한 횡방향으로 배열된 복구의 메모리셀에 있어서는 각 n+형영역(512) (513)사이를 횡으로 절단되도록 횡방향으로 배열된 복수의 메모리셀 공통게이트전극으로 되어 제1층째의 다결정실리콘으로 이루어지는 워드선(514)이 연장되어 설치 된다.
각 메모리셀의 드레인으로 이루어지는 n+형영역(512)의 표면은 횡방향으로 배열된 2행분의 메모리셀마다 형성되는 접촉구멍(515)을 통해 제2층째의 다결정실리콘으로 이루어지는 배선층(516)과 접속되어진다. 상기 배선층(516)의 끝부분은 공통게이트 전극인 워드선(514)위까지 연장되도록 설치되어진다.
횡방향으로 배열되는 복수의 메모리셀은 드헤인인 n+형영역 (512)이 기입정보에 따라 설치되는 접촉구멍(517)을 통해 선택적으로 접속시켜 알루미늄으로 되는 데이터선(518)과 공통으로 설치되어 진다.
제6도는 제 5도의 X-X 선에 따라 1개의 메모리셀의 단면구조를 나타낸것으로, 도면중 부호 520은 소자 분리용 필드산화막, 부호 521은 워드선(514)하부에 설치된 산화막, 부호 522 내지 524는 각각 산화막등을 나타낸다. 상기 픽드산화막(520)는 하부의 기판(511)표면에는 반전방지층(525)이 설치되어 진다.
상기와 같은 구성의 ROM은 메모리셀용트랜지스터의 드레인인 n+형영역 (512)에 알루미늄으로 이루어지는 데이터선(518)을 직접적으로 접속할 수 없고, 우선 n+형영역(512)표면 일부에 접추구멍(515)을 롱해 다결정 실리콘으로 이루어지는 배선층(516)이 접속하게 되며, 상기 배선층(516)이 기입정보에 따라 선택적으로 설치 되어지는 접촉구멍(517)을 통해 알루미늄으로 구성되는 데이터선(518)이 접속된다. n+형영역(512)과 배선층(516)은 서로 실리콘을 구성재료로 하고 있기 때문에 일함수가 등가이다. 이 때문엔 양자사이의 접촉저항은 접촉되어 있는 면적이 한정되어도 충분히 작아지므로 n+형영역 (512)위의 접촉구멍(515)의 면적을 축소할 수 있다.
상기 접촉구멍(515)을 통해 n+형영역(512)과 배선층(516)을 접속할때 필드산화막(820)측은 자기정합구조로 할 수 있고, 이러한 접촉구멍(515)은 워드선(514)측에만 적절한 거리를 유지하는 것이 바람직하다. 따라서, n+형영역 (512)자체의 면적을 충분히 작게 할 수 있게되고, 메모리셀로서 환산하여 전술한바 있는 제3도의 경우보다도 20∼50%정도 축소된다.
한편 일함수가 다른 알루미늄으로 이루어지는 데이터선(518)과 다결정실리콘으로 이루어지는 배선층(516)과의 접속을 실행하는 경우에는 배선층(516)이 워드선(514)위쪽으로 연장되어 있고, 그의 죙면거리를 n+형영역(512)보다도 충분히 길게 되어있다. 따라서, 데이터선(518)과 배선층(516)의 접속부분인 접촉구멍 (517)의 면적은 n+형영역(512)의 면적크기에 관계치 않고 충분히 넓게 할 수가 있다. 이것에 의해 접촉구멍의 면적으로 결정되는 접촉저항의 크기에 의한 트랜지스터의 전압과 전류특성의 열화가 없으므로 고밀도화가 가능하게 되어진다.
상기와 같이 제5도에 도시되는 ROM으로는 전술한 제3도에 도시되는 ROM과 비교하여 대폭적인 셀크기의 축소가 가능하게 된다. 이러한 셀에 있어서도 대용량화를 실현하기 위해 미세화가 진행되면 제6도에 도시되어 있듯이 매입접촉구멍(Buried Contact Holes) (515)형성에 처하여 그릇된 정렬을 위한 여유(A)와, 접촉부의 면적을 확보할 목적으로 그릇된 정렬을 위한 여유를 포함시키는 거리(B)가 셀의 큰 분분을 점유하는 것이 문제로 되어왔다. 그러므로 마스크 정렬의 정밀도를 향상시키는 일도 한계가 있기 때문에, 상기 문제를 해결하지 않으면 다시 대폭적인 고밀도화는 요망할 수 없게된다.
본 발명은 상기와 같은 문제점을 해결한 것으로, 고집적도로서 고신뢰성의 반도체 장치를 높은 생산성으로 제조하는 반도체 장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적으로는 데이터선을 형성하는 금속 배선층의 접촉패드로 이루어지는 다결정실리콘의 전극층에 자기 정합구조로서 매입 접촉을 형성할 수가 있고, 또 대폭적인 고밀도화가 가능한 독출전용반도체 장치 및 그 제조방법을 제공할 수 있는 것이다.
상기한 목적을 달성하기 위해서는 제1도전형의 반도체기판위에 설치되고 상하에 절연막이 배열되는 게이트전극과, 상기 기관표면에다 상기 게이트전극에 대해 자기정합적으로 서로 떨어져 설치되는 제2도전형 1상의 제 1불순물영역, 상기 게이트전극 및 상하절연막이 적어도 한쪽 측면에 설치되어 절연막으로 이루어지는 벽체, 상기 기판표면에다 벽체에 대해 자기 정합적으로 설치되고 상기 제 1불순물 영역보다 깊은 고농도에 제2도전형 제2불순물 영역, 상기 제2불순물 영역과 접속되고, 적어도 일부가 상기 게이트전극의 상부 절연막상에 연장되어 연결되는 전극층 및 기입된 정보에 따라 상기 전극층과 선택적으로 접속되는 배선층을 구비하고 있는 반도체장치를 제공할 수 있다. 또한, 본 발명에 의하면 전술한 바와같이 고집적도로서 고신뢰성의 반도체잔치를 높은 생산성으로 제조할 수 있는 반도체장치 및 그 제조방법을 제공할 수 있다.
이하 본 발명을 n챈널 MOS 집적회로의 제조에 적용한 일실시예에 대해 제7(a)도 내지 제7(f)도를 참조해서 설명하면 다음과 같다.
우선 제7(a)도에 도시되어 있듯이 예컨데 p형실리콘기판(41)에 선택적으로 산화를 실행하고, 필드산화층(42)을 형성시킨후 열산화를 실행하여 필드산화층(42)으로 분리되는 도상의 기판(41)영역 표면에다 예컨데 두께 200Å의 산화막(43)을 형성시킨다. 이어서 전면에다 예컨데 CVD(Chemical Vapor Deposition)법에 의해 인을 포함하는 두께 3000Å의 제1다결정실리콘층(44)을 형성시킨다. 여기서 다결정실리콘층은 최초에 불순물이 도오프되지 않은 것으로 형성시키고, 그후 인을 도오프하도록 해도 바람직하다.
다결정실리콘층(44)위의 전면에다 두께 3000Å의 SiO2막(45)을 퇴적한다. 이후 사진식각법에 의해 SiO2막(45)위의 게이트전극형성예정부에 레스트패턴(46)을 형성시킨다. 또 SiO2막(45)은 제1다결정실리콘층(44)을 열산화하는 것에 의해 형성시켜도 바람직하다.
이어서 레지스트패턴(46)을 마스크로하여 CDE(Chemical Dry Etching)법 또는 RIE (Reactive ion Etching)법에 의해 SiO2막(45)과 제 1다결정실리콘층(44) 및 산화막(43)의 에칭을 행하고, 상하에 SiO2막 패턴(47) 및 게이트산화막(48)이 배치되는 다결정실리콘으로 이루어지는 게이트전극(49)을 형성시킨다 이때 얇은 산화막(43)을 에칭하지 않고 잔존시켜도 좋다.
이어서 제7(b)도에 도시되어 있듯이 레지스트패턴(46)을 제거하고, 상기 게이트전극(49) 및 상하 SiO2막 패턴(47)과 게이트산화막(48)을 마스크로하여 n형불순물 예컨대 비소를 도오스량 1012∼1014cm-2조건으로 이온 주입을 행하고, n형확산영역 (501) (501)을 형성시킨다.
제7(c)도에 도시되어 있듯이 CVD법에 의해 기판(41) 전면에다 SiO2막(52)을 퇴적시킨 후, 사진식각법에 의해 필드산화층(42)에 대응되는 SiO2막(52)위로 레지스트패턴(53)을 형성시킨다. 이경우 SiO2막(52) 퇴적되기전 900∼-1100℃ 산소분위기중에서 5∼20분간 열산화처리를 실시하여 다결정실리콘으로 이루어지는 게이트전극(49)이 노출되는 주변의 측면에 산화막을 형성시키는 것이 바람직하다.
상기 SiO2막(52)는 예컨대 두께 2000∼5000Å 범위에서 퇴적한다. 이때 SiO2막(52)의 두께 (t1)와 상기 SiO2막괘턴(47)의 두께(t2) 사이에는 다음과 같은 관계가 있는 것이 바람직하다.
t2/A2>(1.5×t1)/A1여기서 A1은 SiO2막(52)이 에칭되는 속도,
A2는 SiO2막패턴(47)이 에칭되는 속도를 나타낸다.
이어서 RIE법등의 이방향성을 이용하여 SiO2막(52)의 에칭을 행하고, 게이트전극(49) 및 상하 SiO2막패턴(47)과 게이트산화막(48)의 측면에다 SiO2로 이루어지는 벽체(54)를 형성시킴과 더불어 직접접촉구멍(55)를 형성시킨다. 또한 상기 공정에 있어서 필드산화층(42)위에서도 SiO2막(52')이 잔존된다.
제7(e)도에 도시되어 있듯이 상부의 SiO2막패턴(47) 및 벽체(54)를 마스크로하여 n형불순물 예컨대 비소를 도오스량 1013~1016cm-2조건으로 노출되는 n형 확산영역 (501) (511)에 이온주입 하여 고농도로서 깊은 n+형확산영역(502) (512)을 형성시킨다. 이러한 공정에 의해 n형확산영역(511) 및 n+형확산영역(502)으로 이루어지는 드레인 영역(56)과, n형확산영역 (511) 및 n+형확산영역(512)으로 이루어지는 소오스 영역 (57)이 각각 형성된다. n+형확산영역(502)(512)을 형성시키는것에 의해서 상기 RIE에 의해 직접접촉구멍(55)을 형성시킬때에 n형확산영역(501) (511)표면이 에칭될 경우 저항증대의 방지를 도모할 수 있을 뿐만 아니라 후술할 전극층과의 접촉을 양호하게 된 것이 가능하게 된다. 기판(41)전면에다 제2다결정실리콘층(58)을 퇴적하게 되고. 예컨대 저온의 인확산등에 의해 제2다결정실리큰층(58)에 불순물을 확산하게 된다. 이후 제7(f)도에 도시되어 있듯이 사진식각법에 의해 형성되는 레지스트패턴(도시되어 있지 않음)을 마스크로서 제2다결정실리콘층(58)을 패터닝하고, 직접접촉구멍(55)을 통해서 드레인과 소오스영역 (56) (56)에 접속되는 다결정실리콘으로 이루어지는 전극층(59)을 형성시켜 n챈널 MOS 집적회로를 제조한다.
이와같이 본 발명방법에 의하면 게이트전극(49)을 형성시키고, 전면에다 SiO2막(52)을 퇴적시킨 후 해당 SiO2막(52)을 RIE법에 의해 에칭하는 것에 따라 게이트전극(49) 및 필드산화막(42)에 대해 자기정합적으로 직접접촉구멍(55)을 형성시키는 동시에, 게이트전극(49)의 측면에 SiO2로 이루어지는 벽체(54)를 형성시킨다. 그 결과 게이트파괴전압이 향상된 MOS 트랜지스터를 갖는 MOS 집적회로를 획득할 수가 있다.
제8도에 도시된 종래의 방법으로 제조되는 MOS트랜지스터와 본 실시예로 제조되는 제9도에 도시된 MOS 트랜지스터의 게이트전극과 다결정실리큰으로 이루어지는 전극층사이의 파괴전압을 측정한다.
종래방법으로 제조되는 제8도에 도시된 구조로는 제10도에 나타난 특성도가, 본 실시예로 제조되는 제9도에 도시된 MOS 트랜지스터로는 제11도에 나타난 특성도가 각각 얻어지게 된다.
상기 제10도 및 제11도에서 종래의 직접 접촉구멍형성방법으로는 5V로부터 전류의 리이크가 시작됨에 대해 본 실시예에서는 20V까지 리이크전류의 발생이 없으므로 현저하게 파괴전압이 낮아지는 것이다.
상기한 바와같이 직접접촉구멍(55)을 게이트전극(49)에 대해 자기정합적으로 형성시키기 때문에 고집적도의 MOS 집적회로를 얻을 수 있게된다.
전술한 제1도의 공정으로 제조되는 MOS 집적회로는 제12도의 패턴배선으로 나타나도록 게이트전극(3)을 2㎛ 폭으로 하면, L1의 간격이 4㎛ 이상 필요한 것에 대해 본 실시예에서 제조되는 MOS 직접회로는 제13도의 패턴배선으로 나타나도록 게이트전극(49)의 폭을 동일규정하는 경우 L22㎛로 할 수 있게된다. 제12도의 도면부호 14는 게이트전극(3)을 외부로 취출하기 위한 접촉구멍이고, 제13도의 도면부호 60은 게이트전극(49)을 외부로 취출하기 위한 접촉구멍이다.
상기 실시예에서는 게이트전극으로서 다결정실리콘을 사용하지만, 몰리브덴실리사이드와 텅스텐실리사이드 등의 금속규화물로서 형성시켜도 바람직하다. 또한 제 2다결정 실린콘층 대신에 몰리브덴 실리사이드와 텅스텐실리사이드등의 금속균화물로 사용해도 좋다.
상기 실시예에서는 n챈널 MOS 집적회로의 제조에 적용된 실시예에 대해 설명하면 P챈널 MOS 집적회로와 CMOS 집적회로 등의 제조에도 마찬가지로 적용할 수가 있다.
상기한 바와같이 본 발명은 고집적도로서 고 신뢰성의 MOS 집직회로와 LSI등의 반도체장치를 높은 생산성으로 제조할 수 있는 방법을 제공할 수가 있게된다.
이하 본 발명을 n챈널 MOS 트랜지스터를 메모리로서 사용되는 ROM의 메모리셀에 적용한 다른 실시예에 대해 제14(a)도 내지 제14(f)도 및 제15도의 제조공정을 사용하여 상세하게 설명하면 다음과 같다.
우선, 제14(a)도에 도시되어 있듯이 예컨대 P형실리콘반도체기판(131)에 선택적으로 산화를 실행하여 필드산화막(132)을 형성시킨 후, 열산화에 의해 산화막을 형성시킨다.
이어서 전면에다 예컨대 CVD법에 의해 인을 포함한 다결정실리콘층을 형성시킨다.
또한 다결정실리콘층을 최초에 불순물을 도오프되지 않는 것을 형성시키고, 그후 인을 도오프되도록 해도 바람직하다. 결국 다결정실리콘층의 열산화 또는 CVD법에 의해 다결정실리콘층위의 전면에다 두께 4000Å정도의 산화막을 형성시킨 후, 사진식가법에 의해 형성되는 레지스트패턴(도시되어 있지 않음)을 마스크로하여 RIE법에 의해 에칭을 행함에 따라 상하로 산화막(133) (134)이 배치되는 다결정 실리콘게이트 전극(135)을 형성 시킨다.
이후 상기 다결정실리콘게이트전극(135) 및 상하의 산화막(133) (134)을 마스크로하여 N형불순물 예컨대 인(또는 비소)의 이온주입을 행하고, N형확산영역 (1361) (1371)을 형성시킨다.
제14(b)도에 도시되어 있듯이 CVD법에 의해 기판(131) 표면에다 두께 5000Å 정도의 저온 SiO2막(138)을 형성시킨다. 이후 제14(c)도에 도시되어 있듯이 RIE의 이방향성을 이용하여 SiO2막(138)의 에칭을 행하고, 게이트전극(135) 및 상하 산화막(133) (134)의 양측벽에 SiO2로 이루어지는 벽체(139)를 형성시킴과 더불어 매입 접 촉구멍 (140)을 형성시킨다.
제14(d)도에 도시되어 있듯이 기판(131) 전면에다 제2다결정실리콘층(141)을 퇴적하고, 예컨대 저온의 인확산등에 의해 제2다결정실리콘층(141)에 불순물을 확산한 다음, 매입 접촉구멍 (40)을 통해 접촉하는 기판(131)외 확산영역 (1361) (1371)에 인을 확산하여 해당확산영역 (1361) (1371)보다도 깊은 고농도의 N+형 확산영역(1362) (1372)을 형성시킨다.
그런데, N형확산영역(1361) 및 N+형확산영역(1362)으로 이루어지는 드레인영역(142)과, N형확산영역(1371) 및 N+형확산영역(1372)으로 이루어지는 소오스영역(143)이 각각 형성된다. 이후 제14(e)도에 도시되어 있듯이 사진식각법에 의해 형성되는 레지스트패턴(도시되어 있지않음)을 마스크로하여 제2다결정실리콘층(141)을 패터닝하여 MOS형 트랜지스터의 드레인영역(142)과 매입 접촉구멍(140)을 통해 접속됨과 더불어, 적어도 그 일부가 게이트전극(135)의 산화막(134)위로 연장되는 다결정실리콘의 전극층(접촉패트층) (1441) (1442)을 형성시킨다.
이어서 제14(f)도에 도시되어 있듯이 전면에다 두께 10000Å 정도의 CVD-SiO2막(145)을 퇴적시키고, 사진식각법에 의해 형성되는 레지스트패턴을 마스크로하여 동일 CVD-SiO2막(145)에다 한쪽 접촉패드층(1442)의 표면으로 통하는 접촉구멍 (146)을 ROM 데이터 (기입정보)에 따라 형성시킨 후, 진공증착법에 따라 알루미늄층을 증착하고 다시 해당알루미늄층을 패터닝하여 데이터선(147)을 형성시킨다.
제14(f)도 및 제15도에 도시되어 있듯이 전면에 도시되어 있지않는 보호막을 피복형성하여 완성한다. 또한 제15도는 제14(f)도의 평면도로서, 2점쇄선으로 둘러쌓인 영역이 1개의 메모리셀을 나타낸다. 제14(f)에서 우측의 메모리셀은 트랜지스터의 드레인 영역(142)에 매일접촉구멍(140)을 통해 접촉패드층(1442)이 접속되고, 해당 접촉패드층(1442)이 접촉구멍(146)을 통해 알루미늄의 데이터선(147)에 접속되며, 좌측의 메모리셀에서는 접촉패드층(1441)과 데이터선(147)사이에 CVD-SiO2막(145)이 남아있게 되므로 트랜지스터의 드레인 영역(142)이 데이터선(147)에 접속되어 있지않은 경우를 나타나게 된다.
본 발명에 의하면 제14(f)도 및 제15도에 도시된 것처런 매입접촉구멍 (140)이 게이트전극부(135)에 대해 자기정합적으로 형성되기 때문에, 전술한 종래기술인 제 6도에 도시된 A로서 나타난 사진식각법에서 발생되는 마스크정렬오차를 보상하기 위한 거리가 거의 불필요하게 된다.
그래서 소자분리용 필드산화막층(132)에 대해 마스크정렬오차를 보상하기 위한 거리를 포함한 매입접촉폭(제6도중 B)도 상기 보상분이 불필요하게 되므로 종래의 동일셀의 반분면적으로 해결한 것으로 된다.
따라서, 상기 분만큼 메모리셀의 데이터선 방향의 셀크기 축소화되는 것이 가능하고, 또한 종래와 동일설계기준으로 왜큰폭인 고밀도가 실현되는 ROM을 간단한 방법으로 제조할 수 있으므로 반도체장치의 신뢰성을 높일 수가 있다.
또 드레인영역(142)과 소오스영역(143)은 서로 자기정합의 이중확산에 의해 형성되므로 매끄러운 곡선을 갖는 영역으로 되고, 이어서 파괴전압이 높은 MOS 트랜지스터와 낮은 저항값의 확산층배선을 갖는 메모리셀을 얻을 수 있게된다.
다음으로 본 발명의 다른 실시예를 제16(a)도 내지 제16(e)도의 제조공정을 참조하여 상세히 설명하면 다음과 같다.
우선 제16(a)도에 도시되어 있듯이 예컨대 P형 실리콘반도체기판(131)에 선택적으로 산화를 실행하여 필드산화막(132)을 형성시킨 후 열산화에 의해 산화막을 형성시킨다. 이어서 전면에다 예컨대 CVD법에 의해 인을 포함한 다결정실리콘층을 형성시킨다. 다결정실리콘층의 열산화 또는 CVD법에 의해 다결정실리콘층 주위의 전면에 두께 4000Å 정도의 산화막을 형성시킨다. 다음으로 사진식가법에 의해 형성되는 레지스트패턴(도시되어 있지 않음)을 마스크로 하여, RIE법에 의해 에칭을 행함에 따라 상하로 산화막(133) (134)이 배치되는 다결정 실러콘게이트전극(135)을 형성시킨다.
이후 다결정실리콘게이트전극(135) 및 상하 산화막(133) (134)을 마스크로 해서 N형불순물 예컨대 인(또는 비소)의 이온 주입을 행하고 N형확산영역(1361) (1371)을 형성시킨다.
제16(b)도에 도시되어 있듯이 CVD법에 의해 기판(131) 표면에다 두께 5000Å 정도의 저온 SiO2막(138)을 형성시킨다.
제16(b)도에 도시되어 있듯이 CVD법에 의해 기판(131) 표면에다 두께 5000Å 정도의 저온 SiO2막(138)을 형성시킨다. 이후 MOS 트랜지스터의 드레인 영역측은 자기정합으로, 소오스 영역측은 이후 공정으로 금속 배선층과 확산영역의 접촉구멍을 혁성하는 부분만을 사진식각법에 의해 형성시킨 레지스트패턴을 마스크로 하고, RIE의 이방향성을 이용하여 SiO2막(138)의 에칭을 행하여 게이트전극(135) 및 상하 산화막(133) (134)의 편측벽에 SiO2로 이루어지는 벽체(139)를 형성시킴과 더불어, 매입접촉구멍(140)을 형성시키는 동시에 2개의 게이트전극(135)의 산화막(134)위로 연장한다. 제16(c)도에 도시되어 있듯이 N형확산영역(1371)의 일부에 대응되는 장소에다 매입 접촉구멍(148)이 형성되는 SiO2막패턴(149)을 형성시킨다.
제16(d)도에 도시되어 있듯이 기판(131)전면에다 제 2다결정실리콘층을 퇴적하여 예컨대 저온의 인화산등에 의해 제2다결정실리콘층에 불순물을 확산한 다음, 매입접촉구멍(140) (148)을 통해 접촉되는 기판(131)의 확산영역(1361) (1371)에 인을 확산해서 해당확산영역(1361) (1371) 보다도 깊은 고농도의 N+형확산영역 (1362)(1372)을 형성시킨다.
이것에 의해 N형확산영역(1361) 및 N+형확산영역(1362)으로 이루어지는 드레인 영역 (142)과, N형확산영역(1371) 및 N+청확산영역(1372)으로 이루어지는 소오스영역(143)이 각각 형성된다.
이후 사진식가법에 의해 형성되는 레지스트패턴(도시되어 있지 않음)을 마스크로서 제2다결정실리콘층을 패터닝하여 MOS형트랜지스터의 드레인(142)과 매입접촉구멍(140)을 통해 접속함과 더불어, 적어도 그 일부가 게이트전극(135)의 산화막(134)위로 연장되는 다결정실리콘의 전극충(접촉패드층)(1441) (1442)과, 접촉구멍(148)을 통해 소오스영역(143)과 접속하는 다결정실리콘으로 이루어지는 전극층(1443)을 각각 형성시킨다.
이어서 제16(e)도에 도시되어 있듯이 전면에다 두께 10000Å 정도의 CVD-SiO2막(145)을 퇴적하여 사진식각법에 의해 형성되는 레지스트패턴(도시되어 있지않음)을 마스크로하여서 동일 CVD-SiO2막(145)에 한쪽의 접촉패드층(1442)표면으로 통한 접촉구멍 (146)을 ROM데이터(기입 정보)에 따라 형성시킨후, 진공증착법 등에 따라 알루미늄층을 증착하고 해당 알루미늄층을 패터닝하여 데이터선(147)을 형성시킨다. 이후에는 전면에다 도시되어 있지 않는 보호막을 피복형성하여 반도체장치를 완성한다.
여기에서 우측의 메모리셀은 트랜지스터의 드레인영역(142)에 매입 접촉구멍(140)을 통해 접촉패드층(1442)이 접촉되고, 해당접촉패드층(1442)이 접촉구멍 (146)을 통해 알루미능의 테이터선(147)에 접속되며, 좌측의 메모리셀에서는 접촉패드층(1441)과 데이터선(147)사이에 CVD-SiO2막(145)이 남기 때문에 트랜지스터의 드레인영역(142)은 데이터선(147)에 접속되어 있지 않는 경우를 나타내고 있다.
또한 도시되어 있지 않지만 접촉패드층(1443)에도 접촉구멍(146)과 동일공정으로 접촉구멍이 형성되어 있고,데이터선(147)과는 다른 알루미늄의 배선이 소오스영역 (143)에 접속되는 것이다.
이와같은 구성에 의하면 소오스영역(143)에 대응되는 장소에 매입접촉구멍 (148)을 갖는 CVD-SiO2막패턴(145)을 설치하고, 다결정 실리콘층의 패터닝에 의해 드레인영역(142)과 매입 접촉구멍(140)을 통해 접속하는 접촉패드(1441) (1442)를 형성시킴과 더불어 소오스영역(143)에 매입접촉구멍(148)을 통해 접속하는 다결정 실리콘으로 이루어지는 전극층(1443)을 형성시킨다.
전술한 실시예에 의한 노출되는 소오스영역(143)표면이 에칭되는 것을 방지함과 더불어 해당전극층(1443)을 소오스영역(143)의 외부추출전극으로서 이용할 수 있다.
제17도에 도시되어 있듯이 게이트전극(135) 및 상하의 산화막(133) (134) 양측면에 절연물로 이루어지는 벽체 (139)를 형성시킴과 더불어 매입접촉구멍 (140)을 통해서 접속하는 다결정실리콘으로 이루어진 전극층(1441~1443)을 형성한 구조로 해도 바람직하다.
본 발명은 상기 실시예에 한정되는 것이아니고 여러종류의 변형이 가능한 것으로, 예컨대 상기 실시예에서는 메모리셀용 MOS 트랜지스터의 공통게이트전극인 워드선 및 접촉패괘드층이 다결정실리큰에 의해 구성되는 경우에 대해 설명하였다. 이것은 그외의 일례로서 몰리브덴실리사이드에의한 고융점 금속의 실리사이드 혹은 고융점금속 또는 고융점금속과 다결정실리콘의 이층막등을 사용해도 바람직한바, 요약하면 상기층을 불순물 을 포함하는 능력을 갖는 도전성재료로서 구성해도 바람직하다.
상기 각 실시예에서는 P형반도체기판을 사용한 N챈널 ROM에서 실시한 경우에 대해 설명했지만, 이것은 P형반도체기판을 사용한 N웰 CMOS구조의 ROM 혹은 N형반도체기판에 P웰영역을 형성시킨 CMOS구조의 ROM등으로 실시가 가능한 것이다.
상기한 바와같이 본 발명은 데이터선을 형성하는 금속배선층의 접촉패드로 이루어진 다결정실리콘의 전극층이 자기정합구조로서 매입접촉을 형성할 수가 있고, 대폭적인 고밀도화가 가능한 독출 전응반도체장치를 제공할 수가 있다.
Claims (7)
- 제1도전형의 반도체기판(41)위에 설치되고 그 상하에 절연막(47) (48)이 배열되는 게이트전극(49)과, 상기 기판(41)의 표면에서 상기 게이트전극(49)에 대해 서로 자기정합직으로 떨어져 설치되는 제2도전형으로된 1쌍의 제1불순물영역(501) (511)을 구비하고 있는 반도체 장치에 있어서, 상기 게이트전극(49)과 상하의 절연막(47) (48)의 적어도 한쪽 측면에 설치되어 절연막을 구성하는 벽체(54)와, 상기 기판표면의 벽체(54)에 대해 자기정합적으로 설치되는 고농도의 제2도전형 제2불순물 영역 (502) (512), 상기 제2불순물영역 (502) (512)과 접속되면서 적어도 그 일부가 상기 게이트전극(49)의 상부절연막(47)상까지 연장되어 접촉연결되는 전극층(59) 및, 상기 전극층(59)과 선택적으로 접속되는 배선층을 구비하여 이루어진 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제2불순물 영역 (502,512)이 제1불순물영역 (501)(511)보다 더 깊게 설치됨을 특징으로 하는 반도체 장치.
- 제1도전형의 반도체기판위에 상하로 절연막을 배치하고 게이트전극을 형성시키는 공정과, 상기 기판표면에 제2도전형으로 된 1쌍의 제 1불순물 영역을 상기 게이트전극에 대해 자기정합적으로 서로 떨어뜨려 형성시키는 공정을 구비하고 있는 반도체장치의 제조방법에 있어서, 상기 게이트전극과 그 상하의 절연막상에 적어도 한쪽 측면에 절연물로 이루어지는 벽체를 형성시키는 공정과, 상기 기파표면에다 고농도의 제 2도전형으로 된 제2불순물 영역을 상기 벽체에 대해 자기정합적으로 형성시키는 공정 및, 상기 제 2불순물 영역과 접속되고 적어도 그 일부가 상기 게이트 전극의 상부 절 연막위로 연장되는 전극층을 형성시키는 공정등을 거처 제조하게 됨을 특징으로 하는 반도체 장치의 제조방법.
- 제3항에 있어서, 상기 제2불순물영역이 상기 제1불순물영역보다 더 깊게 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
- 제3항에 있어서, 상기 벽체가 형성되기전에 상기 상부 절연막을 포함하는 전체표면에다 절연층(52)을 퇴적시키는 공정이 추가된 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 벽체는 상기 절연층의 이방향성 에칭에 의해 형성되고, 동시에 직접접촉구멍이 형성됨을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 전극층이 형성되기전에 전체표면에다 도전층(58)을 퇴적시키고 상기 도전층(58)을 패터닝하여 상기 직접접촉구멍을 통해 제2불순물영역을 전극충으로 연결시키는 공정이 추가된 것을 특징으로 하는 반도체 장치의 제조방법.
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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