JP2538857B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に表面にウ
エルを有した相補型半導体装置の製造方法に係わる。
エルを有した相補型半導体装置の製造方法に係わる。
周知の如く、相補型半導体装置例えば相補型（Ｃ）MO
Sトランジスタの微細化においては、ウエル分離の技術
的確立が重要である。この理由は、CMOSトランジスタの
有する幾つかの欠点がほとんどこのウエルの分離に関連
するからである。例えば、スケーリングに伴なうP+層−
Ｐウエル（又はN+層−Ｎウエル）耐圧、サイリスタ効果
によるラツチアツプ耐圧、ウエル分離に伴なうチツプ面
積の増大等の困難な問題が生ずる。
Sトランジスタの微細化においては、ウエル分離の技術
的確立が重要である。この理由は、CMOSトランジスタの
有する幾つかの欠点がほとんどこのウエルの分離に関連
するからである。例えば、スケーリングに伴なうP+層−
Ｐウエル（又はN+層−Ｎウエル）耐圧、サイリスタ効果
によるラツチアツプ耐圧、ウエル分離に伴なうチツプ面
積の増大等の困難な問題が生ずる。
従来、相補型（Ｃ）MOSトランジスタは、第１図に示
すように製造されている。まず、Ｐ型の半導体基板１上
にＰウエル2,Nウエル３を常法により形成した後、これ
らウエル2,3に前記基板１に達するような溝４を形成す
る。つづいて、表面酸化を行ない、全面に多結晶シリコ
ン層を堆積した後、この多結晶シリコン層を全面エツチ
ングして溝４内のみに多結晶シリコン層を残存させる。
次いで、溝４内の多結晶シリコン層を酸化して絶縁酸化
膜５を形成する。以下、常法により、Ｐウエル2,Nウエ
ル３上にゲート電極6,7をゲート絶縁膜8,9を介して形成
した後、ゲート電極6,7をマスクとしてＰウエル2,Nウエ
ル３に夫々N+型のソース、ドレイン領域10,11,P+型のソ
ース、ドレイン領域12,13を形成する。その後、全面に
層間絶縁膜14を形成し、コンタクトホール15…を形成す
る。この後、Ｐウエル2,Nウエル３の夫々のソース領域1
0,12に対応する部分にコンタクトホール15,15を介してV
ss端子（電源線）に接続した取出し配線16,Vcc端子（電
源線）に接続した取出し配線17を形成すると同時に、前
記ドレイン領域11,13間を接続した取出し配線18を形成
してCMOSトランジスタを製造する。
すように製造されている。まず、Ｐ型の半導体基板１上
にＰウエル2,Nウエル３を常法により形成した後、これ
らウエル2,3に前記基板１に達するような溝４を形成す
る。つづいて、表面酸化を行ない、全面に多結晶シリコ
ン層を堆積した後、この多結晶シリコン層を全面エツチ
ングして溝４内のみに多結晶シリコン層を残存させる。
次いで、溝４内の多結晶シリコン層を酸化して絶縁酸化
膜５を形成する。以下、常法により、Ｐウエル2,Nウエ
ル３上にゲート電極6,7をゲート絶縁膜8,9を介して形成
した後、ゲート電極6,7をマスクとしてＰウエル2,Nウエ
ル３に夫々N+型のソース、ドレイン領域10,11,P+型のソ
ース、ドレイン領域12,13を形成する。その後、全面に
層間絶縁膜14を形成し、コンタクトホール15…を形成す
る。この後、Ｐウエル2,Nウエル３の夫々のソース領域1
0,12に対応する部分にコンタクトホール15,15を介してV
ss端子（電源線）に接続した取出し配線16,Vcc端子（電
源線）に接続した取出し配線17を形成すると同時に、前
記ドレイン領域11,13間を接続した取出し配線18を形成
してCMOSトランジスタを製造する。
このようにして製造されたCMOSトランジスタによれ
ば、溝４内に絶縁酸化膜５を埋め込んでＰウエル２とＮ
ウエル３を分離するため、P+型のドレイン領域13−Ｐウ
エル２（又はN+型のドレイン領域11−Ｎウエル３）耐圧
は縦方向の間隔で決まるようになり大幅に改善される。
また、サイリスタ効果も横方向のPNPNが絶縁酸化膜５で
分断されるのでラツチアツプ耐圧も大幅に改善される。
ただし、基板１とウエル2,3の電位バイアスが十分とれ
ていることがラツチアツプ回避の必須要件であることは
勿論のことである。従つて、第１図のトランジスタで
は、基板１とウエル2,3の電位バイアスは、適度な密度
で上面からコンタクトホール15…を介して電源線からレ
イアウト的にバイアスする方法が必要となる。しかしな
がら、従来技術によれば、例えばメモリデバイスの記憶
セル配列の中の様に非常な高密度でレイアウトされねば
ならぬ部分に、前述の如き上面からコンタクトホール15
…を介してバイアスを行なうことは、微細化が進めば進
むほど大きな負担となり、ラツチアツプ耐量の向上とコ
スト低減とは今後ますます両立しなくなる。
ば、溝４内に絶縁酸化膜５を埋め込んでＰウエル２とＮ
ウエル３を分離するため、P+型のドレイン領域13−Ｐウ
エル２（又はN+型のドレイン領域11−Ｎウエル３）耐圧
は縦方向の間隔で決まるようになり大幅に改善される。
また、サイリスタ効果も横方向のPNPNが絶縁酸化膜５で
分断されるのでラツチアツプ耐圧も大幅に改善される。
ただし、基板１とウエル2,3の電位バイアスが十分とれ
ていることがラツチアツプ回避の必須要件であることは
勿論のことである。従つて、第１図のトランジスタで
は、基板１とウエル2,3の電位バイアスは、適度な密度
で上面からコンタクトホール15…を介して電源線からレ
イアウト的にバイアスする方法が必要となる。しかしな
がら、従来技術によれば、例えばメモリデバイスの記憶
セル配列の中の様に非常な高密度でレイアウトされねば
ならぬ部分に、前述の如き上面からコンタクトホール15
…を介してバイアスを行なうことは、微細化が進めば進
むほど大きな負担となり、ラツチアツプ耐量の向上とコ
スト低減とは今後ますます両立しなくなる。
また、従来、第２図に示す如く、Ｐウエル２のN+型の
ドレイン領域11とＮウエル３のP+型のドレイン領域13を
絶縁酸化膜５に接した形成した構造のCMOSトランジスタ
が知られている。かかる構造のトランジスタによれば、
ドレイン領域11,13を絶縁酸化膜５に接して形成するた
め、ウエル2,3境界部の占有面積を減少できるととも
に、ドレイン領域11,13の側面につく容量を軽減できる
等の効果を有する。しかしながら、第２図のトランジス
タによれば、溝４内の絶縁酸化膜５とドレイン領域11
（又は13）の接触面にリーク電流が流れるという問題が
あつた。これは、低消費電力性能が重要な特性であるCM
OSトランジスタにおいては、致命的な欠点である。
ドレイン領域11とＮウエル３のP+型のドレイン領域13を
絶縁酸化膜５に接した形成した構造のCMOSトランジスタ
が知られている。かかる構造のトランジスタによれば、
ドレイン領域11,13を絶縁酸化膜５に接して形成するた
め、ウエル2,3境界部の占有面積を減少できるととも
に、ドレイン領域11,13の側面につく容量を軽減できる
等の効果を有する。しかしながら、第２図のトランジス
タによれば、溝４内の絶縁酸化膜５とドレイン領域11
（又は13）の接触面にリーク電流が流れるという問題が
あつた。これは、低消費電力性能が重要な特性であるCM
OSトランジスタにおいては、致命的な欠点である。
本発明は上記事情に鑑みてなされたもので、チツプエ
リアを減少して素子の微細化をなし得るとともに、ラツ
チアツプ耐量を向上する等の効果を有した半導体装置の
製造方法を提供することを目的とするものである。
リアを減少して素子の微細化をなし得るとともに、ラツ
チアツプ耐量を向上する等の効果を有した半導体装置の
製造方法を提供することを目的とするものである。
［発明の概要］ 本願第１の発明は、第１導電型の半導体基板表面に第
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルの境界近くの前
記基板に第１ウェル寄りの第１溝，第２ウェル寄りの第
２溝を形成する工程と、前記第１溝，第２溝の内壁を絶
縁膜で覆う工程と、前記第１溝，第２溝の内壁上部の絶
縁膜の一部及び第１溝の底部の絶縁膜を選択的にエッチ
ング除去する工程と、前記第１溝及び第２溝内に、前記
基板及び第２ウェルにバイアス電位を与える低抵抗の導
電体を前記絶縁膜を介して充填する工程と、前記第１ウ
ェル，第２ウェルに前記第１溝，第２溝内の導電体と夫
々直接接続するソース領域を形成する工程とを具備する
ことを特徴とし、発生したエレクトロンないしホールを
速やかに基板，ウェルから電源線へ逃がし、前述した目
的を達成することを骨子とする。
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルの境界近くの前
記基板に第１ウェル寄りの第１溝，第２ウェル寄りの第
２溝を形成する工程と、前記第１溝，第２溝の内壁を絶
縁膜で覆う工程と、前記第１溝，第２溝の内壁上部の絶
縁膜の一部及び第１溝の底部の絶縁膜を選択的にエッチ
ング除去する工程と、前記第１溝及び第２溝内に、前記
基板及び第２ウェルにバイアス電位を与える低抵抗の導
電体を前記絶縁膜を介して充填する工程と、前記第１ウ
ェル，第２ウェルに前記第１溝，第２溝内の導電体と夫
々直接接続するソース領域を形成する工程とを具備する
ことを特徴とし、発生したエレクトロンないしホールを
速やかに基板，ウェルから電源線へ逃がし、前述した目
的を達成することを骨子とする。
本願第２の発明は、第１導電型の半導体基板表面に第
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルに夫々第１ウェ
ルよりも浅い第１溝，第２ウェルよりも浅い第２溝を形
成する工程と、前記第１溝，第２溝の内壁を絶縁膜で覆
う工程と、前記第１溝，第２溝の内壁上部の絶縁膜の一
部及び第１溝，第２溝の底部の絶縁膜を選択的にエッチ
ング除去する工程と、前記第１溝及び第２溝内に、前記
第１ウェル及び第２ウェルに夫々バイアス電位を与える
低抵抗の導電体を前記絶縁膜を介して充填する工程と、
前記第１ウェル，第２ウェルに前記第１溝，第２溝内の
導電体と夫々直接接続するソース領域を形成する工程と
を具備することを特徴とし、発生したエレクトロンない
しホールを速やかに，ウェルから電源線へ逃がし、前述
した目的を達成することを骨子とする。
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルに夫々第１ウェ
ルよりも浅い第１溝，第２ウェルよりも浅い第２溝を形
成する工程と、前記第１溝，第２溝の内壁を絶縁膜で覆
う工程と、前記第１溝，第２溝の内壁上部の絶縁膜の一
部及び第１溝，第２溝の底部の絶縁膜を選択的にエッチ
ング除去する工程と、前記第１溝及び第２溝内に、前記
第１ウェル及び第２ウェルに夫々バイアス電位を与える
低抵抗の導電体を前記絶縁膜を介して充填する工程と、
前記第１ウェル，第２ウェルに前記第１溝，第２溝内の
導電体と夫々直接接続するソース領域を形成する工程と
を具備することを特徴とし、発生したエレクトロンない
しホールを速やかに，ウェルから電源線へ逃がし、前述
した目的を達成することを骨子とする。
本願第３の発明は、第１導電型の半導体基板表面に第
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルの境界に前記基
板に達する溝を形成する工程と、前記溝の内壁を絶縁膜
で覆う工程と、前記溝の内壁上部の絶縁膜のうち、第１
ウェルに接する部分の一部及び前記溝の底部の絶縁膜を
選択的にエッチング除去する工程と、前記溝内に前記基
板にバイアス電位を与える低抵抗の導電体を前記絶縁膜
を介して充填する工程と、前記第１ウェルに前記溝内の
導電体と直接接続するソース領域を形成する工程とを具
備することを特徴とし、発生したエレクトロンないしホ
ールを速やかに，ウェルから電源線へ逃がし、前述した
目的を達成することを骨子とする。
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルの境界に前記基
板に達する溝を形成する工程と、前記溝の内壁を絶縁膜
で覆う工程と、前記溝の内壁上部の絶縁膜のうち、第１
ウェルに接する部分の一部及び前記溝の底部の絶縁膜を
選択的にエッチング除去する工程と、前記溝内に前記基
板にバイアス電位を与える低抵抗の導電体を前記絶縁膜
を介して充填する工程と、前記第１ウェルに前記溝内の
導電体と直接接続するソース領域を形成する工程とを具
備することを特徴とし、発生したエレクトロンないしホ
ールを速やかに，ウェルから電源線へ逃がし、前述した
目的を達成することを骨子とする。
［発明の実施例］ 以下、本発明をCMOSトランジスタに適用した場合につ
いて、第３図（ａ）〜（ｆ）及び第４図を参照して説明
する。
いて、第３図（ａ）〜（ｆ）及び第４図を参照して説明
する。
〔ｉ〕まず、例えばＰ型のシリコン基板21表面に部分的
にＰウエル22,Nウエル23を夫々形成した。つづいて、こ
れらウエル22,23の境界部分に基板21表面に達する溝24,
25を形成した。次いで、酸化処理を施して酸化膜26を形
成した後、この酸化膜26の所定位置にフオトレジスト膜
271を形成した。（第３図（ａ）図示）。しかる後、反
応性イオンエツチング（Reactive Ion Etching,RIE）に
より、酸化膜26を溝24内壁の酸化膜26、溝25内壁の酸化
膜26及び底部の酸化膜26を除いて選択的にエッチング除
去した。更に、前記フオトレジスト膜271を除去した
後、再度フオトレジスト膜272を適宜形成した（第３図
（ｂ）図示）。ひきつづき、このフオトレジスト膜272
をマスクとして前記酸化膜26を選択的に除去した。この
結果、一方の溝24には内壁のＰウエル22側の上部を除い
て酸化膜26′が残存し、他方の溝25には内壁のＮウエル
23側の上部及び底部に酸化膜26′が残存した。この後、
フオトレジスト膜272を除去した（第３図（ｃ）図
示）。
にＰウエル22,Nウエル23を夫々形成した。つづいて、こ
れらウエル22,23の境界部分に基板21表面に達する溝24,
25を形成した。次いで、酸化処理を施して酸化膜26を形
成した後、この酸化膜26の所定位置にフオトレジスト膜
271を形成した。（第３図（ａ）図示）。しかる後、反
応性イオンエツチング（Reactive Ion Etching,RIE）に
より、酸化膜26を溝24内壁の酸化膜26、溝25内壁の酸化
膜26及び底部の酸化膜26を除いて選択的にエッチング除
去した。更に、前記フオトレジスト膜271を除去した
後、再度フオトレジスト膜272を適宜形成した（第３図
（ｂ）図示）。ひきつづき、このフオトレジスト膜272
をマスクとして前記酸化膜26を選択的に除去した。この
結果、一方の溝24には内壁のＰウエル22側の上部を除い
て酸化膜26′が残存し、他方の溝25には内壁のＮウエル
23側の上部及び底部に酸化膜26′が残存した。この後、
フオトレジスト膜272を除去した（第３図（ｃ）図
示）。
〔ii〕次に、全面に高融点金属例えばモリブデン（Mo）
を埋め込み、Mo層28を形成した（第３図（ｄ）図示）。
なお、Mo層28と基板21とはオーミツク接触となる。つづ
いて、このMo層28をRIEによりエツチング除去し、前記
溝24,25内に夫々Vss端子、Vcc端子（電源線）となるMo
層28,28を酸化膜26′を介して埋め込んだ（第３図
（ｅ）図示）。ここで、Vss端子、Vcc端子は基板21、Ｎ
ウエル23のバイアスに用いた。
を埋め込み、Mo層28を形成した（第３図（ｄ）図示）。
なお、Mo層28と基板21とはオーミツク接触となる。つづ
いて、このMo層28をRIEによりエツチング除去し、前記
溝24,25内に夫々Vss端子、Vcc端子（電源線）となるMo
層28,28を酸化膜26′を介して埋め込んだ（第３図
（ｅ）図示）。ここで、Vss端子、Vcc端子は基板21、Ｎ
ウエル23のバイアスに用いた。
次いで、Ｐウエル22、Ｎウエル23上に夫々ゲート電極
29,30をゲート絶縁膜31,32を介して形成した、しかる
後、一方のゲート電極29をマスクとしてＰウエル22表面
に前述した一方の溝24内のMo層28と接続するN+型のソー
ス領域33、及びN+型のドレイン領域34を夫々形成した
後、他方のゲート電極30をマスクとしてＮウエル23表面
に他方の溝25内のMo層と接続するP+型のソース領域35、
及びP+型のドレイン領域36を形成した。ひきつづき、全
面に層間絶縁膜37を形成した後、Ｐウエル22、Ｎウエル
23のドレイン領域34,36の夫々の一部に対応する部分の
層間絶縁膜37を除去し、コンタクトホール38,39を形成
した。この後、これらコンタクトホール38,39に取出し
配線40,41を形成し、NMOSトランジスタTN、PMOSトラン
ジスタTPからなるCMOSトランジスタを製造した（第３図
（ｆ）及び第４図図示）。ここで、第３図（ｆ）は第４
図のＸ−Ｘ線に沿う断面図である。
29,30をゲート絶縁膜31,32を介して形成した、しかる
後、一方のゲート電極29をマスクとしてＰウエル22表面
に前述した一方の溝24内のMo層28と接続するN+型のソー
ス領域33、及びN+型のドレイン領域34を夫々形成した
後、他方のゲート電極30をマスクとしてＮウエル23表面
に他方の溝25内のMo層と接続するP+型のソース領域35、
及びP+型のドレイン領域36を形成した。ひきつづき、全
面に層間絶縁膜37を形成した後、Ｐウエル22、Ｎウエル
23のドレイン領域34,36の夫々の一部に対応する部分の
層間絶縁膜37を除去し、コンタクトホール38,39を形成
した。この後、これらコンタクトホール38,39に取出し
配線40,41を形成し、NMOSトランジスタTN、PMOSトラン
ジスタTPからなるCMOSトランジスタを製造した（第３図
（ｆ）及び第４図図示）。ここで、第３図（ｆ）は第４
図のＸ−Ｘ線に沿う断面図である。
しかして、本発明によれば、Ｐウエル23,Nウエル24の
境界部分に半導体基板21に達する溝24,25を形成し、こ
れら溝24,25内にMo層28,28を酸化膜26′を介して電源線
であるVss端子、Vcc端子に接続するように埋め込んで基
板21,Nウエル23のバイアスに用いるため、従来のように
基板、ウエルのバイアスの為のコンタクトホールが不要
となり、チツプエリアを大幅に減少でき、素子の微細化
をなし得る。このことは、特にメモリ等の高密度デバイ
スにおいて有効である。
境界部分に半導体基板21に達する溝24,25を形成し、こ
れら溝24,25内にMo層28,28を酸化膜26′を介して電源線
であるVss端子、Vcc端子に接続するように埋め込んで基
板21,Nウエル23のバイアスに用いるため、従来のように
基板、ウエルのバイアスの為のコンタクトホールが不要
となり、チツプエリアを大幅に減少でき、素子の微細化
をなし得る。このことは、特にメモリ等の高密度デバイ
スにおいて有効である。
また、同様の理由から発生したエレクトロンないしホ
ールを基板21,Nウエル23から電源線へ速やかに逃がして
ラツチアツプ耐量を向上できる。ここで、CMOSトランジ
スタの等価回路図は第５図のようになる。同図によれ
ば、Ｎ型のシリコン基板42表面のＰウエル43の底面から
該Ｐウエル43表面のＰ型の拡散層44までの距離をd1,Pウ
エル43のエツジからＰ型の拡散層45までの距離をd2,N型
のシリコン基板42の抵抗をRsub,Pウエル43の抵抗をRwel
lとした場合、ラツチアツプ現象はd1，d2が大、Rsub,Rw
ellが小程おこりにくい。しかるに、本発明を用いるこ
とにより常にRsub＝Rwell０が実現できる。
ールを基板21,Nウエル23から電源線へ速やかに逃がして
ラツチアツプ耐量を向上できる。ここで、CMOSトランジ
スタの等価回路図は第５図のようになる。同図によれ
ば、Ｎ型のシリコン基板42表面のＰウエル43の底面から
該Ｐウエル43表面のＰ型の拡散層44までの距離をd1,Pウ
エル43のエツジからＰ型の拡散層45までの距離をd2,N型
のシリコン基板42の抵抗をRsub,Pウエル43の抵抗をRwel
lとした場合、ラツチアツプ現象はd1，d2が大、Rsub,Rw
ellが小程おこりにくい。しかるに、本発明を用いるこ
とにより常にRsub＝Rwell０が実現できる。
なお、上記実施例では、二つの溝内に低抵抗の導電体
としてのMo層を残存する酸化膜を介して埋め込む場合に
ついて述べたが、これに限らない。例えば、上記導電体
としてMo層の代りに基板と同導電型の不純物を十分ドー
プした多結晶シリコン層を用いてもよい。
としてのMo層を残存する酸化膜を介して埋め込む場合に
ついて述べたが、これに限らない。例えば、上記導電体
としてMo層の代りに基板と同導電型の不純物を十分ドー
プした多結晶シリコン層を用いてもよい。
また、第６図に示す如く高融点金属層46を溝47の内壁
に酸化膜48を介して設けた後、溝47内に不純物ドープ多
結晶シリコン層49（あるいはSiO2などの酸化膜）を埋め
込んでもよい。
に酸化膜48を介して設けた後、溝47内に不純物ドープ多
結晶シリコン層49（あるいはSiO2などの酸化膜）を埋め
込んでもよい。
上記実施例では、ウエルの境界部分にVcc端子、Vss端
子用の二つの溝を設けた場合について述べたが、これに
限らない。例えば、第７図のように基板21バイアス用の
溝50だけを設けた構造のものでもよい。また、第８図に
示す如く、浅い溝51,52をＰウエル22,Nウエル23に夫々
設け、Ｐウエル22,Nウエル23の双方をバイアスした構造
のものでもよい。更に、二つの溝24,25を接近させて両
者間の酸化膜26が介在するようにした構造のものでもよ
い。
子用の二つの溝を設けた場合について述べたが、これに
限らない。例えば、第７図のように基板21バイアス用の
溝50だけを設けた構造のものでもよい。また、第８図に
示す如く、浅い溝51,52をＰウエル22,Nウエル23に夫々
設け、Ｐウエル22,Nウエル23の双方をバイアスした構造
のものでもよい。更に、二つの溝24,25を接近させて両
者間の酸化膜26が介在するようにした構造のものでもよ
い。
以上詳述した如く本発明によれば、チツプエリアを減
少して素子の微細化をなし得るとともに、ラツチアツプ
耐量を向上できる等種々の顕著な効果を有する半導体装
置の製造方法を提供できるものである。
少して素子の微細化をなし得るとともに、ラツチアツプ
耐量を向上できる等種々の顕著な効果を有する半導体装
置の製造方法を提供できるものである。
【図面の簡単な説明】 第１図及び第２図は従来のCMOSトランジスタの断面図、
第３図（ａ）〜（ｆ）は本発明の一実施例に係るCMOSト
ランジスタの製造方法を工程順に示す断面図、第４図は
第３図（ｆ）の平面図、第５図は第３図（ｆ）のCMOSト
ランジスタの等価回路図、第６図は第３図（ｆ）のCMOS
トランジスタの溝内部の変形例を説明するための断面
図、第７図〜第９図は本発明の他の実施例に係るCMOSト
ランジスタの断面図である。 21,45……シリコン基板、22,43……Ｐウエル、23……Ｎ
ウエル、24,25,45,48,51,52……溝、26,26′,48……酸
化膜、271，272……フオトレジスト膜、28……Mo層（低
抵抗の導電体）、29,30……ゲート電極、33,35……ソー
ス領域、34,36……ドレイン領域、37……層間絶縁膜、3
8,39……コンタクトホール、40,41……取出し配線、43,
44……拡散層、46……高融点金属層、49……不純物ドー
プ多結晶シリコン層。
第３図（ａ）〜（ｆ）は本発明の一実施例に係るCMOSト
ランジスタの製造方法を工程順に示す断面図、第４図は
第３図（ｆ）の平面図、第５図は第３図（ｆ）のCMOSト
ランジスタの等価回路図、第６図は第３図（ｆ）のCMOS
トランジスタの溝内部の変形例を説明するための断面
図、第７図〜第９図は本発明の他の実施例に係るCMOSト
ランジスタの断面図である。 21,45……シリコン基板、22,43……Ｐウエル、23……Ｎ
ウエル、24,25,45,48,51,52……溝、26,26′,48……酸
化膜、271，272……フオトレジスト膜、28……Mo層（低
抵抗の導電体）、29,30……ゲート電極、33,35……ソー
ス領域、34,36……ドレイン領域、37……層間絶縁膜、3
8,39……コンタクトホール、40,41……取出し配線、43,
44……拡散層、46……高融点金属層、49……不純物ドー
プ多結晶シリコン層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (3)
- 【請求項１】第１導電型の半導体基板表面に第１導電型
の第１ウェル，第２導電型の第２ウェルを夫々形成する
工程と、 前記第１・第２ウェルの境界近くの前記基板に第１ウェ
ル寄りの第１溝，第２ウェル寄りの第２溝を形成する工
程と、 前記第１溝，第２溝の内壁を絶縁膜で覆う工程と、 前記第１溝，第２溝の内壁上部の絶縁膜の一部及び第１
溝の底部の絶縁膜を選択的にエッチング除去する工程
と、 前記第１溝及び第２溝内に、前記基板及び第２ウェルに
バイアス電位を与える低抵抗の導電体を前記絶縁膜を介
して充填する工程と、 前記第１ウェル，第２ウェルに前記第１溝，第２溝内の
導電体と夫々直接接続するソース領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】第１導電型の半導体基板表面に第１導電型
の第１ウェル，第２導電型の第２ウェルを夫々形成する
工程と、 前記第１・第２ウェルに夫々第１ウェルよりも浅い第１
溝，第２ウェルよりも浅い第２溝を形成する工程と、 前記第１溝，第２溝の内壁を絶縁膜で覆う工程と、 前記第１溝，第２溝の内壁上部の絶縁膜の一部及び第１
溝，第２溝の底部の絶縁膜を選択的にエッチング除去す
る工程と、 前記第１溝及び第２溝内に、前記第１ウェル及び第２ウ
ェルに夫々バイアス電位を与える低抵抗の導電体を前記
絶縁膜を介して充填する工程と、 前記第１ウェル，第２ウェルに前記第１溝，第２溝内の
導電体と夫々直接接続するソース領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】第１導電型の半導体基板表面に第１導電型
の第１ウェル，第２導電型の第２ウェルを夫々形成する
工程と、前記第１・第２ウェルの境界に前記基板に達す
る溝を形成する工程と、前記溝の内壁を絶縁膜で覆う工
程と、前記溝の内壁上部の絶縁膜のうち，第１ウェルに
接する部分の一部及び前記溝の底部の絶縁膜を選択的に
エッチング除去する工程と、前記溝内に前記基板にバイ
アス電位を与える低抵抗の導電体を前記絶縁膜を介して
充填する工程と、前記第１ウェルに前記溝内の導電体と
直接接続するソース領域を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024460A JP2538857B2 (ja) | 1984-02-14 | 1984-02-14 | 半導体装置の製造方法 |
| KR1019850000298A KR900007904B1 (ko) | 1984-02-14 | 1985-01-18 | 상보형 반도체장치의 제조방법 |
| US06/701,350 US4661202A (en) | 1984-02-14 | 1985-02-13 | Method of manufacturing semiconductor device |
| EP85101630A EP0159483B1 (en) | 1984-02-14 | 1985-02-14 | Method of manufacturing a semiconductor device having a well, e.g. a complementary semiconductor device |
| DE85101630T DE3587255T2 (de) | 1984-02-14 | 1985-02-14 | Verfahren zur Herstellung einer Halbleiteranordnung mit einer Wanne, z.B. einer komplementären Halbleiteranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024460A JP2538857B2 (ja) | 1984-02-14 | 1984-02-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170251A JPS60170251A (ja) | 1985-09-03 |
| JP2538857B2 true JP2538857B2 (ja) | 1996-10-02 |
Family
ID=12138775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024460A Expired - Lifetime JP2538857B2 (ja) | 1984-02-14 | 1984-02-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2538857B2 (ja) |
| KR (1) | KR900007904B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150062680A (ko) * | 2013-11-29 | 2015-06-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116445A (ja) * | 1986-11-04 | 1988-05-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH0766967B2 (ja) * | 1987-06-22 | 1995-07-19 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US5179038A (en) * | 1989-12-22 | 1993-01-12 | North American Philips Corp., Signetics Division | High density trench isolation for MOS circuits |
| KR0137974B1 (ko) * | 1994-01-19 | 1998-06-15 | 김주용 | 반도체 장치 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244186A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor intergrated circuit device |
| JPS58182848A (ja) * | 1982-04-21 | 1983-10-25 | Nec Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-02-14 JP JP59024460A patent/JP2538857B2/ja not_active Expired - Lifetime
-
1985
- 1985-01-18 KR KR1019850000298A patent/KR900007904B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244186A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor intergrated circuit device |
| JPS58182848A (ja) * | 1982-04-21 | 1983-10-25 | Nec Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150062680A (ko) * | 2013-11-29 | 2015-06-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| KR102152272B1 (ko) | 2013-11-29 | 2020-09-04 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900007904B1 (ko) | 1990-10-22 |
| KR850006261A (ko) | 1985-10-02 |
| JPS60170251A (ja) | 1985-09-03 |
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