JPS63116445A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63116445A JPS63116445A JP61262394A JP26239486A JPS63116445A JP S63116445 A JPS63116445 A JP S63116445A JP 61262394 A JP61262394 A JP 61262394A JP 26239486 A JP26239486 A JP 26239486A JP S63116445 A JPS63116445 A JP S63116445A
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ラッチアップを改善した削補型半導体装置
c以下CMO8七いう)及びその製造方法て関するもの
である。
c以下CMO8七いう)及びその製造方法て関するもの
である。
0MO8の微細化、高集積化においてPチャネルMO日
トランジスタC以下PMO8という)とNチャネルMO
SトランジスタC以下NMO8という)との間隔が小さ
くなるとラッチアブ現象が発生するので、ラッチアップ
対策が0MO8を微細化する場合の大きな課題となって
いる。
トランジスタC以下PMO8という)とNチャネルMO
SトランジスタC以下NMO8という)との間隔が小さ
くなるとラッチアブ現象が発生するので、ラッチアップ
対策が0MO8を微細化する場合の大きな課題となって
いる。
ラッチアップ対策の一例として最近ではPフェルとNフ
ェルとの間の分離のために深い溝を堀り、その中を酸化
膜等で充填するトレンチアイソレーションと呼ばれる方
法が考えられてhる(例えば、K ohYama at
;al’83工K D M TechnicalDiy
est PP 151〜154参照)。
ェルとの間の分離のために深い溝を堀り、その中を酸化
膜等で充填するトレンチアイソレーションと呼ばれる方
法が考えられてhる(例えば、K ohYama at
;al’83工K D M TechnicalDiy
est PP 151〜154参照)。
第4図は、従来用いられてきたトレンチアイソレーショ
/を用いたCMO8構造の例である。
/を用いたCMO8構造の例である。
P型半導体基板Illに接触してN型拡散領域C以下N
クエルという)12)と、P型拡教領域C以下Pクエル
という)(3)が形成され、Nフェル12)の内部に前
記pMosのドレイン(4)、ソース(6)、コンタク
ト用計拡散層telが形成され、Pフェル(31内部に
NMO8のドレイ716+、ソース(11)、コンタク
ト用P十拡散層α匂が形成されている。またPMOEI
及びNMO8ポリシリコンのゲート(8)を何し、前記
各トランジスタは厚い分離酸化膜(9)で分離されてい
る。またNフェル(2)とPフェル(3)の境界部には
深い溝が堀られ、この中に酸化膜uO)が埋め込まれて
いる。
クエルという)12)と、P型拡教領域C以下Pクエル
という)(3)が形成され、Nフェル12)の内部に前
記pMosのドレイン(4)、ソース(6)、コンタク
ト用計拡散層telが形成され、Pフェル(31内部に
NMO8のドレイ716+、ソース(11)、コンタク
ト用P十拡散層α匂が形成されている。またPMOEI
及びNMO8ポリシリコンのゲート(8)を何し、前記
各トランジスタは厚い分離酸化膜(9)で分離されてい
る。またNフェル(2)とPフェル(3)の境界部には
深い溝が堀られ、この中に酸化膜uO)が埋め込まれて
いる。
上記従来の0MO8で例えばNMO8のソース(11)
にPフェル13)の電位より高い電圧が印亦されるとソ
ース(川からPクエル+a+ K 11子が注入される
。この電子の一部はP型半導体基板ti+ 1経由して
ドクエルFilに拡散し、フングタクト用のN十拡散層
(7)を通って外部に流れ、ランチアップ電流となる。
にPフェル13)の電位より高い電圧が印亦されるとソ
ース(川からPクエル+a+ K 11子が注入される
。この電子の一部はP型半導体基板ti+ 1経由して
ドクエルFilに拡散し、フングタクト用のN十拡散層
(7)を通って外部に流れ、ランチアップ電流となる。
しかし埋込み酸化@ tlolの存在により電子の横方
の拡散は!+1限され、埋込み酸化@ (101がsA
場合に比べて電子の拡散長は長くなって途中のPフェル
f31又iP型半導体基板II+で再結合が起こり易く
なり、Nフェル(2)内に到達する電子数が減少し、ラ
ッチアップ耐圧は同上する。
の拡散は!+1限され、埋込み酸化@ (101がsA
場合に比べて電子の拡散長は長くなって途中のPフェル
f31又iP型半導体基板II+で再結合が起こり易く
なり、Nフェル(2)内に到達する電子数が減少し、ラ
ッチアップ耐圧は同上する。
C!MO8の微細構造化が進むにつれ、フェルの寸法と
深さが小さくなるので、ラッチアップ電流のパスは急激
に短かくなる。このため微細化の進んだ0MO8におい
ては、上記埋込み酸化膜による効果のみではラッチアン
プ耐圧の向上が不十分となる恐れがある。
深さが小さくなるので、ラッチアップ電流のパスは急激
に短かくなる。このため微細化の進んだ0MO8におい
ては、上記埋込み酸化膜による効果のみではラッチアン
プ耐圧の向上が不十分となる恐れがある。
この発明は、上記のような問題点を解決するためになさ
れたものであり、微細化の進んだ状態においても十分な
ラッチアップ耐圧を有する0M08に得ることを目的と
する。
れたものであり、微細化の進んだ状態においても十分な
ラッチアップ耐圧を有する0M08に得ることを目的と
する。
また、上記所望の構造?持った0M08i容易に形成す
ることを目的とする。
ることを目的とする。
この発明に係る半導体装置に、@lの導電型及び第2の
導電型の6半導体饋域に接して、絶縁膜と導電膜から成
る積層膜を設置し、この導電膜に接触して不純物拡散層
を設置するようにしたものである。
導電型の6半導体饋域に接して、絶縁膜と導電膜から成
る積層膜を設置し、この導電膜に接触して不純物拡散層
を設置するようにしたものである。
この発明に係る半導体装置の製造方法は、第■の導電型
及び第8の導1を型の各半導体端域に接する溝を形成し
、この溝の壁面部に絶縁膜を形成した後に、上記溝の底
面に接触する不純物拡散層を半導体基板内に形成し、更
に上記の溝の内部に導電膜を埋め込むようにしたもので
ある。
及び第8の導1を型の各半導体端域に接する溝を形成し
、この溝の壁面部に絶縁膜を形成した後に、上記溝の底
面に接触する不純物拡散層を半導体基板内に形成し、更
に上記の溝の内部に導電膜を埋め込むようにしたもので
ある。
この発明における絶縁膜と導電膜との積層嘆け、少数キ
ャリアの拡散を押さえ、0MO8のラッチアップ耐圧を
向上する。
ャリアの拡散を押さえ、0MO8のラッチアップ耐圧を
向上する。
この発明における、絶縁膜と4電膜との積層膜及び不純
物拡散層を形成する工程は、半導体基板表面における各
半導体囲域に不純物を導入することなく、上記#電膜底
部に接する不純物拡散層を容易に形成するものである。
物拡散層を形成する工程は、半導体基板表面における各
半導体囲域に不純物を導入することなく、上記#電膜底
部に接する不純物拡散層を容易に形成するものである。
以下、この発明の一実施fPJ’に図に従って説明する
。第1図は、この発明の一実施例による半導体装置の断
面図である。第2図は、その製造フローに従った断面構
造の変化を示す。
。第1図は、この発明の一実施例による半導体装置の断
面図である。第2図は、その製造フローに従った断面構
造の変化を示す。
第2図aは、シリコン半纏体基板(11上にNフェル(
2)及びPウェル(31全形成後、深い溝Hを反応性イ
オンエツチングで形唆した状態である。ここでは、溝I
の深さはPウェル(31の深さよシ架ければよい。この
後、CVD又は通常の酸化によりl1l(14)の内部
全体に酸化膜を形成し、次いでこの酸化膜を反応性イオ
ンエツチングを用いることにより、側壁部の酸化# t
io+を残して#底部の酸化1模のみを除去した状態を
第2図すに示九さらに通常の拡散を行なうと、側壁部/
/i酸化模(10)によって床層されるので溝Iの底面
にのみ接触した第8図Cに示すN十不純物拡散層彌を得
る。
2)及びPウェル(31全形成後、深い溝Hを反応性イ
オンエツチングで形唆した状態である。ここでは、溝I
の深さはPウェル(31の深さよシ架ければよい。この
後、CVD又は通常の酸化によりl1l(14)の内部
全体に酸化膜を形成し、次いでこの酸化膜を反応性イオ
ンエツチングを用いることにより、側壁部の酸化# t
io+を残して#底部の酸化1模のみを除去した状態を
第2図すに示九さらに通常の拡散を行なうと、側壁部/
/i酸化模(10)によって床層されるので溝Iの底面
にのみ接触した第8図Cに示すN十不純物拡散層彌を得
る。
次KCVDi用いて、溝(I4)の内部全体にポリシリ
コンの4電膜(In形成すると第2図dに示したような
構造となる。
コンの4電膜(In形成すると第2図dに示したような
構造となる。
この後、Nフェルf2)内部にPMO8のドレイン14
)、ゲート電極(8)、ソース16)、Nフェルコンタ
クト用ON+拡散層())を形成し、Pウェル(3)内
部にNMO8のドレイン(6)、ソース(lit、 P
フェルコンタクト用のP十拡散層u2)’(+−形成し
、さらにポリシリコンの4電膜楕の電位を電源電圧Vc
cにとると、第1図に示すような断面構造を持つ半導体
装置が得られる。
)、ゲート電極(8)、ソース16)、Nフェルコンタ
クト用ON+拡散層())を形成し、Pウェル(3)内
部にNMO8のドレイン(6)、ソース(lit、 P
フェルコンタクト用のP十拡散層u2)’(+−形成し
、さらにポリシリコンの4電膜楕の電位を電源電圧Vc
cにとると、第1図に示すような断面構造を持つ半導体
装置が得られる。
この実施例においては、NMO8のソース+Illから
Pクエルヘ31へ注入され、シリコン半導体基板il+
へ拡散した電子を計不純物拡散層11151を経由して
ポリシリコン導電膜Q31へ拡散させることによって帰
・、La−かかり難くシ、ラッチアンプ耐圧の向上をぽ
かっている。
Pクエルヘ31へ注入され、シリコン半導体基板il+
へ拡散した電子を計不純物拡散層11151を経由して
ポリシリコン導電膜Q31へ拡散させることによって帰
・、La−かかり難くシ、ラッチアンプ耐圧の向上をぽ
かっている。
なお、上記実施例においては、ポリシリコン導電膜α濁
に接する不純物拡散層としてN十不純物拡散層αυを用
りたが、他の一実施例として、第8図に示すようにP十
不純物拡散層αGを用い、ポリシリコン導電膜α尋の電
位を接地(GND)にしてもよい。この場合、PMOE
iのドレイン+4)からNフェル(2)全経由してシリ
コン半導体基板(1)に注入された正孔を、P中不純物
拡散層αυヲ経由してポリシリコン導電膜031へ拡散
させることができるので、゛上述の効果が得られる。
に接する不純物拡散層としてN十不純物拡散層αυを用
りたが、他の一実施例として、第8図に示すようにP十
不純物拡散層αGを用い、ポリシリコン導電膜α尋の電
位を接地(GND)にしてもよい。この場合、PMOE
iのドレイン+4)からNフェル(2)全経由してシリ
コン半導体基板(1)に注入された正孔を、P中不純物
拡散層αυヲ経由してポリシリコン導電膜031へ拡散
させることができるので、゛上述の効果が得られる。
また上記の各実施例においては、絶縁膜として酸化11
tlαを用いているが、絶縁材料であれば池の材料を用
いても同様な効果がある。
tlαを用いているが、絶縁材料であれば池の材料を用
いても同様な効果がある。
筐た上記各実施列においては、導電膜としてポリシリコ
ン模α3)ヲ用いているが、シリコンのエピタキシャル
暎等であっても同様な効果がある。
ン模α3)ヲ用いているが、シリコンのエピタキシャル
暎等であっても同様な効果がある。
以上のように、この発明に絶縁膜と4電膜からなる積層
膜と、この導電膜に接する不純物拡散層とを形成したの
で、上記導電膜の電位を電源電圧(Vaa)又は接地(
GND)に接続することにより少数キャリアの拡散が押
さえられて帰還がかかり難くなり、ラッチアップ耐圧が
向上する効果がある。
膜と、この導電膜に接する不純物拡散層とを形成したの
で、上記導電膜の電位を電源電圧(Vaa)又は接地(
GND)に接続することにより少数キャリアの拡散が押
さえられて帰還がかかり難くなり、ラッチアップ耐圧が
向上する効果がある。
第1図はこの発明の一実施例による半導体装置の断面図
、第2図は、この発明の一実施例による積層膜及び不純
物拡散層形成工程を示す断面図、第3図は、この発明の
他の一実施例による半導体装置の断面図、第4図は従来
の半導体装置の断面図である。 図において、11)はシリコン半導体基板、(2)はN
フェル、(3)はPウェル、14)はドレイン、(5)
はソース、(6)はドレイン、(カはN十拡散層、(8
)はゲート電極、(9)は酸化膜、[01は酸化膜、(
11)はソース、u匂はP十拡散層、o3)iポリシリ
コン膜、α→は躊、嘆けN十拡散層、州ばP十拡散層で
ある。 なお、図中同−符9は、同−又は相当部分を示す。
、第2図は、この発明の一実施例による積層膜及び不純
物拡散層形成工程を示す断面図、第3図は、この発明の
他の一実施例による半導体装置の断面図、第4図は従来
の半導体装置の断面図である。 図において、11)はシリコン半導体基板、(2)はN
フェル、(3)はPウェル、14)はドレイン、(5)
はソース、(6)はドレイン、(カはN十拡散層、(8
)はゲート電極、(9)は酸化膜、[01は酸化膜、(
11)はソース、u匂はP十拡散層、o3)iポリシリ
コン膜、α→は躊、嘆けN十拡散層、州ばP十拡散層で
ある。 なお、図中同−符9は、同−又は相当部分を示す。
Claims (4)
- (1)第1の導電型を有する半導体基板の表面に、第1
の導電型を有する第1半導体領域と、この第1半導体領
域と逆の導電型を有する第2半導体領域を形成し、第1
半導体領域内に第2の導電型のチャネルを持つトランジ
スタを、第2半導体領域内に第1の導電型のチャネルを
持つトランジスタを形成した相補型半導体装置において
、第1半導体領域と第2半導体領域との間に絶縁膜と導
電膜との積層膜を何し、半導体基板領域で上記積層膜底
部に不純物拡散層を有し、この不純物拡散層に上記導電
膜が接触していることを特徴とする半導体装置。 - (2)上記不純物拡散層が、N^+不純物拡散層であり
、上記導電膜の電位を電源電圧(Vcc)にとつたこと
を特徴とする特許請求の範囲第1項に記載の半導体装置
。 - (3)上記不純物拡散層がP^+不純物拡散層であり、
上記導電膜の電位を接地(GND)にとつたことを特徴
とする特許請求の範囲第1項に記載の半導体装置。 - (4)次のA〜Dの工程を含むことを特徴とする半導体
装置の製造方法。 A、両ウエル構造を持つ相補型半導体装置における第1
半導体領域と第2半導体領域に接して深い溝を反応性イ
オンエッチング技術を利用して堀る工程。 B、上記溝内部全体に絶縁膜を形成し、その後反応性イ
オンエッチングを用いて、溝底部の絶縁膜のみを除去す
る工程。 C、上記溝底部に接する不純物拡散層をイオン注入法又
は拡散法を用いて形成する工程。D、上記溝内に導電膜
をCVD又はエピタキシャル成長技術を用いて形成する
工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61262394A JPS63116445A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61262394A JPS63116445A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63116445A true JPS63116445A (ja) | 1988-05-20 |
Family
ID=17375154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61262394A Pending JPS63116445A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63116445A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
US5665630A (en) * | 1990-05-31 | 1997-09-09 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5850752A (ja) * | 1981-09-21 | 1983-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
JPS62104051A (ja) * | 1985-06-26 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路のアイソレ−シヨン構造およびその形成方法 |
-
1986
- 1986-11-04 JP JP61262394A patent/JPS63116445A/ja active Pending
Patent Citations (3)
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