KR900006975A - 반도체메모리 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명은 1실시예에 따른 반도체메모리의 셀데이터 센스계의 일례를 나타낸 회로도.
제3도는 제1도에 도시된 기준레벨발생회로의 일례를 나타낸 회로도.
제5도(a)는 제2도(a)에 도신된 메모리셀의 평면패턴을 나타낸 도면.
제5도(b)는 제5도(a)의 b-b선 단면도.
제6도(a) 및 (b)는 제1도에 도시된 메모리셀의 데이터독출방법을 설명하기 위한 도면.

Claims (10)

  1. 메모리셀(MC1~MC4)에 의해 발생된 비트선쌍(BL,)의 전위변화를 검지증폭하는 센스증폭기(SA)를 갖춘 반도체메모리에 있어서, 상기 메모리셀(MC1~MC4)은 강유전체를 캐패시터의 전극사이에 끼운 구조의 강유전체캐패시터(C1~C4)의 한쪽 전극의 전위가 상기 비트선(BL,)의 논리 ″1″과 ″0″에 대응하는 전위의 거의 중간레벨로 고정되고, 이 강유전체캐패시터(C1~C4)의 다른쪽 전극과 비트선(BL,)사이에 전하전송용 트랜지스터(T1~T4)가 접속된 구성으로 되어 있으며, 상기 강유전체캐패시터(C1~C4)의 전극(21, 22)의 최대 각격을 d(㎝)로, 상기 강유전체(C1~C4)의 자발분극을 반전시켜 거의 변화하지 않도록 하는데 필요한 전장의 강도을 Et(V/㎝)로 나타내었을 때, Et×d의 값이 상기 비트선(BL,)의 논리 ″1″과 ″0″에 대응되는 전위의 차이 약 1/2보다도 작은 것을 특징으로 하는 반도체메모리.
  2. 제1항에 있어서, 상기 메모리셀(MC1~MC4)은, 반도체기판(1)의 소자영역의 기판표면상에 게이트절연막(3)을 매개하여 전하전송용 트랜지스터(T1~T4)의 게이트전극(4) (및 워드선)으로 되는 제1도전층이 패터닝형성되고, 이 게이트전극(4) 및 기판(1)위에 절연층(6)이 형성되며, 이 절연층(6)위에 제2도전층(7)이 섬형태로 패터닝형성되어 개개의 메모리셀용으로서 독립된 강유전체캐패시터(C1~C4)의 한쪽 전극이 형성됨과 더불어 상기 절연막(3)에 형성된 접속구멍을 매개해서 상기 전하전송용 트랜지스터(T1~T4)의 소오스(또는 드레인)가 되는 기판의 불순물확산층영역(S)으로 도전성 접속이 이루어지고, 이 제2도전층(7)상에 각 메모리셀에 공통적인 강유전체층(8) 및 제3도전층(9)이 순차퇴적되고 패터닝되어 상기 강유전체캐패시터의 다른 한쪽 전극(플레이트전극)이 형성되고, 이 제3도전층(9)상 및 기판상에 층간절연층(10)이 형성되며, 이 층간절연층(10)위에 제4도전층(11)이 패터닝형성되어 비트선(BL,)이 형성됨에 따라 상기 층간절연층(10)에 형성된 접속구멍을 매개로 상기 전하전송용 트랜지스터(T1~T4)의 드레인(또는 소오스)으로 되는 기판의 불순물확산층영역(5')으로 도전성 접속이 이루어지도록 구성된 것을 특징으로 하는 반도체메모리.
  3. 제1항에 있어서, 상기 메모리셀(MC1~MC4)의 데이터 비트선(BL,)으로의 독출레벨에 대한 기준레벨을 발생시키는 기준레벨발생회로(REF)는, 상기 비트선상 (BL,)의 각 비트선(BL,)에 가각 기준셀(RC,)이 접속된 구성으로 되고, 상기 기준셀(RC,)은 2개의 기준용 강유전체캐패시터(DC1, DC2)가 전하전송용 트랜지스터(DT1, DT2)를 매개로 상기 비트선(BL,)중의 한쪽 비트선에 접속된 구성으로 되어 있는 것을 특징으로 하는 반도체메모리.
  4. 제3항에 있어서, 상기 2개의 기준용 강유전체캐패시터(DC1, DC2)는 각각 상기 메모리셀(MC1~MC4)의 강유전체캐패시터(C1~C4)와 거의 같은 구조이며 이 메모리셀
    (MC1~MC4)의 강유전체캐패시터(C1~C4)의 1/2정도의 면적과 용량을 갖는 것을 특징으로 하는 반도체메모리.
  5. 제4항에 있어서, 상기 2개의 기준용 강유전체캐패시터(DC1, DC2)중 한쪽 캐패시터는 전하전송용 트랜지스터(T1~T4)측의 전극에 대항되는 대향전극이 전원레벨의 전위(Vss)로 고정되고, 다른 한쪽 캐패시터는 전하전송용 트랜지스터(T1~T4)측의 전극에 대향되는 대향전극이 상기 비트선(BL,)의 논리 ″1″에 대응되는 전위와 ″0″에 대응되는 전위의 중간정도의 레벨의 전위 ((VH+VL)/2)로 고정되어 있으며, 상기 메모리셀(MC1~MC4)의 데이터센스시에 상기 전하전송용 트랜지스터(T1~T4)가 온되어 상기 캐패시터(DC1, DC2)가 상기 비트선(BL,)에 접속되면 상기 전원레벨의 전위(Vss)로 고정된 대향전극을 갖는 한쪽 캐패시터의 강유전체자발분극은 반전되지 않으면서 상기 중간레벨의 전위로 고정된 대향전극을 갖는 다른 한쪽의 캐패시터의 강유전체자발분극은 반전되도록 미리 상기 강유전체자발분극이 설정되어 있는 것을 특징으로 하는 반도체메모리.
  6. 제5항에 있어서, 상기 비트선쌍(BL,)은 메모리셀데이터의 억세스가 개시될 때까지는 상기 비트선의 논리 ″1″에 대응되는 전위와 ″0″에 대응되는 전위의 중간정도 레벨의 전위((VH+VL)/2)로 세트되어 있고, 상기 기준레벨발생회로(REF)중의 기준용 강유전체캐패시터(DC1, DC2)의 전하전송용 트랜지스터(DT1, DT2)측의 전극도 상기 중간레벨의 전위로 세트되어 있으며, 억세스가 개시되면 상기 메모리셀 (MC1~MC4)의 전하전송용 트랜지스터(DT1, DT2)및 기준셀의 전하전송용 트랜지스터 (DT1~DT4)가 온되기 직전에 비트선쌍(BL,)의 전위가 전원레벨(Vcc 또는 Vss)부근으로 설정되고, 이어서 메모리셀의 전하전송용 트랜지스터(T1~T4) 및 이메모리셀의 반대측의 비트선에 접속되어 있는 기준셀의 전하전송용 트랜지스터가 온되며, 비트선쌍(BL,)중 한쪽 비트선에는 상기 메모리셀의 데이터에 의한 전위변화가 발생되고 다른 한쪽 비트선에는 상기 2개의 기준용 강유전체캐패시터(DC1, DC2)중 1개의 캐패시터의 자발분극이 반전됨에 따라 기준레벨로서의 전위변화가 발생되도록 구성되어 있는 것을 특징으로 하는 반도체메모리.
  7. 제6항에 있어서, 전원 온시에는, 상기 메모리셀(MC1~MC4)의 강유전체캐패시터(C1~C4)의 한쪽 전극에 가해지는 고정전위로서의 상기 중간레벨과 상기 비트선쌍 (BL,)에 가해지는 상기 중간레벨이 각각 확정된 후에 상기 메모리셀(MC1~MC4)의 전하전송용 트랜지스터(T1~T4) 및 기준셀의 전하전송용 트랜지스터(DT1~DT4)가 온되는 것이 가능하게 되며, 이 상태가 되어 처음으로 메모리제어용의 외부신호를 받아들여 내부신호를 발생시켜 메모리셀데이터의 억세스를 행하도록 되어 있는 것을 특징으로 하는 반도체메모리.
  8. 제6항에 있어서, 전원오프시에는, 외부신호를 받아 내부신호를 발생시키는 회로(98) 및 상기 전하전송용 트랜지스터를 구동시키는 회로(96, 97)가 완전히 리세트된 후에 상기 메모리셀(MC1~MC4)의 강유전체캐패시터(C1~C4)의 한쪽 전극에 가해지는 고정전위로서의 상기 중간레벨과 상기 비트선쌍(BL,)에 가해지는 상기 중간레벨의 전위를 발생시키는 회로(101) 및 상기 비트선(BL,)의 레벨을 검지증폭하는 센스계의 구동신호발생회로(102)가 완전히 오프되도록 되어 있는 것을 특징으로 하는 반도체메모리.
  9. 제6항에 있어서, 상기 비트선쌍(BL,)이 메모리셀데이터의 억세스가 개시되기 전에 상기 중간레벨의 전위와 같아질 때까지 걸리는 기간이 길 때는 상기 메모리셀의 전하전송용 트랜지스터(T1~T4)가 온상태로 설정되도록 되어 있는 것을 특징으로 하는 반도체메모리
  10. 제5항에 있어서, 상기 2개의 기준용 강유전체캐패시터(DC1, DC2)중 상기 대향전극이 상기 중간레벨의 전위로 고정되어 있는 한쪽의 캐패시터(DC2)는 전하전송용 트랜지스터(DT2)측의 전극이 1개의 트랜지스터(DS1)를 매개로 전원레벨의 전위에 접속되도록 구성되어 있는 것을 특징으로 하는 반도체메모리
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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