JP3360471B2 - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【0001】
【産業上の利用分野】本発明は、強誘電体の分極を利用
して2値のデータの記憶を行う強誘電体記憶装置に関す
る。
して2値のデータの記憶を行う強誘電体記憶装置に関す
る。
【0002】
【従来の技術】強誘電体の分極反転を利用した不揮発性
メモリは、現在さまざまな方式が提案されているが、そ
の中でEPROMのようなスタックゲート型トランジス
タのポリシリコンからなるフローティングゲートとコン
トロールゲートとの間の中間絶縁膜を強誘電体で置き換
えたMFMIS(Metal Ferroerectrics Metal Insulat
or Semiconductor) と呼ばれる方式のものがある。
メモリは、現在さまざまな方式が提案されているが、そ
の中でEPROMのようなスタックゲート型トランジス
タのポリシリコンからなるフローティングゲートとコン
トロールゲートとの間の中間絶縁膜を強誘電体で置き換
えたMFMIS(Metal Ferroerectrics Metal Insulat
or Semiconductor) と呼ばれる方式のものがある。
【0003】図8は、MFMIS方式を採用した不揮発
性メモリのセル構造を示す断面図である。このMFMI
S型メモリセルは、図8に示すように、たとえばp型の
半導体基板1に、N+ のソース拡散層2およびドレイン
拡散層3が形成され、ソース拡散層2およびドレイン拡
散層3間の基板領域上に、ゲート絶縁膜4、下部電極と
してのフローティングゲート5、強誘電体膜6、および
上部電極としてのコントロールゲート7が形成されて構
成されている。
性メモリのセル構造を示す断面図である。このMFMI
S型メモリセルは、図8に示すように、たとえばp型の
半導体基板1に、N+ のソース拡散層2およびドレイン
拡散層3が形成され、ソース拡散層2およびドレイン拡
散層3間の基板領域上に、ゲート絶縁膜4、下部電極と
してのフローティングゲート5、強誘電体膜6、および
上部電極としてのコントロールゲート7が形成されて構
成されている。
【0004】このような構成を有するスタックゲート型
不揮発性メモリは、強誘電体膜6の強誘電体の分極方向
により、2値のデータを記憶させ、読み出しは、コント
ロールゲート7に所定の電圧を印加し、強誘電体の分極
方向によって異なるトランジスタのチャネルコンダクタ
ンスを検知するものである。
不揮発性メモリは、強誘電体膜6の強誘電体の分極方向
により、2値のデータを記憶させ、読み出しは、コント
ロールゲート7に所定の電圧を印加し、強誘電体の分極
方向によって異なるトランジスタのチャネルコンダクタ
ンスを検知するものである。
【0005】
【発明が解決しようとする課題】しかしながら、この方
式は1つのトランジスタにより1ビットが形成されるた
めに、高集積化し易いというメリットがあるが、実用化
する上ではいくつかの欠点がある。MFMIS方式で
は、データの書き込み時に強誘電体の分極の向きを変え
るために、コントロールゲートと基板の間に電圧を印加
する必要がある。
式は1つのトランジスタにより1ビットが形成されるた
めに、高集積化し易いというメリットがあるが、実用化
する上ではいくつかの欠点がある。MFMIS方式で
は、データの書き込み時に強誘電体の分極の向きを変え
るために、コントロールゲートと基板の間に電圧を印加
する必要がある。
【0006】ここで、たとえば図8において分極を下向
きにする書き込みを行うとして、コントロールゲート7
に正電位Vg、基板に0Vを印加する状態を考えた場
合、電位差Vgはコントロールゲート7−フローティン
グゲート5間(Vcf)、フローティングゲート5−基
板1間(Vfb)で分圧され、それぞれ、 Vcf={Cox/(Cf+Cox)}×Vg Vfb={Cf/(Cf+Cox)}×Vg の電位差が強誘電体膜6とゲート酸化膜4に印加され
る。ここで、Coxはフローティングゲート−基板間容
量、Cfはコントロールゲート−フローティングゲート
間の強誘電体キャパシタ容量である。
きにする書き込みを行うとして、コントロールゲート7
に正電位Vg、基板に0Vを印加する状態を考えた場
合、電位差Vgはコントロールゲート7−フローティン
グゲート5間(Vcf)、フローティングゲート5−基
板1間(Vfb)で分圧され、それぞれ、 Vcf={Cox/(Cf+Cox)}×Vg Vfb={Cf/(Cf+Cox)}×Vg の電位差が強誘電体膜6とゲート酸化膜4に印加され
る。ここで、Coxはフローティングゲート−基板間容
量、Cfはコントロールゲート−フローティングゲート
間の強誘電体キャパシタ容量である。
【0007】ゲート酸化膜4の比誘電率は3.9である
のに対し、強誘電体の誘電率は通常100〜1000程
度であるため、ゲート酸化膜4と強誘電体膜6を同程度
の面積で同程度の膜厚で構成するとすれば、Cf/Co
xは20〜200程度になる。よって、上式より書き込
み時にコントロールゲート7にVgの電位を与えても、
電圧のほとんどはフローティングゲート5−基板1間
(Vfb)に印加され、分極すべき強誘電体の両端(V
cf)には電圧が印加されないことになる。Vgを高電
位に設定すれば、分極に必要な電圧(抗電圧)が得られ
るが、その時は同時にゲート酸化膜4に高電圧が印加さ
れるため、ゲート酸化膜破壊や信頼性上の問題が生じて
くる。
のに対し、強誘電体の誘電率は通常100〜1000程
度であるため、ゲート酸化膜4と強誘電体膜6を同程度
の面積で同程度の膜厚で構成するとすれば、Cf/Co
xは20〜200程度になる。よって、上式より書き込
み時にコントロールゲート7にVgの電位を与えても、
電圧のほとんどはフローティングゲート5−基板1間
(Vfb)に印加され、分極すべき強誘電体の両端(V
cf)には電圧が印加されないことになる。Vgを高電
位に設定すれば、分極に必要な電圧(抗電圧)が得られ
るが、その時は同時にゲート酸化膜4に高電圧が印加さ
れるため、ゲート酸化膜破壊や信頼性上の問題が生じて
くる。
【0008】つまり、MFMIS方式では、強誘電体の
分極反転を容易にし、さらにゲート酸化膜の信頼性を得
るようなメモリセルを設計するのは本質的に難しい。ま
た、MFMISでは、図8に示すように、フローティン
グゲート5上に直接強誘電体膜6を形成しており、強誘
電体キャパシタ、ゲート酸化膜部のキャパシタ面積を独
立に設定することができず、上式の分圧比を調整する自
由度がいちじるしく束縛されている。さらに、強誘電体
膜の特性は一般的に下地電極の影響を受けやすく、ま
た、強誘電体を構成する元素がゲート酸化膜4に拡散し
ゲート酸化膜4を劣化させやすい等の問題もあり、スタ
ックゲート構造はメモリセルの形成の点においても容易
な構造とは言えない。MFMISでは以上のような問題
を抱えているため、セルを形成するのが非常に難しく、
製品レベルのメモリは未だ実現されていない。
分極反転を容易にし、さらにゲート酸化膜の信頼性を得
るようなメモリセルを設計するのは本質的に難しい。ま
た、MFMISでは、図8に示すように、フローティン
グゲート5上に直接強誘電体膜6を形成しており、強誘
電体キャパシタ、ゲート酸化膜部のキャパシタ面積を独
立に設定することができず、上式の分圧比を調整する自
由度がいちじるしく束縛されている。さらに、強誘電体
膜の特性は一般的に下地電極の影響を受けやすく、ま
た、強誘電体を構成する元素がゲート酸化膜4に拡散し
ゲート酸化膜4を劣化させやすい等の問題もあり、スタ
ックゲート構造はメモリセルの形成の点においても容易
な構造とは言えない。MFMISでは以上のような問題
を抱えているため、セルを形成するのが非常に難しく、
製品レベルのメモリは未だ実現されていない。
【0009】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、強誘電体膜の形成が容易で、強
誘電体キャパシタとゲート酸化膜の容量比の自由度を広
げることができる実用に即した強誘電体記憶装置を提供
することにある。
のであり、その目的は、強誘電体膜の形成が容易で、強
誘電体キャパシタとゲート酸化膜の容量比の自由度を広
げることができる実用に即した強誘電体記憶装置を提供
することにある。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、強誘電体キャパシタ
における分極の方向により2値のデータを記憶する強誘
電体記憶装置であって、ゲート電極が上記強誘電体キャ
パシタの2つの電極のうちの一方の電極に接続され、強
誘電体の分極の向きに応じてビット線の電流を制御する
第1のトランジスタと、上記強誘電体キャパシタの一方
の電極とビット線との間に接続され、ゲート電極への印
加電圧に応じて当該一方の電極とビット線とを作動的に
接続する第2のトランジスタとを有する。
め、本発明の強誘電体記憶装置は、強誘電体キャパシタ
における分極の方向により2値のデータを記憶する強誘
電体記憶装置であって、ゲート電極が上記強誘電体キャ
パシタの2つの電極のうちの一方の電極に接続され、強
誘電体の分極の向きに応じてビット線の電流を制御する
第1のトランジスタと、上記強誘電体キャパシタの一方
の電極とビット線との間に接続され、ゲート電極への印
加電圧に応じて当該一方の電極とビット線とを作動的に
接続する第2のトランジスタとを有する。
【0011】
【0012】また、本発明の強誘電体記憶装置では、デ
ータ書き込み動作において、書き込み2値のデータに従
い、ビット線電位を所定の電位に設定し、その後、強誘
電体キャパシタの他方の電極に対して所定レベルのパル
スを印加して、強誘電体キャパシタを2値のデータに従
い異なる方向へ分極させる。
ータ書き込み動作において、書き込み2値のデータに従
い、ビット線電位を所定の電位に設定し、その後、強誘
電体キャパシタの他方の電極に対して所定レベルのパル
スを印加して、強誘電体キャパシタを2値のデータに従
い異なる方向へ分極させる。
【0013】また、本発明の強誘電体記憶装置では、デ
ータ読み出し動作において、強誘電体キャパシタの他方
の電極に対して所定電位を印加し、その時、第1のトラ
ンジスタのゲート電位の違いにより第1のトランジスタ
を介して流れるビット線電流の違いを検知することによ
り、2値のデータに対応した強誘電体キャパシタの分極
方向を読み出す。
ータ読み出し動作において、強誘電体キャパシタの他方
の電極に対して所定電位を印加し、その時、第1のトラ
ンジスタのゲート電位の違いにより第1のトランジスタ
を介して流れるビット線電流の違いを検知することによ
り、2値のデータに対応した強誘電体キャパシタの分極
方向を読み出す。
【0014】
【作用】本発明の強誘電体記憶装置によれば、電流駆動
用の第1のトランジスタと強誘電体キャパシタとが分離
して形成される。したがって、トランジスタは通常のC
MOSプロセスと同様のプロセスにより形成される。ま
た、強誘電体キャパシタの下部電極は良質の強誘電体膜
が形成できるようにトランジスタと独立して最適化でき
る。また、電流駆動する第1のトランジスタの読み出し
時のゲート電極電位は、強誘電体キャパシタとトランジ
スタのゲート−基板間容量によるカップリング比によっ
て決定されるが、第1のトランジスタと強誘電体キャパ
シタとが分離して形成されていることから、キャパシタ
面積等を自由に設定することが可能となり、メモリセル
設計の自由度も広くなる。
用の第1のトランジスタと強誘電体キャパシタとが分離
して形成される。したがって、トランジスタは通常のC
MOSプロセスと同様のプロセスにより形成される。ま
た、強誘電体キャパシタの下部電極は良質の強誘電体膜
が形成できるようにトランジスタと独立して最適化でき
る。また、電流駆動する第1のトランジスタの読み出し
時のゲート電極電位は、強誘電体キャパシタとトランジ
スタのゲート−基板間容量によるカップリング比によっ
て決定されるが、第1のトランジスタと強誘電体キャパ
シタとが分離して形成されていることから、キャパシタ
面積等を自由に設定することが可能となり、メモリセル
設計の自由度も広くなる。
【0015】また、本発明の強誘電体記憶装置によれ
ば、データ書き込み動作において、書き込み2値のデー
タに従い、ビット線電位をたとえば0Vもしくはそれ以
外の固定電位に設定する。そしてその後、強誘電体キャ
パシタの他方の電極に対して0Vから固定電位に立ち上
がるパルスを印加する。これにより、強誘電体キャパシ
タは2値のデータに従い異なる方向へ分極する。
ば、データ書き込み動作において、書き込み2値のデー
タに従い、ビット線電位をたとえば0Vもしくはそれ以
外の固定電位に設定する。そしてその後、強誘電体キャ
パシタの他方の電極に対して0Vから固定電位に立ち上
がるパルスを印加する。これにより、強誘電体キャパシ
タは2値のデータに従い異なる方向へ分極する。
【0016】また、本発明の強誘電体記憶装置によれ
ば、データ読み出し動作において、強誘電体キャパシタ
の他方の電極に対して所定電位、たとえば電源電圧もし
くは他の固定電位を印加し、その時、第1のトランジス
タのゲート電位の違いにより第1のトランジスタを介し
て流れるビット線電流の違いを検知する。これにより、
2値のデータに対応した強誘電体キャパシタの分極方向
を読み出す。
ば、データ読み出し動作において、強誘電体キャパシタ
の他方の電極に対して所定電位、たとえば電源電圧もし
くは他の固定電位を印加し、その時、第1のトランジス
タのゲート電位の違いにより第1のトランジスタを介し
て流れるビット線電流の違いを検知する。これにより、
2値のデータに対応した強誘電体キャパシタの分極方向
を読み出す。
【0017】
【実施例】図1は、本発明に係る強誘電体記憶装置のメ
モリアレイの一実施例を示す等価回路図である。図1で
は、2×2のメモリアレイ構造例を示している。
モリアレイの一実施例を示す等価回路図である。図1で
は、2×2のメモリアレイ構造例を示している。
【0018】本メモリセルアレイにおける1ビット相当
のメモリセルCL11,CL12,CL21,CL22
は、それぞれ、強誘電体キャパシタFC11,FC1
2,FC21,FC22と、ゲート電極に強誘電体キャ
パシタFC11,FC12,FC21,FC22の一方
の電極が接続され、強誘電体の分極の向きによりビット
線の電流を制御する第1のトランジスタとしてのドライ
バトランジスタDT11,DT12,DT21,DT2
2と、ソース電極が同じく強誘電体キャパシタFC1
1,FC12,FC21,FC22の一方の電極が接続
され、ビット線BL1,BL2との導通切り換えを行う
第2のトランジスタとしての書き込みトランジスタWT
11,WT12,WT21,WT22との3素子により
構成されている。すなわち、本メモリセルはドライバト
ランジスタDTと強誘電体キャパシタFCとが分離して
形成され、さらに書き込みトランジスタWTとドライバ
トランジスタDTとが明確に分離して形成されており、
いわゆる2つのトランジスタと1つの強誘電体キャパシ
タから1ビットが構成されている。
のメモリセルCL11,CL12,CL21,CL22
は、それぞれ、強誘電体キャパシタFC11,FC1
2,FC21,FC22と、ゲート電極に強誘電体キャ
パシタFC11,FC12,FC21,FC22の一方
の電極が接続され、強誘電体の分極の向きによりビット
線の電流を制御する第1のトランジスタとしてのドライ
バトランジスタDT11,DT12,DT21,DT2
2と、ソース電極が同じく強誘電体キャパシタFC1
1,FC12,FC21,FC22の一方の電極が接続
され、ビット線BL1,BL2との導通切り換えを行う
第2のトランジスタとしての書き込みトランジスタWT
11,WT12,WT21,WT22との3素子により
構成されている。すなわち、本メモリセルはドライバト
ランジスタDTと強誘電体キャパシタFCとが分離して
形成され、さらに書き込みトランジスタWTとドライバ
トランジスタDTとが明確に分離して形成されており、
いわゆる2つのトランジスタと1つの強誘電体キャパシ
タから1ビットが構成されている。
【0019】具体的な接続は以下のようになされてい
る。メモリセルCL11,CL12の書き込みトランジ
スタWT11,WT12のゲート電極がワード線WW1
に接続され、メモリセルCL21,CL22の書き込み
トランジスタWT21,WT22のゲート電極がワード
線WW2に接続されている。メモリセルCL11,CL
12の強誘電体キャパシタFC11,FC12の他方の
電極がワード線WR1に接続され、メモリセルCL2
1,CL22の強誘電体キャパシタFC21,FC22
の他方の電極がワード線WR2に接続されている。さら
に、メモリセルCL11,CL21のドライバトランジ
スタDT11,DT21のドレイン電極および書き込み
トランジスタWT11,WT21のドレイン電極がビッ
ト線BL1に接続され、メモリセルCL12,CL22
のドライバトランジスタDT12,DT22のドレイン
電極および書き込みトランジスタWT12,WT22の
ドレイン電極がビット線BL2に接続され、全メモリセ
ルCL11,CL12,CL21,CL22のドライバ
トランジスタDT11,DT12,DT21,DT22
のソース電極が共通ソース線SLに接続されている。
る。メモリセルCL11,CL12の書き込みトランジ
スタWT11,WT12のゲート電極がワード線WW1
に接続され、メモリセルCL21,CL22の書き込み
トランジスタWT21,WT22のゲート電極がワード
線WW2に接続されている。メモリセルCL11,CL
12の強誘電体キャパシタFC11,FC12の他方の
電極がワード線WR1に接続され、メモリセルCL2
1,CL22の強誘電体キャパシタFC21,FC22
の他方の電極がワード線WR2に接続されている。さら
に、メモリセルCL11,CL21のドライバトランジ
スタDT11,DT21のドレイン電極および書き込み
トランジスタWT11,WT21のドレイン電極がビッ
ト線BL1に接続され、メモリセルCL12,CL22
のドライバトランジスタDT12,DT22のドレイン
電極および書き込みトランジスタWT12,WT22の
ドレイン電極がビット線BL2に接続され、全メモリセ
ルCL11,CL12,CL21,CL22のドライバ
トランジスタDT11,DT12,DT21,DT22
のソース電極が共通ソース線SLに接続されている。
【0020】また、図2は本メモリセルのパターンレイ
アウト図であり、図3は図2におけるA−A’線断面
図、図4は図2におけるB−B’線断面図である。図に
おいて、10はp型半導体基板、11は素子分離領域
(LOCOS)、12はN+ のソース・ドレイン拡散
層、13はポリサイド(polyside)層、14はたとえばB
PSGからなる層間絶縁膜、15はたとえばSiO2 か
らなる層間絶縁膜、16はたとえばPtからなる下部電
極、17は強誘電体膜、18はたとえばPtから上部電
極、19はアルミニウム配線(AL)、20はポリシリ
コンプラグをそれぞれ示している。
アウト図であり、図3は図2におけるA−A’線断面
図、図4は図2におけるB−B’線断面図である。図に
おいて、10はp型半導体基板、11は素子分離領域
(LOCOS)、12はN+ のソース・ドレイン拡散
層、13はポリサイド(polyside)層、14はたとえばB
PSGからなる層間絶縁膜、15はたとえばSiO2 か
らなる層間絶縁膜、16はたとえばPtからなる下部電
極、17は強誘電体膜、18はたとえばPtから上部電
極、19はアルミニウム配線(AL)、20はポリシリ
コンプラグをそれぞれ示している。
【0021】図2〜図4からもわかるように、本メモリ
セルは、読み出し時に電流駆動するトランジスタのゲー
ト電極上に直接強誘電体膜が形成されるスタックゲート
型セルと異なり、電流駆動するドライバトランジスタD
Tと、強誘電体キャパシタFCとが分離して形成され
る。このように、ドライバトランジスタDTと強誘電体
キャパシタFCとを分離することにより、スタックゲー
ト型セルに比べて以下のような利点がある。
セルは、読み出し時に電流駆動するトランジスタのゲー
ト電極上に直接強誘電体膜が形成されるスタックゲート
型セルと異なり、電流駆動するドライバトランジスタD
Tと、強誘電体キャパシタFCとが分離して形成され
る。このように、ドライバトランジスタDTと強誘電体
キャパシタFCとを分離することにより、スタックゲー
ト型セルに比べて以下のような利点がある。
【0022】スタックゲート型では、フローティングゲ
ートの材質として、良質な強誘電体膜が形成できる下地
となること、また、強誘電体を構成する元素がトランジ
スタのゲート酸化膜に拡散するのを防ぐバリヤ性を持つ
ことが同時に要求され、フローティングゲートの形成は
難しい。これに対してし、本実施例のように、ドライバ
トランジスタDTと強誘電体キャパシタFCとを分離し
た場合、トランジスタは通常のCMOSプロセスと同様
のプロセスにより形成でき、また、強誘電体キャパシタ
FCの下部電極17は良質の強誘電体膜18が形成でき
るように、トランジスタと独立して最適化できる。
ートの材質として、良質な強誘電体膜が形成できる下地
となること、また、強誘電体を構成する元素がトランジ
スタのゲート酸化膜に拡散するのを防ぐバリヤ性を持つ
ことが同時に要求され、フローティングゲートの形成は
難しい。これに対してし、本実施例のように、ドライバ
トランジスタDTと強誘電体キャパシタFCとを分離し
た場合、トランジスタは通常のCMOSプロセスと同様
のプロセスにより形成でき、また、強誘電体キャパシタ
FCの下部電極17は良質の強誘電体膜18が形成でき
るように、トランジスタと独立して最適化できる。
【0023】また、電流駆動するトランジスタの読み出
し時のゲート電極電位は、強誘電体キャパシタFCとト
ランジスタのゲート−基板間容量によるカップリング比
によって決定される。したがって、消去状態と書き込み
状態でドライバトランジスタDTの電流比がとれるよう
に、それぞれの容量を設定することが望ましいが、スタ
ックゲート型では、トランジスタのゲートの上に強誘電
体キャパシタが形成されるので、キャパシタ面積等を自
由に設定するのが難しい。これに対し、ドライバトラン
ジスタと強誘電体キャパシタを分離した場合は、それぞ
れのキャパシタが独立しているので、面積等を自由に設
定することが可能となり、メモリセル設計の自由度も広
くなる。
し時のゲート電極電位は、強誘電体キャパシタFCとト
ランジスタのゲート−基板間容量によるカップリング比
によって決定される。したがって、消去状態と書き込み
状態でドライバトランジスタDTの電流比がとれるよう
に、それぞれの容量を設定することが望ましいが、スタ
ックゲート型では、トランジスタのゲートの上に強誘電
体キャパシタが形成されるので、キャパシタ面積等を自
由に設定するのが難しい。これに対し、ドライバトラン
ジスタと強誘電体キャパシタを分離した場合は、それぞ
れのキャパシタが独立しているので、面積等を自由に設
定することが可能となり、メモリセル設計の自由度も広
くなる。
【0024】なお、ここで言うドライバトランジスタと
強誘電体キャパシタとの分離とは、ドライバトランジス
タのゲート電極と強誘電体キャパシタの電極を第3の配
線層により接続すること、または、ドライバトランジス
タのゲート電極を下地として強誘電体膜を形成する場合
は、トランジスタのチャネル部にオーバーラップして強
誘電体キャパシタが形成されないことをいう。したがっ
て、本発明のメモリセル構造は、これら2つの条件のう
ちのいずれかを満たしていれば良く、図2で示した一例
に対し、書き込みトランジスタWTをTFTで形成す
る、ワード線WR1をワード線WW1上に配置する等、
種々の態様が可能である。
強誘電体キャパシタとの分離とは、ドライバトランジス
タのゲート電極と強誘電体キャパシタの電極を第3の配
線層により接続すること、または、ドライバトランジス
タのゲート電極を下地として強誘電体膜を形成する場合
は、トランジスタのチャネル部にオーバーラップして強
誘電体キャパシタが形成されないことをいう。したがっ
て、本発明のメモリセル構造は、これら2つの条件のう
ちのいずれかを満たしていれば良く、図2で示した一例
に対し、書き込みトランジスタWTをTFTで形成す
る、ワード線WR1をワード線WW1上に配置する等、
種々の態様が可能である。
【0025】次に、図1のメモリセルアレイの書き込み
および読み出し動作について、図5、図6および図7を
参照しつつ説明する。なお、図5は、図1においてワー
ド線WW1,WR1およびビット線BL1によって指定
される1ビットメモリセルCL11にデータを書き込む
場合の各配線の電位タイミングチャートを示している。
および読み出し動作について、図5、図6および図7を
参照しつつ説明する。なお、図5は、図1においてワー
ド線WW1,WR1およびビット線BL1によって指定
される1ビットメモリセルCL11にデータを書き込む
場合の各配線の電位タイミングチャートを示している。
【0026】まず、書き込み動作について説明する。図
に示すように、書き込もうとする2値のデータに従って
ビット線BL1の電位をVccまたは0Vに設定する。
またこのとき、共通ソース線SLをオープンとする。そ
して、時間領域T1において、書き込みトランジスタW
T11のゲート電極に接続されているワード線WW1の
設定レベルを、0Vから〔Vcc+1V〕に切り換え
る。ここで、Vccより1V高い電圧を印加するのは、
書き込みトランジスタWT11のしきい値電圧Vthが
1V以下であることから、トランジスタによるいわゆる
Vth降下を防ぐためである。これにより、BL1=V
ccの場合(消去状態とする)、強誘電体キャパシタF
C11に電界が印加され、図6中矢印で示す方向に分極
される。
に示すように、書き込もうとする2値のデータに従って
ビット線BL1の電位をVccまたは0Vに設定する。
またこのとき、共通ソース線SLをオープンとする。そ
して、時間領域T1において、書き込みトランジスタW
T11のゲート電極に接続されているワード線WW1の
設定レベルを、0Vから〔Vcc+1V〕に切り換え
る。ここで、Vccより1V高い電圧を印加するのは、
書き込みトランジスタWT11のしきい値電圧Vthが
1V以下であることから、トランジスタによるいわゆる
Vth降下を防ぐためである。これにより、BL1=V
ccの場合(消去状態とする)、強誘電体キャパシタF
C11に電界が印加され、図6中矢印で示す方向に分極
される。
【0027】次いで、時間領域T2において、強誘電体
キャパシタFC11に接続されているワード線WR1の
電位を0VからVccに上げる。これにより、BL1=
0Vの場合(書き込み状態とする)、強誘電体キャパシ
タに電界が印加され、図7中矢印で示す方向に電界が印
加される。さらに、時間領域T3において、ワード線W
R1のレベルをVccから0Vに切り換え、続いてワー
ド線WW1をVccから0Vに切り換えることにより、
書き込み動作は終了する。なお、ここで、ワード線WW
1を先に0Vとし、続いてワード線WR1を0Vとして
も構わない。なお、図には示されていないが、BL1=
Vccの場合に、書き込み終了後、強誘電体キャパシタ
FC11の書き込みトランジスタWT11側の電極に残
留する電位Vccは、書き込みトランジスタWT11の
拡散層のリーク電流により、一定時間後0Vに降下す
る。
キャパシタFC11に接続されているワード線WR1の
電位を0VからVccに上げる。これにより、BL1=
0Vの場合(書き込み状態とする)、強誘電体キャパシ
タに電界が印加され、図7中矢印で示す方向に電界が印
加される。さらに、時間領域T3において、ワード線W
R1のレベルをVccから0Vに切り換え、続いてワー
ド線WW1をVccから0Vに切り換えることにより、
書き込み動作は終了する。なお、ここで、ワード線WW
1を先に0Vとし、続いてワード線WR1を0Vとして
も構わない。なお、図には示されていないが、BL1=
Vccの場合に、書き込み終了後、強誘電体キャパシタ
FC11の書き込みトランジスタWT11側の電極に残
留する電位Vccは、書き込みトランジスタWT11の
拡散層のリーク電流により、一定時間後0Vに降下す
る。
【0028】また、上記説明は特定の1ビットの書き込
みについて説明したが、本方式では同一ワード線(WW
1、WR1)に接続されているビットは一括書き込みと
なる。また、上記説明ではビット線電位固定後にワード
線WR1にVccのパルスを印加しているが、回路方式
によってワード線WR1を2値のデータに従いVccま
たは0Vに固定し、その後ビット線にVccのパルスを
印加する方法も可能である。
みについて説明したが、本方式では同一ワード線(WW
1、WR1)に接続されているビットは一括書き込みと
なる。また、上記説明ではビット線電位固定後にワード
線WR1にVccのパルスを印加しているが、回路方式
によってワード線WR1を2値のデータに従いVccま
たは0Vに固定し、その後ビット線にVccのパルスを
印加する方法も可能である。
【0029】次に、読み出し動作について説明する。こ
の場合も、図1において、ワード線WW1、WR1によ
って指定される1ビットのメモリセルCL11を読み出
す場合の手順を説明する。まず、ワード線WW1を0V
とし、ビット線BL1をVccもしくはそれ以下の正の
固定電位とする。次に、ワード線WR1のレベルをVc
cの設定する。これにより、各ビット線に接続されたド
ライバトランジスタDT11のゲート電極は,強誘電体
キャパシタFC11の分極方向により、異なる電位に変
化する。ここで、ゲート電極の電位は、強誘電体キャパ
シタ容量とドライバトランジスタのゲート−基板間容量
との容量比によって決定され、消去状態よりも書き込み
状態の方が電位が低くなる。したがって、このときドラ
イバトランジスタが駆動する電流は書き込み状態に比
べ、消去状態の方が多くなる。この異なる電流をビット
線に接続される図示しない電流センス型のセンスアンプ
により検出し、読み出し動作を終了する。
の場合も、図1において、ワード線WW1、WR1によ
って指定される1ビットのメモリセルCL11を読み出
す場合の手順を説明する。まず、ワード線WW1を0V
とし、ビット線BL1をVccもしくはそれ以下の正の
固定電位とする。次に、ワード線WR1のレベルをVc
cの設定する。これにより、各ビット線に接続されたド
ライバトランジスタDT11のゲート電極は,強誘電体
キャパシタFC11の分極方向により、異なる電位に変
化する。ここで、ゲート電極の電位は、強誘電体キャパ
シタ容量とドライバトランジスタのゲート−基板間容量
との容量比によって決定され、消去状態よりも書き込み
状態の方が電位が低くなる。したがって、このときドラ
イバトランジスタが駆動する電流は書き込み状態に比
べ、消去状態の方が多くなる。この異なる電流をビット
線に接続される図示しない電流センス型のセンスアンプ
により検出し、読み出し動作を終了する。
【0030】以上説明したように、本実施例によれば、
1ビット相当のメモリセルCL11,CL12,CL2
1,CL22を、それぞれ、強誘電体キャパシタFC1
1,FC12,FC21,FC22と、ゲート電極に強
誘電体キャパシタFC11,FC12,FC21,FC
22の一方の電極が接続され、強誘電体の分極の向きに
よりビット線の電流を制御するドライバトランジスタD
T11,DT12,DT21,DT22と、ソース電極
が同じく強誘電体キャパシタFC11,FC12,FC
21,FC22の一方の電極が接続され、ビット線BL
1,BL2との導通切り換えを行う書き込みトランジス
タWT11,WT12,WT21,WT22との3素子
により構成し、ドライバトランジスタと強誘電体キャパ
シタとを分離して形成し、さらに書き込みトランジスタ
とドライバトランジスタとを明確に分離して形成したの
で、強誘電体膜18の形成が容易で、強誘電体キャパシ
タFCとゲート酸化膜の容量比の自由度を広げることが
できる実用に即した強誘電体記憶装置を実現できる。
1ビット相当のメモリセルCL11,CL12,CL2
1,CL22を、それぞれ、強誘電体キャパシタFC1
1,FC12,FC21,FC22と、ゲート電極に強
誘電体キャパシタFC11,FC12,FC21,FC
22の一方の電極が接続され、強誘電体の分極の向きに
よりビット線の電流を制御するドライバトランジスタD
T11,DT12,DT21,DT22と、ソース電極
が同じく強誘電体キャパシタFC11,FC12,FC
21,FC22の一方の電極が接続され、ビット線BL
1,BL2との導通切り換えを行う書き込みトランジス
タWT11,WT12,WT21,WT22との3素子
により構成し、ドライバトランジスタと強誘電体キャパ
シタとを分離して形成し、さらに書き込みトランジスタ
とドライバトランジスタとを明確に分離して形成したの
で、強誘電体膜18の形成が容易で、強誘電体キャパシ
タFCとゲート酸化膜の容量比の自由度を広げることが
できる実用に即した強誘電体記憶装置を実現できる。
【0031】
【発明の効果】以上説明したように、本発明によれば、
強誘電体膜の形成が容易で、強誘電体キャパシタとゲー
ト酸化膜の容量比の自由度を広げることができる実用に
即した強誘電体記憶装置を実現できる。
強誘電体膜の形成が容易で、強誘電体キャパシタとゲー
ト酸化膜の容量比の自由度を広げることができる実用に
即した強誘電体記憶装置を実現できる。
【図1】本発明に係る強誘電体記憶装置のメモリアレイ
の一実施例を示す等価回路図である。
の一実施例を示す等価回路図である。
【図2】本メモリセルのパターンレイアウト図である。
【図3】図2におけるA−A’線断面図である。
【図4】図2におけるB−B’線断面図である。
【図5】図1においてワード線WW1,WR1およびビ
ット線BL1によって指定される1ビットメモリセルC
L11にデータを書き込む場合の各配線の電位タイミン
グチャートを示す図である。
ット線BL1によって指定される1ビットメモリセルC
L11にデータを書き込む場合の各配線の電位タイミン
グチャートを示す図である。
【図6】ビット線電位がVccの場合の強誘電体キャパ
シタの分極状態を示す図である。
シタの分極状態を示す図である。
【図7】ビット線電位が0Vの場合の強誘電体キャパシ
タの分極状態を示す図である。
タの分極状態を示す図である。
【図8】スタックゲート型強誘電体記憶装置のセル構造
を示す断面図である。
を示す断面図である。
CL11,CL12,CL21,CL22…メモリセル DT11,DT12,DT21,DT22…ドライバト
ランジスタ(第1のトランジスタ) WT11,WT12,WT21,WT22…書き込みト
ランジスタ(第2のトランジスタ) WW1,WW2,WR1,WR2…ワード線 BL1,BL2…ビット線 SL…共通ソース線 10…半導体基板 11…素子分離領域(LOCOS) 12…ソース・ドレイン拡散層 13…ポリサイド(polyside)層 14,15…層間絶縁膜 16…下部電極 17…強誘電体膜 18…上部電極 19…アルミニウム配線(AL) 20…ポリシリコンプラグ
ランジスタ(第1のトランジスタ) WT11,WT12,WT21,WT22…書き込みト
ランジスタ(第2のトランジスタ) WW1,WW2,WR1,WR2…ワード線 BL1,BL2…ビット線 SL…共通ソース線 10…半導体基板 11…素子分離領域(LOCOS) 12…ソース・ドレイン拡散層 13…ポリサイド(polyside)層 14,15…層間絶縁膜 16…下部電極 17…強誘電体膜 18…上部電極 19…アルミニウム配線(AL) 20…ポリシリコンプラグ
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/792
Claims (3)
- 【請求項1】 強誘電体キャパシタにおける分極の方向
により2値のデータを記憶する強誘電体記憶装置であっ
て、 ゲート電極が上記強誘電体キャパシタの2つの電極のう
ちの一方の電極に接続され、強誘電体の分極の向きに応
じてビット線の電流を制御する第1のトランジスタと、 上記強誘電体キャパシタの一方の電極とビット線との間
に接続され、ゲート電極への印加電圧に応じて当該一方
の電極とビット線とを作動的に接続する第2のトランジ
スタとを有する強誘電体記憶装置。 - 【請求項2】 データ書き込み動作において、書き込み
2値のデータに従い、ビット線電位を所定の電位に設定
し、その後、強誘電体キャパシタの他方の電極に対して
所定レベルのパルスを印加して、強誘電体キャパシタを
2値のデータに従い異なる方向へ分極させる請求項1記
載の強誘電体記憶装置。 - 【請求項3】 データ読み出し動作において、強誘電体
キャパシタの他方の電極に対して所定電位を印加し、そ
の時、第1のトランジスタのゲート電位の違いにより第
1のトランジスタを介して流れるビット線電流の違いを
検知することにより、2値のデータに対応した強誘電体
キャパシタの分極方向を読み出す請求項1記載の強誘電
体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05140295A JP3360471B2 (ja) | 1995-03-10 | 1995-03-10 | 強誘電体記憶装置 |
US08/598,600 US5753946A (en) | 1995-02-22 | 1996-02-12 | Ferroelectric memory |
KR1019960003902A KR960032485A (ko) | 1995-02-22 | 1996-02-16 | 강유전체 기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05140295A JP3360471B2 (ja) | 1995-03-10 | 1995-03-10 | 強誘電体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08250608A JPH08250608A (ja) | 1996-09-27 |
JP3360471B2 true JP3360471B2 (ja) | 2002-12-24 |
Family
ID=12885952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05140295A Expired - Fee Related JP3360471B2 (ja) | 1995-02-22 | 1995-03-10 | 強誘電体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3360471B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10068630B2 (en) | 2014-08-19 | 2018-09-04 | Sabic Global Technologies B.V. | Non-volatile ferroelectric memory cells with multilevel operation |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2939973B2 (ja) * | 1996-06-06 | 1999-08-25 | 日本電気株式会社 | 不揮発性半導体メモリ装置の駆動方法 |
US8422272B2 (en) * | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
US11205467B2 (en) * | 2019-05-09 | 2021-12-21 | Namlab Ggmbh | Ferroelectric memory and logic cell and operation method |
CN110244112A (zh) * | 2019-06-19 | 2019-09-17 | 佛山科学技术学院 | 一种时域中介电材料极化瞬态的测量装置及测量方法 |
-
1995
- 1995-03-10 JP JP05140295A patent/JP3360471B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10068630B2 (en) | 2014-08-19 | 2018-09-04 | Sabic Global Technologies B.V. | Non-volatile ferroelectric memory cells with multilevel operation |
Also Published As
Publication number | Publication date |
---|---|
JPH08250608A (ja) | 1996-09-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |