JPH1092954A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1092954A JPH1092954A JP8246697A JP24669796A JPH1092954A JP H1092954 A JPH1092954 A JP H1092954A JP 8246697 A JP8246697 A JP 8246697A JP 24669796 A JP24669796 A JP 24669796A JP H1092954 A JPH1092954 A JP H1092954A
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Abstract
(57)【要約】
【課題】高集積度、低消費電力、高速動作のＳＲＡＭを
実現すること。 【解決手段】記憶信号を蓄積する記憶信号蓄積部とし
て、低レベルの電圧電源Ｖssと高レベルの電圧電源Ｖdd
との間に順方向接続された３端子エサキ・トンネル素子
ＥＴと、この３端子エサキ・トンネル素子ＥＴと電圧電
源Ｖddとの間に設けられ、３端子エサキ・トンネル素子
ＥＴに対して直列接続された負荷Ｌとからなるものを用
いる。
実現すること。 【解決手段】記憶信号を蓄積する記憶信号蓄積部とし
て、低レベルの電圧電源Ｖssと高レベルの電圧電源Ｖdd
との間に順方向接続された３端子エサキ・トンネル素子
ＥＴと、この３端子エサキ・トンネル素子ＥＴと電圧電
源Ｖddとの間に設けられ、３端子エサキ・トンネル素子
ＥＴに対して直列接続された負荷Ｌとからなるものを用
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に記憶信号を蓄積するところの記憶信号蓄積
部に特徴がある半導体記憶装置に関する。
係わり、特に記憶信号を蓄積するところの記憶信号蓄積
部に特徴がある半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の１つとして記憶信号を
スタティックに記憶するＳＲＡＭが広く用いられてい
る。そのＳＲＡＭセルとしては、６個のＭＯＳトランジ
スタにより構成されているものや、４個のＭＯＳトラン
ジスタと２個の高抵抗素子により構成されているものが
知られている。いずれのＳＲＡＭセルも６個の素子を用
いる必要がある。
スタティックに記憶するＳＲＡＭが広く用いられてい
る。そのＳＲＡＭセルとしては、６個のＭＯＳトランジ
スタにより構成されているものや、４個のＭＯＳトラン
ジスタと２個の高抵抗素子により構成されているものが
知られている。いずれのＳＲＡＭセルも６個の素子を用
いる必要がある。
【０００３】これに対して、ＳＲＡＭセルが３個の素子
（２個のエサキ・ダイオード、１個のＭＯＳトランジス
タ）で構成された高集積化に有効なＳＲＡＭセルが提案
されている（特開昭５８−１５３２９５号公報）。図２
９に、このＳＲＡＭセルの等価回路図を示す。
（２個のエサキ・ダイオード、１個のＭＯＳトランジス
タ）で構成された高集積化に有効なＳＲＡＭセルが提案
されている（特開昭５８−１５３２９５号公報）。図２
９に、このＳＲＡＭセルの等価回路図を示す。
【０００４】このＳＲＡＭセルは、高レベルの電圧電源
Ｖddと低レベルの電圧電源Ｖssとの間に順方向接続され
た２個のエサキ・ダイオードＥＤ１，ＥＤ２と、一方の
ソース・ドレインがエサキ・ダイオードＥＤ１，ＥＤ２
の接続点Ｎ、他方のソース・ドレインがビット線ＢＬ、
ゲートがワード線ＷＬに接続されたＭＯＳトランジスタ
Ｔｒとにより構成されている。
Ｖddと低レベルの電圧電源Ｖssとの間に順方向接続され
た２個のエサキ・ダイオードＥＤ１，ＥＤ２と、一方の
ソース・ドレインがエサキ・ダイオードＥＤ１，ＥＤ２
の接続点Ｎ、他方のソース・ドレインがビット線ＢＬ、
ゲートがワード線ＷＬに接続されたＭＯＳトランジスタ
Ｔｒとにより構成されている。
【０００５】図３０に、このように構成されたＳＲＡＭ
セルにおけるエサキ・ダイオードＥＤ１，ＥＤ２の電流
・電圧特性を示す。
セルにおけるエサキ・ダイオードＥＤ１，ＥＤ２の電流
・電圧特性を示す。
【０００６】エサキ・ダイオードＥＤ１の特性曲線とエ
サキ・ダイオードＥＤ２の特性曲線との交点Ａ0 ，Ａ1
で状態が安定し、ラッチ特性を示す。このＳＲＡＭセル
はこれら２つの安定した状態を記憶信号に利用してい
る。
サキ・ダイオードＥＤ２の特性曲線との交点Ａ0 ，Ａ1
で状態が安定し、ラッチ特性を示す。このＳＲＡＭセル
はこれら２つの安定した状態を記憶信号に利用してい
る。
【０００７】記憶信号の書き込み、読み出し、および信
号電荷の保持（待機）は、ＭＯＳトランジスタＴｒによ
り行なう。
号電荷の保持（待機）は、ＭＯＳトランジスタＴｒによ
り行なう。
【０００８】すなわち、書き込みの場合は、ＭＯＳトラ
ンジスタＴｒをオン状態にして、選択されたビット線Ｂ
Ｌと接続点Ｎとを電気的に接続する。この結果、接続点
Ｎにはその寄生容量とビット線ＢＬの電圧との積に対応
した記憶信号としての電荷が蓄積される。ビット線ＢＬ
の電圧は、系が交点Ａ0 または交点Ａ1 に対応した安定
した状態となるように選ばれている。
ンジスタＴｒをオン状態にして、選択されたビット線Ｂ
Ｌと接続点Ｎとを電気的に接続する。この結果、接続点
Ｎにはその寄生容量とビット線ＢＬの電圧との積に対応
した記憶信号としての電荷が蓄積される。ビット線ＢＬ
の電圧は、系が交点Ａ0 または交点Ａ1 に対応した安定
した状態となるように選ばれている。
【０００９】また、読み出しの場合は、ＭＯＳトランジ
スタＴｒをオン状態にして、記憶信号としての接続点Ｎ
に蓄積された電荷を選択されたビット線ＢＬから読み出
す。そして、待機の場合、ＭＯＳトランジスタをオフ状
態にすることにより行なう。しかしながら、このＳＲＡ
Ｍセルには以下のような問題があった。
スタＴｒをオン状態にして、記憶信号としての接続点Ｎ
に蓄積された電荷を選択されたビット線ＢＬから読み出
す。そして、待機の場合、ＭＯＳトランジスタをオフ状
態にすることにより行なう。しかしながら、このＳＲＡ
Ｍセルには以下のような問題があった。
【００１０】すなわち、このＳＲＡＭセルは、常に一定
レベルの駆動電流（トンネル電流）Ｉ0 が流れるため
に、待機時の消費電力および記憶信号の読み出し速度を
同時に改善することが困難であった。何故なら、待機時
の消費電力を抑えるためには駆動電流Ｉ0 を小さくする
必要があるのに対して、読み出し速度を速くするために
は駆動電流Ｉ0 を大きくする必要があるからである。
レベルの駆動電流（トンネル電流）Ｉ0 が流れるため
に、待機時の消費電力および記憶信号の読み出し速度を
同時に改善することが困難であった。何故なら、待機時
の消費電力を抑えるためには駆動電流Ｉ0 を小さくする
必要があるのに対して、読み出し速度を速くするために
は駆動電流Ｉ0 を大きくする必要があるからである。
【００１１】
【発明が解決しようとする課題】上述の如く、従来のエ
サキ・ダイオードを用いたＳＲＡＭセルは、高集積化の
点では優れたメモリセルであるが、低消費電力化と高速
動作化とを同時に図ることが困難であるという問題があ
った。
サキ・ダイオードを用いたＳＲＡＭセルは、高集積化の
点では優れたメモリセルであるが、低消費電力化と高速
動作化とを同時に図ることが困難であるという問題があ
った。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、高集積化、低消費電力
化および高速動作化に有効な記憶信号蓄積部を含む半導
体記憶装置を提供することにある。
ので、その目的とするところは、高集積化、低消費電力
化および高速動作化に有効な記憶信号蓄積部を含む半導
体記憶装置を提供することにある。
【００１３】
［概要］上記目的を達成するために、本発明に係る半導
体記憶装置（請求項１）は、半導体基板と、第１の電圧
電源に接続され、前記半導体基板の表面に選択的に形成
された第１導電型のソース拡散層と、このソース拡散層
とは別の領域に前記半導体基板の表面に選択的に形成さ
れた第２導電型のドレイン拡散層と、これら２つの拡散
層に挟まれる領域の基板表面上にゲート絶縁膜を介して
配設されたゲート電極とからなる第１の３端子エサキ・
トンネル素子と、一端が前記ドレイン拡散層、他端が第
２の電圧電源に接続された負荷とにより構成された記憶
信号蓄積部を有することを特徴とする。
体記憶装置（請求項１）は、半導体基板と、第１の電圧
電源に接続され、前記半導体基板の表面に選択的に形成
された第１導電型のソース拡散層と、このソース拡散層
とは別の領域に前記半導体基板の表面に選択的に形成さ
れた第２導電型のドレイン拡散層と、これら２つの拡散
層に挟まれる領域の基板表面上にゲート絶縁膜を介して
配設されたゲート電極とからなる第１の３端子エサキ・
トンネル素子と、一端が前記ドレイン拡散層、他端が第
２の電圧電源に接続された負荷とにより構成された記憶
信号蓄積部を有することを特徴とする。
【００１４】また、本発明に係る他の半導体記憶装置
（請求項２）は、上記半導体記憶装置（請求項１）にお
いて、前記負荷は、第２の３端子エサキ・トンネル素
子、ＭＯＳトランジスタ、エサキ・ダイオードまたは抵
抗素子であることを特徴とする。また、本発明に係る他
の半導体記憶装置（請求項３）は、上記半導体記憶装置
（請求項１）において、前記第２の３端子エサキ・トン
ネル素子もしくは前記ＭＯＳトランジスタのゲート電極
がリフレッシュ回路に接続されていることを特徴とす
る。
（請求項２）は、上記半導体記憶装置（請求項１）にお
いて、前記負荷は、第２の３端子エサキ・トンネル素
子、ＭＯＳトランジスタ、エサキ・ダイオードまたは抵
抗素子であることを特徴とする。また、本発明に係る他
の半導体記憶装置（請求項３）は、上記半導体記憶装置
（請求項１）において、前記第２の３端子エサキ・トン
ネル素子もしくは前記ＭＯＳトランジスタのゲート電極
がリフレッシュ回路に接続されていることを特徴とす
る。
【００１５】［作用］３端子エサキ・トンネル素子のゲ
ート電極に所定の電圧を印加して反転層を形成すると、
この反転層と該反転層とは逆導電型のソース・ドレイン
拡散層とによりエサキ・ダイオード（トンネル・ダイオ
ード）が形成される。これにより、３端子エサキ・トン
ネル素子と負荷とからなる系は複数の安定した状態を取
ることができるようになる。これら複数の安定した状態
を、従来の２つのエサキ・ダイオードからなる系の場合
と同様に、記憶信号に利用する。
ート電極に所定の電圧を印加して反転層を形成すると、
この反転層と該反転層とは逆導電型のソース・ドレイン
拡散層とによりエサキ・ダイオード（トンネル・ダイオ
ード）が形成される。これにより、３端子エサキ・トン
ネル素子と負荷とからなる系は複数の安定した状態を取
ることができるようになる。これら複数の安定した状態
を、従来の２つのエサキ・ダイオードからなる系の場合
と同様に、記憶信号に利用する。
【００１６】上記エサキ・ダイオードのトンネル電流は
ゲート電圧により制御できる。すなわち、ゲート電圧の
レベルを調整して反転層のキャリア密度を高くするほ
ど、トンネル電流は大きくなる。
ゲート電圧により制御できる。すなわち、ゲート電圧の
レベルを調整して反転層のキャリア密度を高くするほ
ど、トンネル電流は大きくなる。
【００１７】これにより、本発明によれば、トンネル電
流（駆動電流）を大きくすることができ、記憶信号を高
速に読み出すことができる。また、本発明によれば、ト
ンネル電流（駆動電流）を小さくすることができ、待機
時の消費電力を小さくすることができる。
流（駆動電流）を大きくすることができ、記憶信号を高
速に読み出すことができる。また、本発明によれば、ト
ンネル電流（駆動電流）を小さくすることができ、待機
時の消費電力を小さくすることができる。
【００１８】さらに、本発明によれば、記憶信号蓄積部
の構成要素が３端子エサキ・トンネル素子と負荷との２
つで済むので、高集積化が容易である。
の構成要素が３端子エサキ・トンネル素子と負荷との２
つで済むので、高集積化が容易である。
【００１９】したがって、本発明によれば、高集積化、
低消費電力および高速動作に有効な記憶信号蓄積部を実
現できるようになる。
低消費電力および高速動作に有効な記憶信号蓄積部を実
現できるようになる。
【００２０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。
【００２２】この記憶信号蓄積部は、低レベルの電圧電
源Ｖss（第１の電圧電源）と高レベルの電圧電源Ｖdd
（第２の電圧電源）との間に順方向接続された３端子エ
サキ・トンネル素子ＥＴと、この３端子エサキ・トンネ
ル素子ＥＴと電圧電源Ｖddとの間に設けられ、３端子エ
サキ・トンネル素子ＥＴに対して直列接続された負荷Ｌ
とにより構成されている。負荷Ｌとしては、例えば、３
端子エサキ・トンネル素子、ＭＯＳトランジスタ、エサ
キ・ダイオード、抵抗素子などがあげられる。
源Ｖss（第１の電圧電源）と高レベルの電圧電源Ｖdd
（第２の電圧電源）との間に順方向接続された３端子エ
サキ・トンネル素子ＥＴと、この３端子エサキ・トンネ
ル素子ＥＴと電圧電源Ｖddとの間に設けられ、３端子エ
サキ・トンネル素子ＥＴに対して直列接続された負荷Ｌ
とにより構成されている。負荷Ｌとしては、例えば、３
端子エサキ・トンネル素子、ＭＯＳトランジスタ、エサ
キ・ダイオード、抵抗素子などがあげられる。
【００２３】図２に、３端子エサキ・トンネル素子の断
面斜視図および記号を示す。この素子の構造を一語でい
うと、ＭＯＳトランジスタにおいて、そのソース拡散層
およびドレイン拡散層の導電型が互いに逆導電型になっ
たものである。
面斜視図および記号を示す。この素子の構造を一語でい
うと、ＭＯＳトランジスタにおいて、そのソース拡散層
およびドレイン拡散層の導電型が互いに逆導電型になっ
たものである。
【００２４】図中、１はｐ型シリコン基板を示してお
り、このｐ型シリコン基板１の表面には高不純物濃度の
ｎ+ 型ソース拡散層２およびｐ+ 型ドレイン拡散層３が
選択的に形成されている。
り、このｐ型シリコン基板１の表面には高不純物濃度の
ｎ+ 型ソース拡散層２およびｐ+ 型ドレイン拡散層３が
選択的に形成されている。
【００２５】ｎ+ 型ソース拡散層２は電圧電源Ｖss、ｐ
+ 型ドレイン拡散層３は電圧電源Ｖddに接続されてい
る。また、素子の電流・電圧特性が負性微分抵抗を示す
ように、例えば、ｎ+ 型ソース拡散層２およびｐ+ 型ド
レイン拡散層３の不純物濃度は１×１０19個／ｃｍ3 以
上とする。
+ 型ドレイン拡散層３は電圧電源Ｖddに接続されてい
る。また、素子の電流・電圧特性が負性微分抵抗を示す
ように、例えば、ｎ+ 型ソース拡散層２およびｐ+ 型ド
レイン拡散層３の不純物濃度は１×１０19個／ｃｍ3 以
上とする。
【００２６】そして、ｎ+ 型ソース拡散層２とｐ+ 型ド
レイン拡散層３とで挟まれた領域の基板表面上にはゲー
ト絶縁膜４を介してゲート電極５が配設されている。
レイン拡散層３とで挟まれた領域の基板表面上にはゲー
ト絶縁膜４を介してゲート電極５が配設されている。
【００２７】図３に、３端子エサキ・トンネル素子の電
流・電圧特性を示す。
流・電圧特性を示す。
【００２８】ゲート電圧Ｖg が０Ｖの場合、ドレイン電
圧が一定値を越えないと、ドレイン電流、より詳細には
拡散電流は流れない。ドレイン電圧が一定値を越える
と、ドレイン電圧に比例して電流は増大する。
圧が一定値を越えないと、ドレイン電流、より詳細には
拡散電流は流れない。ドレイン電圧が一定値を越える
と、ドレイン電圧に比例して電流は増大する。
【００２９】一方、ゲート電圧Ｖg が正電圧の場合、ゲ
ート電極３下の基板表面にｎ+ 型反転層６が形成され、
このｎ+ 型反転層６とｐ+ 型ドレイン拡散層３との界面
近傍にエサキ・ダイオードＥＤが発生する。この結果、
３端子エサキ・トンネル素子ＥＴは、電流・電圧特性は
負性微分抵抗を示すようになる。
ート電極３下の基板表面にｎ+ 型反転層６が形成され、
このｎ+ 型反転層６とｐ+ 型ドレイン拡散層３との界面
近傍にエサキ・ダイオードＥＤが発生する。この結果、
３端子エサキ・トンネル素子ＥＴは、電流・電圧特性は
負性微分抵抗を示すようになる。
【００３０】これにより、３端子エサキ・トンネル素子
ＥＴと負荷Ｌとからなる系は、複数の安定した状態を取
ることができるようになる。これら複数の安定した状態
を、従来の２つのエサキ・ダイオードからなる系の場合
と同様に、記憶信号に利用する。
ＥＴと負荷Ｌとからなる系は、複数の安定した状態を取
ることができるようになる。これら複数の安定した状態
を、従来の２つのエサキ・ダイオードからなる系の場合
と同様に、記憶信号に利用する。
【００３１】また、ゲート電圧Ｖg の増大に伴って、ｎ
+ 型反転層６中の電子密度が増大するので、ゲート電圧
Ｖg が正電圧であれば、ゲート電圧Ｖg が高いほどトン
ネル電流は大きくなる。
+ 型反転層６中の電子密度が増大するので、ゲート電圧
Ｖg が正電圧であれば、ゲート電圧Ｖg が高いほどトン
ネル電流は大きくなる。
【００３２】したがって、記憶信号（蓄積電荷）の読み
出し時に、ゲート電圧Ｖg を高することにより、大きな
駆動電流が得られる。一方、待機時には、ゲート電圧Ｖ
g を低くして駆動電流を小さくすることにより、消費電
力を小さくできる。
出し時に、ゲート電圧Ｖg を高することにより、大きな
駆動電流が得られる。一方、待機時には、ゲート電圧Ｖ
g を低くして駆動電流を小さくすることにより、消費電
力を小さくできる。
【００３３】また、本実施形態の記憶信号蓄積部は、３
端子エサキ・トンネル素子ＥＴおよび負荷Ｌの２個の素
子により構成されている。一方、図２９の従来の高集積
化に有利なＳＲＡＭセルの記憶信号蓄積部は、２個の素
子（エサキ・ダイオードＥＤ１，ＥＤ２）により構成さ
れている。したがって、本実施形態の記憶信号蓄積部
は、図２９の従来のＳＲＡＭセルと同様に、高集積化に
有利なものである。
端子エサキ・トンネル素子ＥＴおよび負荷Ｌの２個の素
子により構成されている。一方、図２９の従来の高集積
化に有利なＳＲＡＭセルの記憶信号蓄積部は、２個の素
子（エサキ・ダイオードＥＤ１，ＥＤ２）により構成さ
れている。したがって、本実施形態の記憶信号蓄積部
は、図２９の従来のＳＲＡＭセルと同様に、高集積化に
有利なものである。
【００３４】以上述べたように、本実施形態の記憶信号
蓄積部は、高集積化、低消費電力および高速動作に関し
て有効なものである。したがって、本実施形態の記憶信
号蓄積部を用いてＳＲＡＭセルを構成すれば、高集積
化、低消費電力かつ高速動作のＳＲＡＭを実現できるよ
うになる。
蓄積部は、高集積化、低消費電力および高速動作に関し
て有効なものである。したがって、本実施形態の記憶信
号蓄積部を用いてＳＲＡＭセルを構成すれば、高集積
化、低消費電力かつ高速動作のＳＲＡＭを実現できるよ
うになる。
【００３５】（第２の実施形態）図４は、本発明の第２
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。なお、以下の図において、前出した
図と同一符号のものは同一部分または相当部分を示して
おり、詳細な説明は省略する。
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。なお、以下の図において、前出した
図と同一符号のものは同一部分または相当部分を示して
おり、詳細な説明は省略する。
【００３６】本実施形態のＳＲＡＭセルは、第１の実施
形態のそれを具体化したもので、負荷Ｌとして３端子エ
サキ・トンネル素子ＥＴL を用いた例である。３端子エ
サキ・トンネル素子ＥＴ，ＥＴL のゲートには共通のゲ
ート電圧Ｖg が印加される。図５に、このように構成さ
れた記憶信号蓄積部における３端子エサキ・トンネル素
子ＥＴL の電流・電圧特性を示す。これはゲート電極に
正電圧を印加した場合のものである。
形態のそれを具体化したもので、負荷Ｌとして３端子エ
サキ・トンネル素子ＥＴL を用いた例である。３端子エ
サキ・トンネル素子ＥＴ，ＥＴL のゲートには共通のゲ
ート電圧Ｖg が印加される。図５に、このように構成さ
れた記憶信号蓄積部における３端子エサキ・トンネル素
子ＥＴL の電流・電圧特性を示す。これはゲート電極に
正電圧を印加した場合のものである。
【００３７】（第３の実施形態）図６は、本発明の第３
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。
【００３８】本実施形態のＳＲＡＭセルは、第１の実施
形態のそれを具体化したもので、負荷ＬとしてＭＯＳト
ランジスタＴｒL を用いた例である。３端子エサキ・ト
ンネル素子ＥＴおよびＭＯＳトランジスタＴｒL のゲー
トには共通のゲート電圧Ｖgが印加される。
形態のそれを具体化したもので、負荷ＬとしてＭＯＳト
ランジスタＴｒL を用いた例である。３端子エサキ・ト
ンネル素子ＥＴおよびＭＯＳトランジスタＴｒL のゲー
トには共通のゲート電圧Ｖgが印加される。
【００３９】図７に、このように構成された記憶信号蓄
積部における３端子エサキ・トンネル素子ＥＴおよびＭ
ＯＳトランジスタＴｒL の電流・電圧特性を示す。これ
はゲート電極に正電圧を印加した場合のものである。
積部における３端子エサキ・トンネル素子ＥＴおよびＭ
ＯＳトランジスタＴｒL の電流・電圧特性を示す。これ
はゲート電極に正電圧を印加した場合のものである。
【００４０】（第４の実施形態）図８は、本発明の第４
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。
の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示す
等価回路図である。
【００４１】本実施形態のＳＲＡＭセルは、第１の実施
形態のそれを具体化したもので、負荷Ｌとしてエサキ・
ダイオードＥＤを用いた例である。エサキ・ダイオード
ＥＤは順方向に接続されている。
形態のそれを具体化したもので、負荷Ｌとしてエサキ・
ダイオードＥＤを用いた例である。エサキ・ダイオード
ＥＤは順方向に接続されている。
【００４２】図９に、このように構成された記憶信号蓄
積部における３端子エサキ・トンネル素子ＥＴおよびエ
サキ・ダイオードＥＤの電流・電圧特性を示す。これは
ゲート電極に正電圧を印加した場合のものである。
積部における３端子エサキ・トンネル素子ＥＴおよびエ
サキ・ダイオードＥＤの電流・電圧特性を示す。これは
ゲート電極に正電圧を印加した場合のものである。
【００４３】（第５の実施形態）図１０は、本発明の第
５の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示
す等価回路図である。
５の実施形態に係るＳＲＡＭセルの記憶信号蓄積部を示
す等価回路図である。
【００４４】本実施形態のＳＲＡＭセルは、第１の実施
形態のそれを具体化したもので、負荷Ｌとして抵抗素子
Ｒを用いた例である。
形態のそれを具体化したもので、負荷Ｌとして抵抗素子
Ｒを用いた例である。
【００４５】図１１に、このように構成された記憶信号
蓄積部における３端子エサキ・トンネル素子ＥＴおよび
抵抗素子Ｒの電流・電圧特性を示す。これはゲート電極
に正電圧を印加した場合のものである。図示の如く、２
つの特性曲線の交点Ａ0 ，Ａ1 において状態が安定す
る。
蓄積部における３端子エサキ・トンネル素子ＥＴおよび
抵抗素子Ｒの電流・電圧特性を示す。これはゲート電極
に正電圧を印加した場合のものである。図示の如く、２
つの特性曲線の交点Ａ0 ，Ａ1 において状態が安定す
る。
【００４６】（第６の実施形態）図１２は、本発明の第
６の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。
６の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。
【００４７】このＳＲＡＭセルは、図１の記憶信号蓄積
部とＭＯＳトランジスタＴｒとにより構成されている。
ＭＯＳトランジスタＴｒの一方のソース・ドレインは３
端子エサキ・トンネル素子ＥＴと負荷Ｒとの接続点Ｎ、
他方のソース・ドレインはビット線ＢＬ、ゲートはワー
ド線ＷＬに接続されている。
部とＭＯＳトランジスタＴｒとにより構成されている。
ＭＯＳトランジスタＴｒの一方のソース・ドレインは３
端子エサキ・トンネル素子ＥＴと負荷Ｒとの接続点Ｎ、
他方のソース・ドレインはビット線ＢＬ、ゲートはワー
ド線ＷＬに接続されている。
【００４８】蓄積電荷の書き込み、読み出しおよび保持
は、ＭＯＳトランジスタＴｒにより行なう。
は、ＭＯＳトランジスタＴｒにより行なう。
【００４９】すなわち、蓄積電荷を書き込むには、ＭＯ
ＳトランジスタＴｒをオン状態にして、選択されたビッ
ト線ＢＬと接続点Ｎとを電気的に接続する。この結果、
接続点Ｎにはその寄生容量とビット線ＢＬの電圧との積
に対応した記憶信号としての電荷が高速に蓄積され、記
憶信号が書き込まれることになる。ビット線ＢＬの電圧
は、３端子エサキ・トンネル素子ＥＴと負荷Ｌとからな
る系が安定した状態となるように選べている。
ＳトランジスタＴｒをオン状態にして、選択されたビッ
ト線ＢＬと接続点Ｎとを電気的に接続する。この結果、
接続点Ｎにはその寄生容量とビット線ＢＬの電圧との積
に対応した記憶信号としての電荷が高速に蓄積され、記
憶信号が書き込まれることになる。ビット線ＢＬの電圧
は、３端子エサキ・トンネル素子ＥＴと負荷Ｌとからな
る系が安定した状態となるように選べている。
【００５０】また、蓄積電荷を読み出すには、３端子エ
サキ・トンネル素子ＥＴのゲートに高レベルの正電圧を
印加し、トンネル電流を最大限に引き出した状態で、Ｍ
ＯＳトランジスタＴｒをオン状態にする。この結果、接
続点Ｎに蓄積された記憶信号としての電荷がビット線Ｂ
Ｌから高速に読み出されることになる。
サキ・トンネル素子ＥＴのゲートに高レベルの正電圧を
印加し、トンネル電流を最大限に引き出した状態で、Ｍ
ＯＳトランジスタＴｒをオン状態にする。この結果、接
続点Ｎに蓄積された記憶信号としての電荷がビット線Ｂ
Ｌから高速に読み出されることになる。
【００５１】また、蓄積電荷を保持するには、３端子エ
サキ・トンネル素子ＥＴのゲートに低レベルの電圧を印
加し、トンネル電流を最小限に抑えた状態で、ＭＯＳト
ランジスタＴｒをオフ状態にする。この結果、接続点Ｎ
に蓄積された記憶信号としての電荷は低消費電力でもっ
て保持されることになる。
サキ・トンネル素子ＥＴのゲートに低レベルの電圧を印
加し、トンネル電流を最小限に抑えた状態で、ＭＯＳト
ランジスタＴｒをオフ状態にする。この結果、接続点Ｎ
に蓄積された記憶信号としての電荷は低消費電力でもっ
て保持されることになる。
【００５２】（第７の実施形態）図１３は、本発明の第
７の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。また、図１４は、同ＳＲＡＭセルの記憶信号蓄積部
の断面図である。
７の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。また、図１４は、同ＳＲＡＭセルの記憶信号蓄積部
の断面図である。
【００５３】本実施形態のＳＲＡＭセルは、第６の実施
形態のそれを具体化したもので、記憶信号蓄積部として
図４の構成のものを用いた例である。記憶信号蓄積部は
ＳＯＩ基板に形成され、その埋込み酸化膜７は薄くして
ある。これは蓄積ノード（接続点Ｎ）における容量を大
きくして、記憶信号としての蓄積電荷の量を大きくする
ためである。これによりリーク電流が多少生じても記憶
信号が失われることはない。
形態のそれを具体化したもので、記憶信号蓄積部として
図４の構成のものを用いた例である。記憶信号蓄積部は
ＳＯＩ基板に形成され、その埋込み酸化膜７は薄くして
ある。これは蓄積ノード（接続点Ｎ）における容量を大
きくして、記憶信号としての蓄積電荷の量を大きくする
ためである。これによりリーク電流が多少生じても記憶
信号が失われることはない。
【００５４】また、蓄積ノードにおける容量を大きくす
るために、反転層の形成領域にｐ-型不純物拡散層８を
設けている。このｐ- 型不純物拡散層８によりｐｎ接合
の空乏層幅が狭くなり、蓄積ノードにおける容量が大き
くなる。なお、状況に応じて、ＤＲＡＭセルの場合と同
様にキャパシタを形成することで、蓄積電荷の量を多く
しても良い。なお、図中、９はｎ+ 型ソース拡散層２と
ｐ+ 型ドレイン拡散層３とを短絡する配線（電極）であ
る。
るために、反転層の形成領域にｐ-型不純物拡散層８を
設けている。このｐ- 型不純物拡散層８によりｐｎ接合
の空乏層幅が狭くなり、蓄積ノードにおける容量が大き
くなる。なお、状況に応じて、ＤＲＡＭセルの場合と同
様にキャパシタを形成することで、蓄積電荷の量を多く
しても良い。なお、図中、９はｎ+ 型ソース拡散層２と
ｐ+ 型ドレイン拡散層３とを短絡する配線（電極）であ
る。
【００５５】図１５に、本実施形態のＳＲＡＭセルの待
機時および読み出し時における電流・電圧特性を示す。
待機時には、ゲート電圧Ｖg を十分に下げられるので、
図１５に示すように、トンネル電流は最小限に抑えられ
る。その結果、消費電力は極めて小さくなる。
機時および読み出し時における電流・電圧特性を示す。
待機時には、ゲート電圧Ｖg を十分に下げられるので、
図１５に示すように、トンネル電流は最小限に抑えられ
る。その結果、消費電力は極めて小さくなる。
【００５６】また、読み出し時には、ゲート電圧Ｖg を
十分に上げられるので、図１５に示すように、トンネル
電流（駆動電流）は最大限に引き出される。その結果、
τpdが十分に小さくなり、読み出し速度は極めて速くな
る。
十分に上げられるので、図１５に示すように、トンネル
電流（駆動電流）は最大限に引き出される。その結果、
τpdが十分に小さくなり、読み出し速度は極めて速くな
る。
【００５７】また、本実施形態のＳＲＡＭセルは、３端
子エサキ・トンネル素子ＥＴ，ＥＴL およびＭＯＳトラ
ンジスタＴｒの３個の素子により構成されている。これ
により、本実施形態によれば、従来の図２９のＳＲＡＭ
セルと同レベルの高集積化が可能となる。
子エサキ・トンネル素子ＥＴ，ＥＴL およびＭＯＳトラ
ンジスタＴｒの３個の素子により構成されている。これ
により、本実施形態によれば、従来の図２９のＳＲＡＭ
セルと同レベルの高集積化が可能となる。
【００５８】したがって、本実施形態のＳＲＡＭセルを
用いることにより、高集積化、低消費電力かつ高速動作
のＳＲＡＭを実現できるようになる。
用いることにより、高集積化、低消費電力かつ高速動作
のＳＲＡＭを実現できるようになる。
【００５９】（第８の実施形態）図１６は、本発明の第
８の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。
８の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。
【００６０】このＳＲＡＭセルは、第６の実施形態のそ
れを具体化したもので、記憶信号蓄積部として図６の構
成のものを用いた例である。
れを具体化したもので、記憶信号蓄積部として図６の構
成のものを用いた例である。
【００６１】本実施形態でもゲート電圧Ｖg の制御によ
り、図１７に示すように、待機時および読み出し時にお
いては、第６の実施形態と同様の電流・電圧特性が得ら
れるので、低消費電力および高速動作化を実現できる。
り、図１７に示すように、待機時および読み出し時にお
いては、第６の実施形態と同様の電流・電圧特性が得ら
れるので、低消費電力および高速動作化を実現できる。
【００６２】また、本実施形態のＳＲＡＭセルは、ＭＯ
ＳトランジスタＴｒL 、３端子エサキ・トンネル素子Ｅ
ＴおよびＭＯＳトランジスタＴｒの３個の素子により構
成されている。これにより、本実施形態によれば、従来
と同レベルの高集積化が可能となる。
ＳトランジスタＴｒL 、３端子エサキ・トンネル素子Ｅ
ＴおよびＭＯＳトランジスタＴｒの３個の素子により構
成されている。これにより、本実施形態によれば、従来
と同レベルの高集積化が可能となる。
【００６３】したがって、本実施形態のＳＲＡＭセルを
用いることにより、高集積化、低消費電力かつ高速動作
のＳＲＡＭを実現できるようになる。
用いることにより、高集積化、低消費電力かつ高速動作
のＳＲＡＭを実現できるようになる。
【００６４】なお、本実施形態では、回路動作を単純化
するために、ＭＯＳトランジスタＴｒL のゲートと３端
子エサキ・トンネル素子ＥＴのゲートとを共通にしてい
るが、これは、例えば、ＭＯＳトランジスタＴｒL のし
きい値電圧を最適化することで容易に実現できる。
するために、ＭＯＳトランジスタＴｒL のゲートと３端
子エサキ・トンネル素子ＥＴのゲートとを共通にしてい
るが、これは、例えば、ＭＯＳトランジスタＴｒL のし
きい値電圧を最適化することで容易に実現できる。
【００６５】（第９の実施形態）図１８は、本発明の第
９の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。
９の実施形態に係るＳＲＡＭセルを示す等価回路図であ
る。
【００６６】本実施形態のＳＲＡＭセルの特徴は、順方
向接続された３端子エサキ・トンネル素子ＥＴL ，ＥＴ
のゲートが独立していることにある。すなわち、３端子
エサキ・トンネル素子ＥＴL ，ＥＴのゲート電圧Ｖg1，
Ｖg2はゲート電圧制御回路によりそれぞれ独立に制御で
きるようになっている。
向接続された３端子エサキ・トンネル素子ＥＴL ，ＥＴ
のゲートが独立していることにある。すなわち、３端子
エサキ・トンネル素子ＥＴL ，ＥＴのゲート電圧Ｖg1，
Ｖg2はゲート電圧制御回路によりそれぞれ独立に制御で
きるようになっている。
【００６７】本実施形態の場合、記憶信号の読み出し、
保持（待機）に関してはこれまでの実施形態と同じであ
るが、記憶信号の書き込み方法に関してはこれまでの実
施形態とは異なっている。
保持（待機）に関してはこれまでの実施形態と同じであ
るが、記憶信号の書き込み方法に関してはこれまでの実
施形態とは異なっている。
【００６８】すなわち、低レベルの記憶信号を書き込む
場合には、まず、３端子エサキ・トンネル素子ＥＴのゲ
ート電圧Ｖg2を固定した状態で、３端子エサキ・トンネ
ル素子ＥＴL のゲート電圧Ｖg1をゲート電圧Ｖg2よりも
十分に低くして、図１９に示すように、素子ＥＴ，ＥＴ
L の特性曲線の交点ＡL が確実に１個となるように，つ
まり、低電圧側で１個の安定状態のみが形成されるよう
にする。
場合には、まず、３端子エサキ・トンネル素子ＥＴのゲ
ート電圧Ｖg2を固定した状態で、３端子エサキ・トンネ
ル素子ＥＴL のゲート電圧Ｖg1をゲート電圧Ｖg2よりも
十分に低くして、図１９に示すように、素子ＥＴ，ＥＴ
L の特性曲線の交点ＡL が確実に１個となるように，つ
まり、低電圧側で１個の安定状態のみが形成されるよう
にする。
【００６９】次にゲート電圧Ｖg1を徐々にゲート電圧Ｖ
g2まで上昇させ、図１９に示すように、素子ＥＴ，ＥＴ
L の特性曲線の交点Ａ0 ，Ａ1 が２個となるようにする
と、系が自動的に低電圧側において安定状態となり、低
レベルの記憶信号が書き込まれる。
g2まで上昇させ、図１９に示すように、素子ＥＴ，ＥＴ
L の特性曲線の交点Ａ0 ，Ａ1 が２個となるようにする
と、系が自動的に低電圧側において安定状態となり、低
レベルの記憶信号が書き込まれる。
【００７０】高レベルの記憶信号を書き込む場合には、
まず、３端子エサキ・トンネル素子ＥＴのゲート電圧Ｖ
g2を固定した状態で、３端子エサキ・トンネル素子ＥＴ
L のゲート電圧Ｖg1をゲート電圧Ｖg2よりも十分に高く
して、図２０に示すように、素子ＥＴ，ＥＴL の特性曲
線の交点ＡH が確実に１個となるように，つまり、高電
圧側で１個の安定状態のみが形成されるようにする。
まず、３端子エサキ・トンネル素子ＥＴのゲート電圧Ｖ
g2を固定した状態で、３端子エサキ・トンネル素子ＥＴ
L のゲート電圧Ｖg1をゲート電圧Ｖg2よりも十分に高く
して、図２０に示すように、素子ＥＴ，ＥＴL の特性曲
線の交点ＡH が確実に１個となるように，つまり、高電
圧側で１個の安定状態のみが形成されるようにする。
【００７１】次にゲート電圧Ｖg1を徐々にゲート電圧Ｖ
g2まで降下させ、図２０に示すように、素子ＥＴ，ＥＴ
L の特性曲線の交点Ａ0 ，Ａ1 が２個となるようにする
と、系が自動的に高電圧側において安定状態となり、高
レベルの記憶信号が書き込まれる。
g2まで降下させ、図２０に示すように、素子ＥＴ，ＥＴ
L の特性曲線の交点Ａ0 ，Ａ1 が２個となるようにする
と、系が自動的に高電圧側において安定状態となり、高
レベルの記憶信号が書き込まれる。
【００７２】なお、交点ＡL ，ＡH の２つの安定状態を
それぞれ低レベル、高レベルの記憶信号とすることも可
能であるが、この場合、低レベル、高レベルの記憶信号
に対応した２つの電圧を電圧発生回路を用いて生成する
必要がある。
それぞれ低レベル、高レベルの記憶信号とすることも可
能であるが、この場合、低レベル、高レベルの記憶信号
に対応した２つの電圧を電圧発生回路を用いて生成する
必要がある。
【００７３】また、図１３のＳＲＡＭセルの場合と同様
に、ＭＯＳトランジスタＴｒを用いて記憶信号の書き込
みを行なうことも可能であるが、この場合も、電圧発生
回路を用いて２つの電圧を生成する必要がある。
に、ＭＯＳトランジスタＴｒを用いて記憶信号の書き込
みを行なうことも可能であるが、この場合も、電圧発生
回路を用いて２つの電圧を生成する必要がある。
【００７４】また、本実施形態では、ゲート電圧Ｖg2を
固定した場合の記憶信号の書き込みについて説明した
が、ゲート電圧Ｖg1を固定しても同様に記憶信号の書き
込みを行なうことができる。ゲート電圧Ｖg1を固定した
場合の図１９、図２０に相当する電流・電圧特性図をそ
れぞれ図２１、図２２に示しておく。
固定した場合の記憶信号の書き込みについて説明した
が、ゲート電圧Ｖg1を固定しても同様に記憶信号の書き
込みを行なうことができる。ゲート電圧Ｖg1を固定した
場合の図１９、図２０に相当する電流・電圧特性図をそ
れぞれ図２１、図２２に示しておく。
【００７５】なお、従来のエサキ・ダイオードを用いた
ＳＲＡＭでは、ゲート電極がなく、したがって、ゲート
電圧により電流・電圧特性を変えることができないの
で、本実施形態のような書き込み方法は不可能である。
ＳＲＡＭでは、ゲート電極がなく、したがって、ゲート
電圧により電流・電圧特性を変えることができないの
で、本実施形態のような書き込み方法は不可能である。
【００７６】（第１０の実施形態）図２３は、本発明の
第１０の実施形態に係るＳＲＡＭセルを示す等価回路図
である。
第１０の実施形態に係るＳＲＡＭセルを示す等価回路図
である。
【００７７】本実施形態のＳＲＡＭセルは、図１３に示
した第７の実施形態のそれにリフレッシュ回路１１を設
けた構成になっている。待機時に、リフレッシュ回路１
１により、一定の周期でもってゲートにパルス電圧を印
加して、記憶信号を回復させるという、いわゆるリフレ
ッシュ動作を行なう。これにより、接続点Ｎに蓄積され
た記憶信号としての電荷がリーク電流のかたちで失われ
ることによる記憶信号の破壊を効果的に防止できる。こ
の形態を図１６に示した第８の実施形態へ同様に適用す
ることもできる。
した第７の実施形態のそれにリフレッシュ回路１１を設
けた構成になっている。待機時に、リフレッシュ回路１
１により、一定の周期でもってゲートにパルス電圧を印
加して、記憶信号を回復させるという、いわゆるリフレ
ッシュ動作を行なう。これにより、接続点Ｎに蓄積され
た記憶信号としての電荷がリーク電流のかたちで失われ
ることによる記憶信号の破壊を効果的に防止できる。こ
の形態を図１６に示した第８の実施形態へ同様に適用す
ることもできる。
【００７８】図２４に、ＳＲＡＭセルアレイの一例を示
す。ＳＲＡＭセル（ｃｅｌｌ）はマトリクス状に配列形
成されており、同じ行のＳＲＡＭセル（ｃｅｌｌ）は同
じワード線ＷＬに接続され、同じ列のＳＲＡＭセル（ｃ
ｅｌｌ）は同じビット線ＢＬに接続されている。このＳ
ＲＡＭセルアレイは高集積化に優れているため、１ギガ
以上の集積度を達成することが可能である。
す。ＳＲＡＭセル（ｃｅｌｌ）はマトリクス状に配列形
成されており、同じ行のＳＲＡＭセル（ｃｅｌｌ）は同
じワード線ＷＬに接続され、同じ列のＳＲＡＭセル（ｃ
ｅｌｌ）は同じビット線ＢＬに接続されている。このＳ
ＲＡＭセルアレイは高集積化に優れているため、１ギガ
以上の集積度を達成することが可能である。
【００７９】図２５に、センス方式の一例を示す。これ
は、ＳＲＡＭセル（ｃｅｌｌ）から読み出された記憶信
号の電圧（記憶電圧）とダミーセル（ｄｕｍｍｙ）から
読み出された基準信号の電圧（基準電圧）との大小関係
の比較を差動増幅器（検出回路）により行ない、そし
て、例えば、記憶電圧が基準電圧より大きければ“１”
が検出され、記憶電圧が基準電圧より小さければ“０”
が検出される。
は、ＳＲＡＭセル（ｃｅｌｌ）から読み出された記憶信
号の電圧（記憶電圧）とダミーセル（ｄｕｍｍｙ）から
読み出された基準信号の電圧（基準電圧）との大小関係
の比較を差動増幅器（検出回路）により行ない、そし
て、例えば、記憶電圧が基準電圧より大きければ“１”
が検出され、記憶電圧が基準電圧より小さければ“０”
が検出される。
【００８０】図２４のＳＲＡＭセルアレイに適用する場
合には、例えば、図２６に示すように、各ワード線ＷＬ
にダミーセルを設ける。差動増幅器は共通である。そし
て、カラムレコーダとロウレコーダを用いてＳＲＡＭセ
ルを順次センスする。
合には、例えば、図２６に示すように、各ワード線ＷＬ
にダミーセルを設ける。差動増幅器は共通である。そし
て、カラムレコーダとロウレコーダを用いてＳＲＡＭセ
ルを順次センスする。
【００８１】（第１１の実施形態）図２７は、本発明の
第１１の実施形態に係るＳＲＡＭセルを示す等価回路図
である。
第１１の実施形態に係るＳＲＡＭセルを示す等価回路図
である。
【００８２】これまでの実施形態では２値メモリについ
て説明したが、例えば、図２７に示すＳＲＡＭセルを用
いた場合であれば、ゲート電圧Ｖg1，Ｖg2を以下に示す
ように制御することにより、図２８に示すように、接続
点Ｎの電圧Ｖout として４つの異なる電圧が得られる。
このため、図１３に示すセル構成、図２６に示すセンス
方式を用いることで、４値メモリが可能となる。
て説明したが、例えば、図２７に示すＳＲＡＭセルを用
いた場合であれば、ゲート電圧Ｖg1，Ｖg2を以下に示す
ように制御することにより、図２８に示すように、接続
点Ｎの電圧Ｖout として４つの異なる電圧が得られる。
このため、図１３に示すセル構成、図２６に示すセンス
方式を用いることで、４値メモリが可能となる。
【００８３】ゲート電圧Ｖg1，Ｖg2は以下のように制御
する。
する。
【００８４】ゲート電圧Ｖg1，Ｖg2を制御して、３端子
エサキ・トンネル素子ＥＴL をオフ状態、３端子エサキ
・トンネル素子ＥＴをオン状態にする。この場合、接続
点Ｎの電圧Ｖout は第２の電圧電源Ｖssと等しい値とな
る。
エサキ・トンネル素子ＥＴL をオフ状態、３端子エサキ
・トンネル素子ＥＴをオン状態にする。この場合、接続
点Ｎの電圧Ｖout は第２の電圧電源Ｖssと等しい値とな
る。
【００８５】また、ゲート電圧Ｖg1，Ｖg2を制御して、
３端子エサキ・トンネル素子ＥＴLをオン状態、３端子
エサキ・トンネル素子ＥＴをオフ状態にする。この場
合、接続点Ｎの電圧Ｖout は第１の電圧電源Ｖddと等し
い値となる。
３端子エサキ・トンネル素子ＥＴLをオン状態、３端子
エサキ・トンネル素子ＥＴをオフ状態にする。この場
合、接続点Ｎの電圧Ｖout は第１の電圧電源Ｖddと等し
い値となる。
【００８６】また、ゲート電圧Ｖg1，Ｖg2を制御して、
３端子エサキ・トンネル素子ＥＴLをオン状態、３端子
エサキ・トンネル素子ＥＴをオン状態にする。この場
合、これまでの実施形態と同様に２つの安定な状態（ｌ
ａｔｃｈ１，ｌａｔｃｈ２）が生じるので、接続点Ｎの
電圧Ｖout として、２つの異なる電圧が得られることに
なる。これら電圧は電圧電源Ｖssと電圧電源Ｖddとの間
の電圧である。
３端子エサキ・トンネル素子ＥＴLをオン状態、３端子
エサキ・トンネル素子ＥＴをオン状態にする。この場
合、これまでの実施形態と同様に２つの安定な状態（ｌ
ａｔｃｈ１，ｌａｔｃｈ２）が生じるので、接続点Ｎの
電圧Ｖout として、２つの異なる電圧が得られることに
なる。これら電圧は電圧電源Ｖssと電圧電源Ｖddとの間
の電圧である。
【００８７】このようにゲート電圧Ｖg1，Ｖg2を制御す
ることにより、接続点Ｎの電圧Ｖout としては合計４つ
の異なる電圧が得られ、４値メモリが可能となる。
ることにより、接続点Ｎの電圧Ｖout としては合計４つ
の異なる電圧が得られ、４値メモリが可能となる。
【００８８】
【発明の効果】以上詳述したように本発明によれば、３
端子エサキ・トンネル素子と負荷とからなる記憶信号蓄
積部を用いることにより、記憶信号蓄積部の高集積化、
低消費電力化および高速動作化を同時に実現できるよう
になる。
端子エサキ・トンネル素子と負荷とからなる記憶信号蓄
積部を用いることにより、記憶信号蓄積部の高集積化、
低消費電力化および高速動作化を同時に実現できるよう
になる。
【図１】本発明の第１の実施形態に係るＳＲＡＭセルの
記憶信号蓄積部を示す等価回路図
記憶信号蓄積部を示す等価回路図
【図２】３端子エサキ・トンネル素子の断面斜視図およ
び記号を示す図
び記号を示す図
【図３】３端子エサキ・トンネル素子の電流・電圧特性
を示す特性図
を示す特性図
【図４】本発明の第２の実施形態に係るＳＲＡＭセルの
記憶信号蓄積部を示す等価回路図
記憶信号蓄積部を示す等価回路図
【図５】図４の記憶信号蓄積部における３端子エサキ・
トンネル素子の電流・電圧特性を示す特性図
トンネル素子の電流・電圧特性を示す特性図
【図６】本発明の第３の実施形態に係るＳＲＡＭセルの
記憶信号蓄積部を示す等価回路図
記憶信号蓄積部を示す等価回路図
【図７】図６の構成された記憶信号蓄積部における３端
子エサキ・トンネル素子およびＭＯＳトランジスタの電
流・電圧特性を示す特性図
子エサキ・トンネル素子およびＭＯＳトランジスタの電
流・電圧特性を示す特性図
【図８】本発明の第４の実施形態に係るＳＲＡＭセルの
記憶信号蓄積部を示す等価回路図
記憶信号蓄積部を示す等価回路図
【図９】図８の記憶信号蓄積部における３端子エサキ・
トンネル素子およびエサキ・ダイオードの電流・電圧特
性を示す特性図
トンネル素子およびエサキ・ダイオードの電流・電圧特
性を示す特性図
【図１０】本発明の第５の実施形態に係るＳＲＡＭセル
の記憶信号蓄積部を示す等価回路図
の記憶信号蓄積部を示す等価回路図
【図１１】図１０の記憶信号蓄積部における３端子エサ
キ・トンネル素子および抵抗素子の電流・電圧特性を示
す図
キ・トンネル素子および抵抗素子の電流・電圧特性を示
す図
【図１２】本発明の第６の実施形態に係るＳＲＡＭセル
を示す等価回路図
を示す等価回路図
【図１３】本発明の第７の実施形態に係るＳＲＡＭセル
を示す等価回路図
を示す等価回路図
【図１４】図１３のＳＲＡＭセルの記憶信号蓄積部の断
面図
面図
【図１５】図１３のＳＲＡＭセルの待機時および読み出
し時における電流・電圧特性を示す特性図
し時における電流・電圧特性を示す特性図
【図１６】本発明の第８の実施形態に係るＳＲＡＭセル
を示す等価回路図
を示す等価回路図
【図１７】図１６のＳＲＡＭセルの待機時および読み出
し時における電流・電圧特性を示す特性図
し時における電流・電圧特性を示す特性図
【図１８】本発明の第９の実施形態に係るＳＲＡＭセル
を示す等価回路図
を示す等価回路図
【図１９】図１８のＳＲＡＭセルの低レベルの記憶信号
の書き込む時における電流・電圧特性を示す特性図
の書き込む時における電流・電圧特性を示す特性図
【図２０】図１８のＳＲＡＭセルの高レベルの記憶信号
の書き込む時における電流・電圧特性を示す特性図
の書き込む時における電流・電圧特性を示す特性図
【図２１】図１８のＳＲＡＭセルの低レベルの記憶信号
の書き込む時における電流・電圧特性を示す他の特性図
の書き込む時における電流・電圧特性を示す他の特性図
【図２２】図１８のＳＲＡＭセルの高レベルの記憶信号
の書き込む時における電流・電圧特性を示す他の特性図
の書き込む時における電流・電圧特性を示す他の特性図
【図２３】本発明の第１０の実施形態に係るＳＲＡＭセ
ルを示す等価回路図
ルを示す等価回路図
【図２４】ＳＲＡＭセルアレイの一例を示す図
【図２５】センス方式の一例を示す図
【図２６】図２５のセンス方式を図２４のＳＲＡＭセル
アレイに適用した例を説明するための図
アレイに適用した例を説明するための図
【図２７】本発明の第１１の実施形態に係るＳＲＡＭセ
ルを示す等価回路図
ルを示す等価回路図
【図２８】図２７のＳＲＡＭセルの記憶信号の書き込み
方法を示す図
方法を示す図
【図２９】従来のエサキ・ダイオードを用いたＳＲＡＭ
セルの等価回路図
セルの等価回路図
【図３０】図２９のＳＲＡＭセルにおけるエサキ・ダイ
オードＥＤ１，ＥＤ２の電流・電圧特性を示す特性図
オードＥＤ１，ＥＤ２の電流・電圧特性を示す特性図
Ｖss…低レベルの電圧電源（第１の電圧電源） Ｖdd…高レベルの電圧電源（第２の電圧電源） ＥＤ…エサキ・ダイオード ＥＴ…３端子エサキ・トンネル素子 ＥＴL …３端子エサキ・トンネル素子（負荷） Ｌ…負荷 Ｒ…抵抗 Ｔｒ…ＭＯＳトランジスタ ＴｒL …ＭＯＳトランジスタ（負荷） １…ｐ型シリコン基板 ２…ｎ+ 型ソース拡散層 ３…ｐ+ 型ドレイン拡散層 ４…ゲート絶縁膜 ５…ゲート電極 ６…ｎ+ 型反転層 ７…埋込み酸化膜 ８…ｐ- 型不純物拡散層 ９…配線（電極）
Claims (3)
- 【請求項１】半導体基板と、第１の電圧電源に接続さ
れ、前記半導体基板の表面に選択的に形成された第１導
電型のソース拡散層と、このソース拡散層とは別の領域
に前記半導体基板の表面に選択的に形成された第２導電
型のドレイン拡散層と、これら２つの拡散層に挟まれる
領域の基板表面上にゲート絶縁膜を介して配設されたゲ
ート電極とからなる第１の３端子エサキ・トンネル素子
と、一端が前記ドレイン拡散層、他端が第２の電圧電源
に接続された負荷とにより構成された記憶信号蓄積部を
有することを特徴とする半導体記憶装置。 - 【請求項２】前記負荷は、第２の３端子エサキ・トンネ
ル素子、ＭＯＳトランジスタ、エサキ・ダイオードまた
は抵抗素子であることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項３】前記第２の３端子エサキ・トンネル素子も
しくは前記ＭＯＳトランジスタのゲート電極がリフレッ
シュ回路に接続されていることを特徴とする請求項１ま
たは請求項２に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24669796A JP3363038B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体記憶装置 |
| US08/805,847 US5936265A (en) | 1996-03-25 | 1997-03-03 | Semiconductor device including a tunnel effect element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24669796A JP3363038B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092954A true JPH1092954A (ja) | 1998-04-10 |
| JP3363038B2 JP3363038B2 (ja) | 2003-01-07 |
Family
ID=17152293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24669796A Expired - Fee Related JP3363038B2 (ja) | 1996-03-25 | 1996-09-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363038B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002517905A (ja) * | 1998-06-05 | 2002-06-18 | スタンフォード ユニバーシティ | 動作エンハンサーを備えた半導体電流スイッチング装置とそのための方法 |
| JP2003068982A (ja) * | 2001-08-30 | 2003-03-07 | Fujitsu Ltd | 不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリ及びその動作方法 |
| JP2006054435A (ja) * | 2004-08-13 | 2006-02-23 | Infineon Technologies Ag | 集積メモリデバイスおよびその製造方法 |
| JP2010532566A (ja) * | 2007-06-29 | 2010-10-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 |
| JP2012084797A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 半導体装置 |
-
1996
- 1996-09-18 JP JP24669796A patent/JP3363038B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002517905A (ja) * | 1998-06-05 | 2002-06-18 | スタンフォード ユニバーシティ | 動作エンハンサーを備えた半導体電流スイッチング装置とそのための方法 |
| JP4763889B2 (ja) * | 1998-06-05 | 2011-08-31 | スタンフォード ユニバーシティ | 半導体装置 |
| JP2003068982A (ja) * | 2001-08-30 | 2003-03-07 | Fujitsu Ltd | 不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリ及びその動作方法 |
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| US8288813B2 (en) | 2004-08-13 | 2012-10-16 | Infineon Technologies Ag | Integrated memory device having columns having multiple bit lines |
| JP2010532566A (ja) * | 2007-06-29 | 2010-10-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 |
| JP2012084797A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3363038B2 (ja) | 2003-01-07 |
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