JP3131340B2 - 強誘電体記憶素子 - Google Patents
強誘電体記憶素子Info
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Description
【0001】
【産業上の利用分野】本発明は非破壊読みだしの強誘電
体記憶素子に関する。さらに詳しくは強誘電体薄膜の自
発分極により強誘電体キャパシタまたは常誘電体キャパ
シタの両端に発生する電圧を利用することによってMOSF
ETのスイッチングを行う強誘電体記憶素子に関する。
体記憶素子に関する。さらに詳しくは強誘電体薄膜の自
発分極により強誘電体キャパシタまたは常誘電体キャパ
シタの両端に発生する電圧を利用することによってMOSF
ETのスイッチングを行う強誘電体記憶素子に関する。
【0002】
【従来の技術】最近、強誘電体材料の自発分極を利用し
た不揮発性メモリが注目を集めており、精力的な研究が
行われている。強誘電体材料としては、例えばPZT(チ
タン酸ジルコン酸鉛)、PbTiO3、Bi4Ti3O12、BaMgF4な
どが用いられている。なかでも、PZTはPt電極上に成長
させればc軸配向性の良い膜が得られることが知られて
おり、製品化に対して有望な材料と考えられている。こ
の強誘電体を利用した不揮発性メモリとしては、主に2
通りの構造が考えられており、それぞれ、キャパシタ
型、MFS(Metal-Ferroelectric-Semiconductor)FET(F
ield-Effect-Transistor)型とよばれている。
た不揮発性メモリが注目を集めており、精力的な研究が
行われている。強誘電体材料としては、例えばPZT(チ
タン酸ジルコン酸鉛)、PbTiO3、Bi4Ti3O12、BaMgF4な
どが用いられている。なかでも、PZTはPt電極上に成長
させればc軸配向性の良い膜が得られることが知られて
おり、製品化に対して有望な材料と考えられている。こ
の強誘電体を利用した不揮発性メモリとしては、主に2
通りの構造が考えられており、それぞれ、キャパシタ
型、MFS(Metal-Ferroelectric-Semiconductor)FET(F
ield-Effect-Transistor)型とよばれている。
【0003】キャパシタ型は、強誘電体薄膜を電極で挟
んでキャパシタ構造としたものであり、強誘電体の自発
分極が反転する際に流れる反転電流の有無を検出して情
報の読み出しを行うものである。通常、図19の等価回
路に示すようにセル選択用のスイッチングトランジスタ
を用いてメモリセルを構成する。これに対しMFSFET型
は、図20のようにMOSFETのゲート酸化膜の代わりに強
誘電体薄膜12を用いたものであり、強誘電体の自発分
極によって半導体表面に電荷が誘起されることを利用し
てチャネルの電導度を変化させ、メモリセル情報の読み
出しを非破壊的に行うものである。
んでキャパシタ構造としたものであり、強誘電体の自発
分極が反転する際に流れる反転電流の有無を検出して情
報の読み出しを行うものである。通常、図19の等価回
路に示すようにセル選択用のスイッチングトランジスタ
を用いてメモリセルを構成する。これに対しMFSFET型
は、図20のようにMOSFETのゲート酸化膜の代わりに強
誘電体薄膜12を用いたものであり、強誘電体の自発分
極によって半導体表面に電荷が誘起されることを利用し
てチャネルの電導度を変化させ、メモリセル情報の読み
出しを非破壊的に行うものである。
【0004】
【発明が解決しようとする課題】しかしながら、キャパ
シタ型ではPt電極等の上に良質な強誘電体薄膜を形成で
きる反面、読みだし時に自発分極の方向が変化する破壊
読みだしであり、読み出しの際に情報を破壊してしまう
ので再書き込みをしなければならないという欠点があ
る。
シタ型ではPt電極等の上に良質な強誘電体薄膜を形成で
きる反面、読みだし時に自発分極の方向が変化する破壊
読みだしであり、読み出しの際に情報を破壊してしまう
ので再書き込みをしなければならないという欠点があ
る。
【0005】また、MFSFET型では読み出し時に情報を破
壊しない非破壊読み出しが可能であるが、半導体基板上
に直接強誘電体薄膜を形成するため、界面準位密度が大
きく、かつ不安定であり、また半導体表面に酸化膜など
が形成されるなど強誘電体と半導体との反応の問題もあ
り、界面の整合性の良い安定な素子を得ることが困難で
あるという欠点がある。
壊しない非破壊読み出しが可能であるが、半導体基板上
に直接強誘電体薄膜を形成するため、界面準位密度が大
きく、かつ不安定であり、また半導体表面に酸化膜など
が形成されるなど強誘電体と半導体との反応の問題もあ
り、界面の整合性の良い安定な素子を得ることが困難で
あるという欠点がある。
【0006】このような問題点に対して、上記MFSFET型
の拡張として、ゲートを2重構造とし、図21のように
上部電極13と下部電極11の間に強誘電体薄膜12を
形成し、下部電極11と半導体表面との間に常誘電体薄
膜10を形成した構造が提案されている(特開昭49−
131646)。この構造によれば、強誘電体の自発分
極は、下部電極11と半導体表面に挟まれた誘電体10
の分極を通じてチャネルの電導度を変調することができ
る。
の拡張として、ゲートを2重構造とし、図21のように
上部電極13と下部電極11の間に強誘電体薄膜12を
形成し、下部電極11と半導体表面との間に常誘電体薄
膜10を形成した構造が提案されている(特開昭49−
131646)。この構造によれば、強誘電体の自発分
極は、下部電極11と半導体表面に挟まれた誘電体10
の分極を通じてチャネルの電導度を変調することができ
る。
【0007】ところが、この構造では、強誘電体の大き
な誘電率のために上部電極13とソース8の間に加えら
れた電圧の多くが常誘電体薄膜10(通常、シリコン半
導体と整合性の良いSiO2)の方にかかり易くなるため、
分極を反転させるために高い電圧が必要となる。低電圧
で分極反転させるには常誘電体薄膜10の膜厚をできる
だけ薄くしたり、高誘電率材料を用いるなどの工夫が必
要であるが、前者ではリーク電流の増加や耐圧の減少な
どの問題があり、後者では強誘電体と半導体の界面が問
題になるのと同様、高誘電率材料と半導体における界面
の整合性が問題となり、安定な素子の作製が困難であ
る。
な誘電率のために上部電極13とソース8の間に加えら
れた電圧の多くが常誘電体薄膜10(通常、シリコン半
導体と整合性の良いSiO2)の方にかかり易くなるため、
分極を反転させるために高い電圧が必要となる。低電圧
で分極反転させるには常誘電体薄膜10の膜厚をできる
だけ薄くしたり、高誘電率材料を用いるなどの工夫が必
要であるが、前者ではリーク電流の増加や耐圧の減少な
どの問題があり、後者では強誘電体と半導体の界面が問
題になるのと同様、高誘電率材料と半導体における界面
の整合性が問題となり、安定な素子の作製が困難であ
る。
【0008】
【課題を解決するための手段】本発明の強誘電体記憶素
子は、強誘電体薄膜を絶縁膜の構成要素とする強誘電体
キャパシタと、常誘電体薄膜を絶縁膜の構成要素とする
常誘電体キャパシタとが直列に接続され、前記強誘電体
キャパシタの2つの電極のうちの一方と前記常誘電体キ
ャパシタの2つの電極のうちの一方とが接続される共通
電極が、所定の閾値で電流量を変化せしめて情報を読み
出すためのメモリセルトランジスタのゲート電極に接続
され、前記常誘電体キャパシタの前記共通電極でない他
方の電極が前記メモリセルトランジスタのドレイン端子
に接続され、該ドレイン端子にメモリセル選択用トラン
ジスタのソース端子が接続されていることを特徴とす
る。
子は、強誘電体薄膜を絶縁膜の構成要素とする強誘電体
キャパシタと、常誘電体薄膜を絶縁膜の構成要素とする
常誘電体キャパシタとが直列に接続され、前記強誘電体
キャパシタの2つの電極のうちの一方と前記常誘電体キ
ャパシタの2つの電極のうちの一方とが接続される共通
電極が、所定の閾値で電流量を変化せしめて情報を読み
出すためのメモリセルトランジスタのゲート電極に接続
され、前記常誘電体キャパシタの前記共通電極でない他
方の電極が前記メモリセルトランジスタのドレイン端子
に接続され、該ドレイン端子にメモリセル選択用トラン
ジスタのソース端子が接続されていることを特徴とす
る。
【0009】
【0010】また、上記強誘電体記憶素子は、前記強誘
電体キャパシタと前記常誘電体キャパシタを入れ換えた
構造を有することを特徴とする。
電体キャパシタと前記常誘電体キャパシタを入れ換えた
構造を有することを特徴とする。
【0011】
【作用】図1に示された本発明の強誘電体記憶素子の動
作を説明するための準備として、まず図2のような強誘
電体キャパシタ1と常誘電体キャパシタ2を直列に接続
したものの両端に電圧を加えた場合、それぞれのキャパ
シタに電圧がどのように加わるかを考える。話を簡単に
するために強誘電体キャパシタのQf−Vfヒステリシス
を図3の様に仮定する。Qfは強誘電体キャパシタの電
極に蓄積される電荷、Vfは両端の電圧を示す。図3中
のQr、Vcはそれぞれ、残留分極(Pr)×電極面積、
抗電界(Ec)×膜厚である。常誘電体キャパシタの両
端の電圧をVn、蓄積される電荷をQnとすると Qf=Qn=CnVn=Cn(Vw−Vf) (1) である。ここで、Vwは直列に接続されたキャパシタの
両端に加わる電圧である。
作を説明するための準備として、まず図2のような強誘
電体キャパシタ1と常誘電体キャパシタ2を直列に接続
したものの両端に電圧を加えた場合、それぞれのキャパ
シタに電圧がどのように加わるかを考える。話を簡単に
するために強誘電体キャパシタのQf−Vfヒステリシス
を図3の様に仮定する。Qfは強誘電体キャパシタの電
極に蓄積される電荷、Vfは両端の電圧を示す。図3中
のQr、Vcはそれぞれ、残留分極(Pr)×電極面積、
抗電界(Ec)×膜厚である。常誘電体キャパシタの両
端の電圧をVn、蓄積される電荷をQnとすると Qf=Qn=CnVn=Cn(Vw−Vf) (1) である。ここで、Vwは直列に接続されたキャパシタの
両端に加わる電圧である。
【0012】図3において、状態が直線I上にあるとき
Qf=−Qrであり、(1)式よりVf=Vw+Qr/Cn
(図4におけるI’に対応)となる。状態が直線II上に
あるときは常にVf=Vcである(図4におけるII’に対
応)。同様に、状態がIII、IVにあるときはそれぞれVf
=Vw−Qr/Cn、Vf=−Vc(図4におけるIII’、I
V’に対応)である。これより、Vwに対するVfの振る
舞いは図4の様になる。図4からわかるように、Vw=
0のとき、Vf=Vf0=VcまたはVf=−Vf0=−Vcで
あり、またVf=0のときVw=Vw0=Qr/Cnまたは−
Vw0=−Qr/Cnである。Vf0は後で述べるようにMOSF
ETをスイッチングするための電圧となるので、トランジ
スタの閾値電圧よりも大きくなくてはならない。また、
Vw0は強誘電体薄膜の分極を反転させるために必要な電
圧であるので、小さい方が望ましい。結局、強誘電体キ
ャパシタの特性としては、Qrが小さく、Vc>Vthであ
ることが要求される。
Qf=−Qrであり、(1)式よりVf=Vw+Qr/Cn
(図4におけるI’に対応)となる。状態が直線II上に
あるときは常にVf=Vcである(図4におけるII’に対
応)。同様に、状態がIII、IVにあるときはそれぞれVf
=Vw−Qr/Cn、Vf=−Vc(図4におけるIII’、I
V’に対応)である。これより、Vwに対するVfの振る
舞いは図4の様になる。図4からわかるように、Vw=
0のとき、Vf=Vf0=VcまたはVf=−Vf0=−Vcで
あり、またVf=0のときVw=Vw0=Qr/Cnまたは−
Vw0=−Qr/Cnである。Vf0は後で述べるようにMOSF
ETをスイッチングするための電圧となるので、トランジ
スタの閾値電圧よりも大きくなくてはならない。また、
Vw0は強誘電体薄膜の分極を反転させるために必要な電
圧であるので、小さい方が望ましい。結局、強誘電体キ
ャパシタの特性としては、Qrが小さく、Vc>Vthであ
ることが要求される。
【0013】図4において特徴的なのは、直列のキャパ
シタの両端の電圧Vwが0の場合でも強誘電体キャパシ
タの両端には有限の、しかも強誘電体のヒステリシスに
対応して、正または負の2値の電圧が生じることであ
る。このときはまた、常誘電体キャパシタの両端には大
きさ等しく極性が逆の電圧が生じている。従って、この
電圧がMOSFETの閾値電圧Vthより大きくなる様に強誘電
体材料、常誘電体材料、膜厚、電極面積等を選び、どち
らかのキャパシタの両端をMOSFETのゲート、ソース間に
接続すれば、Vwが0Vのままでトランジスタをオンま
たはオフどちらかの状態に保持することができる。
シタの両端の電圧Vwが0の場合でも強誘電体キャパシ
タの両端には有限の、しかも強誘電体のヒステリシスに
対応して、正または負の2値の電圧が生じることであ
る。このときはまた、常誘電体キャパシタの両端には大
きさ等しく極性が逆の電圧が生じている。従って、この
電圧がMOSFETの閾値電圧Vthより大きくなる様に強誘電
体材料、常誘電体材料、膜厚、電極面積等を選び、どち
らかのキャパシタの両端をMOSFETのゲート、ソース間に
接続すれば、Vwが0Vのままでトランジスタをオンま
たはオフどちらかの状態に保持することができる。
【0014】実際には、強誘電体薄膜のP−Eヒステリ
シス(Pは強誘電体表面に誘起される分極電荷密度、E
は印加電界)は図5のようになり、それに伴って、直列
キャパシタ両端の電圧と強誘電体キャパシタ両端の電圧
との関係は、図6の様になる。
シス(Pは強誘電体表面に誘起される分極電荷密度、E
は印加電界)は図5のようになり、それに伴って、直列
キャパシタ両端の電圧と強誘電体キャパシタ両端の電圧
との関係は、図6の様になる。
【0015】もし、簡単に図1におけるMOSFET3のゲー
ト、ソース間容量に電圧依存性がないとすれば、端子
4、6間の等価回路は図2であると考えることができ
る。従って、図1において、端子4と端子6の間に加え
る電圧Vwに対する、強誘電体キャパシタ1に加わる電
圧Vfの関係も図6に示すようになると考えることがで
きる。実際にはゲート、ソース間の容量は電圧依存性が
あり、印加電圧の正負に対して非対称である。従って図
6のようにVw-Vf特性は、厳密には原点に対して対称
とはならない。しかしこの容量がキャパシタ1、2の容
量に対して充分小さければその様な効果は無視できる。
ト、ソース間容量に電圧依存性がないとすれば、端子
4、6間の等価回路は図2であると考えることができ
る。従って、図1において、端子4と端子6の間に加え
る電圧Vwに対する、強誘電体キャパシタ1に加わる電
圧Vfの関係も図6に示すようになると考えることがで
きる。実際にはゲート、ソース間の容量は電圧依存性が
あり、印加電圧の正負に対して非対称である。従って図
6のようにVw-Vf特性は、厳密には原点に対して対称
とはならない。しかしこの容量がキャパシタ1、2の容
量に対して充分小さければその様な効果は無視できる。
【0016】電圧Vwを0Vとすると、図6に示すよう
に強誘電体の分極の方向に対応して、強誘電体キャパシ
タ1の両端に+Vf0または−Vf0の電圧が現れる。同時
に、常誘電体キャパシタ2の両端、従ってMOSFET3のゲ
ート、ソース間には大きさが等しく極性が逆の電圧が現
れる。MOSFET3がnチャンネルであれば、Vf=−Vf0
の時オンの状態、Vf=+Vf0の時オフの状態となる。
ただし、Vf0はMOSFETの閾値電圧Vthより大きいものと
する。また、MOSFET3がpチャンネルの場合は、Vf=
+Vf0の時オンの状態、Vf=−Vf0の時オフの状態と
なる。このように、強誘電体キャパシタ1の分極の状態
と、トランジスタのオン、オフを対応させることができ
る。
に強誘電体の分極の方向に対応して、強誘電体キャパシ
タ1の両端に+Vf0または−Vf0の電圧が現れる。同時
に、常誘電体キャパシタ2の両端、従ってMOSFET3のゲ
ート、ソース間には大きさが等しく極性が逆の電圧が現
れる。MOSFET3がnチャンネルであれば、Vf=−Vf0
の時オンの状態、Vf=+Vf0の時オフの状態となる。
ただし、Vf0はMOSFETの閾値電圧Vthより大きいものと
する。また、MOSFET3がpチャンネルの場合は、Vf=
+Vf0の時オンの状態、Vf=−Vf0の時オフの状態と
なる。このように、強誘電体キャパシタ1の分極の状態
と、トランジスタのオン、オフを対応させることができ
る。
【0017】情報を読み出すには、端子5、6間に電圧
を加え、トランジスタの導通、非導通を検出すれば良い
ので、強誘電体膜の分極状態を変えずに、すなわち非破
壊で読み出すことができる。
を加え、トランジスタの導通、非導通を検出すれば良い
ので、強誘電体膜の分極状態を変えずに、すなわち非破
壊で読み出すことができる。
【0018】情報を書き換えるには、例えば図6におい
てaの状態にある時、Vw>Vswの電圧を加えた後Vw=
0とすれば、分極の状態がbの状態に移るため情報が書
き換えられる。同様にaの状態からbの状態にするに
は、Vw<−Vswの電圧を加えた後、Vw=0とすれば良
い。
てaの状態にある時、Vw>Vswの電圧を加えた後Vw=
0とすれば、分極の状態がbの状態に移るため情報が書
き換えられる。同様にaの状態からbの状態にするに
は、Vw<−Vswの電圧を加えた後、Vw=0とすれば良
い。
【0019】強誘電体キャパシタ1と常誘電体キャパシ
タ2を入れ換えた場合は、MOSFET3のゲートとソースが
強誘電体キャパシタの両端に接続されるので、nチャン
ネルの場合は書き込み電圧が正(端子6を基準とする)
の時にオン、負の時にオフとなり、pチャンネルの時は
その逆である。
タ2を入れ換えた場合は、MOSFET3のゲートとソースが
強誘電体キャパシタの両端に接続されるので、nチャン
ネルの場合は書き込み電圧が正(端子6を基準とする)
の時にオン、負の時にオフとなり、pチャンネルの時は
その逆である。
【0020】
実施例1 本発明の強誘電体記憶素子を用いてメモリセルを構成す
るための等価回路構成を図7に示す。
るための等価回路構成を図7に示す。
【0021】書き込み動作は以下の手順で行う。書き込
みを行おうとするセルのワード線15に電圧を加えてセ
ル選択用トランジスタ14をオンの状態にし、ビット線
16に電圧を加える。このときビット線に加える電圧
は、図9におけるVwに対応し、適当な大きさ(>Vs
w)のパルスを加えれば、ビット線電圧を0Vに保持し
たときの常誘電体キャパシタ2の両端の電圧(Vf0)
を、正から負、または負から正に変えることができる。
この電圧の絶対値はトランジスタ3の閾値電圧Vthより
も大きくなるように設定されているので、トランジスタ
3をオン、またはオフに保持することになる。
みを行おうとするセルのワード線15に電圧を加えてセ
ル選択用トランジスタ14をオンの状態にし、ビット線
16に電圧を加える。このときビット線に加える電圧
は、図9におけるVwに対応し、適当な大きさ(>Vs
w)のパルスを加えれば、ビット線電圧を0Vに保持し
たときの常誘電体キャパシタ2の両端の電圧(Vf0)
を、正から負、または負から正に変えることができる。
この電圧の絶対値はトランジスタ3の閾値電圧Vthより
も大きくなるように設定されているので、トランジスタ
3をオン、またはオフに保持することになる。
【0022】読み出し動作は、読み出したいセルのワー
ド線15の電位を上げてセル選択用トランジスタ14を
オンにし、ビット線16の電位を上げる。メモリ素子を
構成するメモリセルトランジスタ3はオンの状態にあれ
ば導通し、オフならば導通しない。ただし、この時のビ
ット線の電位は強誘電体キャパシタの両端にも加わるの
で、強誘電体薄膜の分極を反転させない程度に抑える必
要がある。これらの電流値の差を検知してセルのオンオ
フ状態を非破壊で検出する。
ド線15の電位を上げてセル選択用トランジスタ14を
オンにし、ビット線16の電位を上げる。メモリ素子を
構成するメモリセルトランジスタ3はオンの状態にあれ
ば導通し、オフならば導通しない。ただし、この時のビ
ット線の電位は強誘電体キャパシタの両端にも加わるの
で、強誘電体薄膜の分極を反転させない程度に抑える必
要がある。これらの電流値の差を検知してセルのオンオ
フ状態を非破壊で検出する。
【0023】これらの書き込み、読みだしの動作におけ
る選択したセルのワード線15、ビット線16に加える
パルスの一例を図8に示す。ただし、図8はメモリセル
トランジスタ3及びセル選択用トランジスタ14が共に
nチャンネルの場合である。ビット線に正のパルスを加
えたときは、常誘電体キャパシタ2の両端の電圧がトラ
ンジスタ3のソースに接続されている側の電極が高電位
となり、トランジスタはオフとなる。ビット線に負のパ
ルスを加えたときは逆にオンとなる。また、メモリセル
トランジスタ3がpチャンネルの場合はオンとオフが逆
になる。この時、選択したセルを含まないワード線、ビ
ット線は0Vに保つとする。
る選択したセルのワード線15、ビット線16に加える
パルスの一例を図8に示す。ただし、図8はメモリセル
トランジスタ3及びセル選択用トランジスタ14が共に
nチャンネルの場合である。ビット線に正のパルスを加
えたときは、常誘電体キャパシタ2の両端の電圧がトラ
ンジスタ3のソースに接続されている側の電極が高電位
となり、トランジスタはオフとなる。ビット線に負のパ
ルスを加えたときは逆にオンとなる。また、メモリセル
トランジスタ3がpチャンネルの場合はオンとオフが逆
になる。この時、選択したセルを含まないワード線、ビ
ット線は0Vに保つとする。
【0024】上記メモリセルを以下のように実際に作製
した。構造を図9〜12に示す。図9はメモリセルの平
面図である。図10、11、12はそれぞれ図9の一点
鎖線a、b、cの断面図である。p型シリコン半導体基
板30上にポリシリコンゲート電極17、18、ゲート
酸化膜19、20、n+不純物拡散領域21〜24を従
来技術によって形成することによって二つのMOSFETを形
成した。ゲート長は共に1μmである。この隣合う二つ
のMOSFETのソースとドレインを素子分離領域を挟んで電
気的に接続するために、Pt電極25をスパッタ法により
厚さ200nmで形成し、これを下地電極として素子分
離領域上に常誘電体Ta2O5薄膜26(膜厚50nm)及
び、さらにその上の強誘電体キャパシタ・常誘電体キャ
パシタ共通Pt電極27(膜厚200nm)をスパッタ法
で形成した。次に強誘電体PZT薄膜28(膜厚300n
m)をMOCVD法で形成した後、上部Pt電極29(膜厚2
00nm)をスパッタ法で形成した。電極や誘電体材料
及び形成方法は、所望の特性が得られるものであれば何
でも良い。これらの電極や誘電体膜の加工はフォトリソ
グラフィー技術によってレジストマスクを当該形状に形
成した後、エッチングを行った。キャパシタの面積は常
誘電体キャパシタを2μm×4μm、強誘電体キャパシ
タを2μm×2μmとした。その後、層間絶縁膜NSG3
2を形成し、Al配線とのコンタクト33〜35を形成し
た。コンタクト33、34、35はそれぞれセンスアン
プ、グランド線、ビット線と接続される。またメモリセ
ルトランジスタのゲートと強誘電体キャパシタ・常誘電
体キャパシタ共通Pt電極は図14中のAl配線36に示し
たように接続される。
した。構造を図9〜12に示す。図9はメモリセルの平
面図である。図10、11、12はそれぞれ図9の一点
鎖線a、b、cの断面図である。p型シリコン半導体基
板30上にポリシリコンゲート電極17、18、ゲート
酸化膜19、20、n+不純物拡散領域21〜24を従
来技術によって形成することによって二つのMOSFETを形
成した。ゲート長は共に1μmである。この隣合う二つ
のMOSFETのソースとドレインを素子分離領域を挟んで電
気的に接続するために、Pt電極25をスパッタ法により
厚さ200nmで形成し、これを下地電極として素子分
離領域上に常誘電体Ta2O5薄膜26(膜厚50nm)及
び、さらにその上の強誘電体キャパシタ・常誘電体キャ
パシタ共通Pt電極27(膜厚200nm)をスパッタ法
で形成した。次に強誘電体PZT薄膜28(膜厚300n
m)をMOCVD法で形成した後、上部Pt電極29(膜厚2
00nm)をスパッタ法で形成した。電極や誘電体材料
及び形成方法は、所望の特性が得られるものであれば何
でも良い。これらの電極や誘電体膜の加工はフォトリソ
グラフィー技術によってレジストマスクを当該形状に形
成した後、エッチングを行った。キャパシタの面積は常
誘電体キャパシタを2μm×4μm、強誘電体キャパシ
タを2μm×2μmとした。その後、層間絶縁膜NSG3
2を形成し、Al配線とのコンタクト33〜35を形成し
た。コンタクト33、34、35はそれぞれセンスアン
プ、グランド線、ビット線と接続される。またメモリセ
ルトランジスタのゲートと強誘電体キャパシタ・常誘電
体キャパシタ共通Pt電極は図14中のAl配線36に示し
たように接続される。
【0025】実施例2 本発明の強誘電体記憶素子を用いたメモリセルの他の実
施例を図13の等価回路に示す。この場合はセル選択用
トランジスタを用いないで、ワード線15とビット線1
6のみで、書き込み、読みだしを行う。
施例を図13の等価回路に示す。この場合はセル選択用
トランジスタを用いないで、ワード線15とビット線1
6のみで、書き込み、読みだしを行う。
【0026】書き込み、読みだしの際に選択したセルの
ワード線15及びビット線16に加えるパルスは図14
のようになる。ビット線に加えるパルスの大きさは実施
例1の場合と同様である。トランジスタ3はnチャンネ
ルを想定しているが、pチャンネルの場合は勿論オンと
オフが逆となる。この時、選択したセルを含まないワー
ド線、ビット線の電位は0Vに保つ。書き込みの際は選
択したセルのみに反転電圧が加わり、それ以外のセルに
はその半分の電圧が加わるかまたは0Vのままである。
分極反転に必要な電圧の1/2の電圧では分極反転は生
じないので、選択したセルの分極のみを反転させること
ができる。
ワード線15及びビット線16に加えるパルスは図14
のようになる。ビット線に加えるパルスの大きさは実施
例1の場合と同様である。トランジスタ3はnチャンネ
ルを想定しているが、pチャンネルの場合は勿論オンと
オフが逆となる。この時、選択したセルを含まないワー
ド線、ビット線の電位は0Vに保つ。書き込みの際は選
択したセルのみに反転電圧が加わり、それ以外のセルに
はその半分の電圧が加わるかまたは0Vのままである。
分極反転に必要な電圧の1/2の電圧では分極反転は生
じないので、選択したセルの分極のみを反転させること
ができる。
【0027】読みだしの場合は、実施例1と同様に分極
反転を起こさない程度のパルスをビット線15に加え
て、メモリセルトランジスタ3の導通状態を検知すれば
良い。
反転を起こさない程度のパルスをビット線15に加え
て、メモリセルトランジスタ3の導通状態を検知すれば
良い。
【0028】図15〜18に実際に作成した上記メモリ
セルの構造を示す。形成方法、形成条件、材料等は実施
例1の場合と基本的に同様である。
セルの構造を示す。形成方法、形成条件、材料等は実施
例1の場合と基本的に同様である。
【0029】
【発明の効果】本発明によれば、非破壊読みだし可能な
強誘電体メモリセルが従来技術による通常のMOSFETの活
用により可能となる。更に、強誘電体キャパシタ及び通
常のキャパシタの膜厚や材料の設定を行うだけで反転電
圧を低減化することができる。特に常誘電体として、Si
O2よりも誘電率が大きいSiN、Ta2O5等を選べば、強誘電
体との誘電率の差が小さくなり、MFSFET型においてゲー
トを強誘電体薄膜とSiO2の2重構造としたものに比べて
反転電圧を低減化し易いという特徴がある。また強誘電
体薄膜の下地電極を自由に選択できるので配向性の良い
膜を得ることができ、従ってMFSFETのような強誘電体と
半導体の界面における困難性も存在しない、構成が簡単
かつ安定な非破壊読み出しの不揮発性メモリを提供する
ことができる。
強誘電体メモリセルが従来技術による通常のMOSFETの活
用により可能となる。更に、強誘電体キャパシタ及び通
常のキャパシタの膜厚や材料の設定を行うだけで反転電
圧を低減化することができる。特に常誘電体として、Si
O2よりも誘電率が大きいSiN、Ta2O5等を選べば、強誘電
体との誘電率の差が小さくなり、MFSFET型においてゲー
トを強誘電体薄膜とSiO2の2重構造としたものに比べて
反転電圧を低減化し易いという特徴がある。また強誘電
体薄膜の下地電極を自由に選択できるので配向性の良い
膜を得ることができ、従ってMFSFETのような強誘電体と
半導体の界面における困難性も存在しない、構成が簡単
かつ安定な非破壊読み出しの不揮発性メモリを提供する
ことができる。
【図1】本発明での強誘電体記憶素子の等価回路図であ
る。
る。
【図2】強誘電体キャパシタと常誘電体キャパシタ直列
回路を示す図である。
回路を示す図である。
【図3】図5における強誘電体キャパシタの特性を示す
図である。
図である。
【図4】図5の回路におけるVf−Vw特性を示す図であ
る。
る。
【図5】図4におけるの端子4と端子6の間の電圧Vw
−強誘電体キャパシタ電圧Vf特性を示す図である。
−強誘電体キャパシタ電圧Vf特性を示す図である。
【図6】強誘電体薄膜のP−Eヒステリシス特性を示す
図である。
図である。
【図7】実施例1での強誘電体記憶素子を用いて構成し
たメモリセルの等価回路を示す図である。
たメモリセルの等価回路を示す図である。
【図8】実施例1でのメモリセルの書き込み、読みだし
時におけるビット線とワード線に加えられるパルスを示
す図である。
時におけるビット線とワード線に加えられるパルスを示
す図である。
【図9】実施例1でのメモリセルの平面構成を示す図で
ある。
ある。
【図10】図12の平面図における一点鎖線aの部分の
断面を示す図である。
断面を示す図である。
【図11】図12の平面図における一点鎖線bの部分の
断面を示す図である。
断面を示す図である。
【図12】図12の面図における一点鎖線cの部分の断
面を示す図である。
面を示す図である。
【図13】実施例2での強誘電体記憶素子を用いて構成
したメモリセルの等価回路を示す図である。
したメモリセルの等価回路を示す図である。
【図14】実施例2でのメモリセルの書き込み、読みだ
し時におけるビット線とワード線に加えられるパルスを
示す図である。
し時におけるビット線とワード線に加えられるパルスを
示す図である。
【図15】実施例2でのメモリセルの平面構成を示す図
である。
である。
【図16】図18の平面図における一点鎖線aの部分の
断面を示す図である。
断面を示す図である。
【図17】図18の平面図における一点鎖線bの部分の
断面を示す図である。
断面を示す図である。
【図18】図18の平面図における一点鎖線cの部分の
断面を示す図である。
断面を示す図である。
【図19】従来のキャパシタ型強誘電体メモリセルの等
価回路を示す図である。
価回路を示す図である。
【図20】従来のMFSFET型強誘電体メモリの断面構造を
示す図である。
示す図である。
【図21】従来の2重ゲートとしたMFSFET型強誘電体メ
モリの断面構造を示す図である。
モリの断面構造を示す図である。
1 強誘電体キャパシタ 2 常誘電体キャパシタ 3 MOSFET 4,5,6 端子 7 シリコン半導体基板 8,9 ソース・ドレイン不純物拡散領域 10 常誘電体薄膜 11 下部電極 12 強誘電体薄膜 13 上部電極 14 セル選択用スイッチングトランジスタ 15 ワード線 16 ビット線 17,18 ポリシリコンゲート電極 19,20 ゲート酸化膜 21,22,23,24 n+不純物拡散領域 25 常誘電体キャパシタ下地Pt電極 26 常誘電体Ta2O5薄膜 27 強誘電体キャパシタ・常誘電体キャパシタ共通
Pt電極 28 強誘電体PZT薄膜 29 強誘電体キャパシタ上部Pt電極 30 シリコン半導体基板 31 素子分離領域 32 層間絶縁膜 33,34,35 コンタクト 36 Al配線
Pt電極 28 強誘電体PZT薄膜 29 強誘電体キャパシタ上部Pt電極 30 シリコン半導体基板 31 素子分離領域 32 層間絶縁膜 33,34,35 コンタクト 36 Al配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−119773(JP,A) 特開 平6−259957(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/105 G11C 11/22 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項1】 強誘電体薄膜を絶縁膜の構成要素とする
強誘電体キャパシタと、常誘電体薄膜を絶縁膜の構成要
素とする常誘電体キャパシタとが直列に接続され、前記
強誘電体キャパシタの2つの電極のうちの一方と前記常
誘電体キャパシタの2つの電極のうちの一方とが接続さ
れる共通電極が、所定の閾値で電流量を変化せしめて情
報を読み出すためのメモリセルトランジスタのゲート電
極に接続され、前記常誘電体キャパシタの前記共通電極
でない他方の電極が前記メモリセルトランジスタのドレ
イン端子に接続され、該ドレイン端子にメモリセル選択
用トランジスタのソース端子が接続されていることを特
徴とする強誘電体記憶素子。 - 【請求項2】 前記強誘電体キャパシタと前記常誘電体
キャパシタを入れ換えた構造を有することを特徴とする
請求項1記載の強誘電体記憶素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05335336A JP3131340B2 (ja) | 1993-12-28 | 1993-12-28 | 強誘電体記憶素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05335336A JP3131340B2 (ja) | 1993-12-28 | 1993-12-28 | 強誘電体記憶素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202138A JPH07202138A (ja) | 1995-08-04 |
JP3131340B2 true JP3131340B2 (ja) | 2001-01-31 |
Family
ID=18287379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05335336A Expired - Fee Related JP3131340B2 (ja) | 1993-12-28 | 1993-12-28 | 強誘電体記憶素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3131340B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4266312A4 (en) * | 2021-01-29 | 2024-03-06 | Huawei Technologies Co., Ltd. | FERROELECTRIC MEMORY AND STORAGE DEVICE |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2800745B2 (ja) * | 1995-11-10 | 1998-09-21 | 日本電気株式会社 | 強誘電体メモリ |
US6495878B1 (en) * | 1999-08-02 | 2002-12-17 | Symetrix Corporation | Interlayer oxide containing thin films for high dielectric constant application |
KR100349687B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 및 그의 제조 방법 |
JP2003060054A (ja) * | 2001-08-10 | 2003-02-28 | Rohm Co Ltd | 強誘電体キャパシタを有する半導体装置 |
JP4373647B2 (ja) | 2002-06-19 | 2009-11-25 | 独立行政法人産業技術総合研究所 | 強誘電体不揮発性記憶装置及びその駆動方法 |
JP6299114B2 (ja) | 2013-08-29 | 2018-03-28 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
CN112018185B (zh) * | 2020-09-07 | 2024-03-05 | 中国科学院微电子研究所 | 带铁电或负电容器的半导体器件及其制造方法及电子设备 |
-
1993
- 1993-12-28 JP JP05335336A patent/JP3131340B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4266312A4 (en) * | 2021-01-29 | 2024-03-06 | Huawei Technologies Co., Ltd. | FERROELECTRIC MEMORY AND STORAGE DEVICE |
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JPH07202138A (ja) | 1995-08-04 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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