JP6145972B2 - 不揮発性ラッチ回路及びメモリ装置 - Google Patents

Description

本発明は、不揮発性ラッチ回路及びメモリ装置に関する。

強誘電体容量を利用した不揮発ラッチ回路として、６個のトランジスタ及び２個の容量を用いた６Ｔ２Ｃ方式の不揮発性ラッチ回路（例えば、特許文献１参照）、及び６個のトランジスタ及び４個の容量を用いた６Ｔ４Ｃ方式の不揮発性ラッチ回路（例えば、特許文献２参照）が知られている。

また、データの論理に応じて電荷を蓄積するキャパシタを有するメモリセルと、メモリセルに接続されたビット線と、ビット線に接続される電荷転送回路と、電荷転送回路を介してビット線に接続され、読み出し動作時にメモリセルからビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、電荷蓄積回路が生成する読み出し電圧に応じてメモリセルに保持されていたデータの論理を生成する読み出し回路とを有する半導体メモリが知られている（例えば、特許文献３参照）。

また、強誘電体容量のメモリセルによって生じたビット線対の電位変化を検知増幅するセンスアンプ系を有する半導体メモリが知られている（例えば、特許文献４参照）。

また、外部から供給されるデータをそれぞれ記憶する強誘電体キャパシタを有する複数の通常メモリセルと、通常メモリセルのうち第１メモリセルに記憶される第１データの反転データを記憶する強誘電体キャパシタを有する第２メモリセルと、通常メモリセル及び第２メモリセルにそれぞれ接続されるビット線とを有する強誘電体メモリが知られている（例えば、特許文献５参照）。

米国特許第６，１４１，２３７号明細書 特開２００４−８７００３号公報 特開２００８−２３４８２９号公報 特公平８−８３３９号公報 国際公開第２００４／１０７３５０号

本発明の目的は、低電源電圧でも安定して読み出し動作を行うことができる不揮発性ラッチ回路及びメモリ装置を提供することを目的とする。

不揮発性ラッチ回路は、ラッチ部と、電荷吸収部と、第１の電極がプレート線に接続され、第２の電極が前記電荷吸収部に接続された第１の強誘電体容量とを有し、前記第１の強誘電体容量から前記ラッチ部への情報の読み出し時に、前記第１の強誘電体容量の前記第２の電極の電位の変動を抑制するように、前記プレート線を動作させて前記第１の強誘電体容量から出力させた電荷の少なくとも一部の電荷を前記電荷吸収部で吸収し、前記電荷吸収部は、ドレインが前記第１の強誘電体容量の前記第２の電極に接続され、ソースが基準電位ノードに接続された第１のトランジスタを有し、さらに、第１の電極が電源電位ノードに接続され、第２の電極が前記ラッチ部に接続された第３の強誘電体容量と、前記第１のトランジスタの電流をミラーリングした電流を前記第３の強誘電体容量の第２の電極から引く第１の電流ミラー部とを有する。

第１の強誘電体容量に高電圧を印加して第１の強誘電体容量から情報を読み出すことができるので、低電源電圧でも安定して読み出し動作を行うことができる。

不揮発性ラッチ回路の構成例を示す回路図である。 図１の不揮発性ラッチ回路の読み出し動作を説明するための電圧波形図である。 強誘電体容量のヒステリシス特性を示す図である。 第１の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 図４の不揮発性ラッチ回路の読み出し動作を説明するための電圧波形図である。 第２の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 図７（Ａ）及び（Ｂ）は図６の不揮発性ラッチ回路の一部の具体的な構成例を示す回路図である。 第３の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 第３の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 第３の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 図１０及び図６に対応し、ラッチ部のクロスカップルの構成例を示す回路図である。 第３の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 第３の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。 図１４（Ａ）〜（Ｃ）は第１及び第２の実施形態の効果を説明するための電圧波形図である。 第４の実施形態による強誘電体メモリ装置の構成例を示す図である。 図１６（Ａ）及び（Ｂ）は、図１５のメモリセルアレイ及びセンスアンプの一部の構成例を示す図である。 ｎチャネル及びｐチャネル電界効果トランジスタのクロスカップルによるラッチ動作を示す図である。 図１８（Ａ）及び（Ｂ）は、図１５のメモリセルアレイ及びセンスアンプの一部の構成例を示す図である。 ｎチャネル及びｐチャネル電界効果トランジスタのクロスカップルによるラッチ動作を示す図である。 ｎ＋１個の通常メモリセルの強誘電体容量を有する強誘電体メモリ装置の一部の構成例を示す図である。 図１５のメモリセルアレイ、コラムデコーダ及びセンスアンプの構成例を示す図である。 強誘電体メモリ装置の制御信号の例を示すタイミングチャートである。

（参考技術）
図１は不揮発性ラッチ回路の構成例を示す回路図であり、図２は図１の不揮発性ラッチ回路の読み出し動作を説明するための電圧波形図である。不揮発性ラッチ回路は、強誘電体容量Ｃ１１〜Ｃ１４と、ｐチャネル電界効果トランジスタＰ１１，Ｐ１２と、ｎチャネル電界効果トランジスタＮ１１〜Ｎ１４とを有する。強誘電体容量Ｃ１３及びＣ１４は、相補の情報を記憶するための容量である。強誘電体容量Ｃ１１及びＣ１２は、負荷用の容量である。

図３は、図１の強誘電体容量Ｃ１１〜Ｃ１４のヒステリシス特性を示す図である。横軸は印加電圧であり、縦軸は分極量であり、分極量＋Ｐｒ及び−Ｐｒは残留分極量であり、電圧＋Ｖｃ及び−Ｖｃは抗電圧であり、電圧＋Ｖｓ及び−Ｖｓは飽和電圧である。強誘電体容量Ｃ１１〜Ｃ１４は、ポイント４０１〜４０６を通過するヒステリシス特性を有する。以下、ポイント４０１の状態をＰタームと呼び、ポイント４０４の状態をＵタームと呼ぶ。例えば、強誘電体容量Ｃ１３はＰターム４０１に対応するデータ「１」の情報を記憶し、強誘電体容量Ｃ１１はＵターム４０４に対応するデータ「０」の情報を記憶する。強誘電体容量Ｃ１４はＵターム４０４に対応するデータ「０」の情報を記憶し、強誘電体容量Ｃ１２はＰターム４０１に対応するデータ「１」の情報を記憶する。

図２において、まず、線ＰＣＬ及びＮＣＬを中間電位にし、プレート線ＰＬ１０及びＰＬ１１をローレベルにし、ワードラインＷＬ１をローレベルにする。

次に、プレート線ＰＬ１１をハイレベルにする。すると、強誘電体容量Ｃ１３はＰターム４０１の状態記憶により分極反転があるためにノードｎ１１は高電圧に収束し、強誘電体容量Ｃ１４はＵターム４０４の状態記憶により分極反転がないためにノードｎ１２は低電圧に収束する。

次に、電源電位線ＰＣＬを電源電位にし、基準電位線ＮＣＬを基準電位にする。すると、ノードｎ１１の高電圧はハイレベルに増幅され、ノードｎ１２の低電圧はローレベルに増幅される。ノードｎ１１及びｎ１２の信号は、相補の信号に増幅される。

次に、ワード線ＷＬ１をハイレベルにする。すると、トランジスタＮ１１及びＮ１２がオンし、ビット線ＢＬはノードｎ１１と同じハイレベルになり、ビット線／ＢＬはノードｎ１２と同じローレベルになる。

これにより、強誘電体容量Ｃ１３及びＣ１４に記憶されている情報をビット線ＢＬ及び／ＢＬに読み出すことができる。

１．８Ｖの低電源電圧でも、動作可能にするために、負荷の容量Ｃ１１及びＣ１２を設けている。Ｐターム４０１の強誘電体容量Ｃ１２及びＣ１３とＵターム４０４の強誘電体容量Ｃ１１及びＣ１４との等化容量比は３：１である。強誘電体容量Ｃ１１及びＣ１３は直列に接続され、強誘電体容量Ｃ１２及びＣ１４は直列に接続される。そのため、Ｐターム４０１の強誘電体容量Ｃ１２及びＣ１３には１／４に分圧された電圧が印加され、Ｕターム４０４の強誘電体容量Ｃ１１及びＣ１４には３／４に分圧された電圧が印加される。電源電圧が３Ｖであれば、Ｐターム４０１の強誘電体容量Ｃ１３に０．７５Ｖ（＝３／４Ｖ）程度の電圧が印加され、抗電圧（反転電圧）ぎりぎりの電圧が印加される。しかし、電源電圧が１．８Ｖの場合には、Ｐターム４０１の強誘電体容量Ｃ１３に０．４５Ｖ（＝１．８／４Ｖ）しか印加されず、抗電圧未満の電圧しか印加されないため、十分な読み出し電荷が得られなくなる。

以下、強誘電体容量に高電圧を印加して強誘電体容量から十分な電荷量を読み出すことができる不揮発性ラッチ回路の実施形態を説明する。

（第１の実施形態）
図４は、第１の実施形態による不揮発性ラッチ回路の構成例を示す回路図であり、図５は図４の不揮発性ラッチ回路の読み出し動作を説明するための電圧波形図である。第１の強誘電体容量Ｃ７１は、第１の電極がプレート線ＰＬ７０に接続され、第２の電極がノードｎ７１に接続される。ｐチャネル電界効果トランジスタＰ７０は、ソースがノードｎ７１に接続され、ゲートがゲート線ＣＴ１に接続され、ドレインがノードｎ７０に接続されたソースフォロワを構成する。第２の強誘電体容量Ｃ７０は、第１の電極がノードｎ７０に接続され、第２の電極が基準電位ノード（例えばグランド電位ノード）に接続される。ｐチャネル電界効果トランジスタＰ７１は、ソースが電源電位ノードに接続され、ゲートがゲート線ＰＣ１に接続され、ドレインがノードｎ７０に接続される。ｎチャネル電界効果トランジスタＮ７１は、ソースが基準電位ノードに接続され、ゲートがゲート線ＤＣ１に接続され、ドレインがノードｎ７０に接続される。ビット線ＢＬは、ノードｎ７１に接続される。

第３の強誘電体容量Ｃ７３は、第１の電極がプレート線ＰＬ７０に接続され、第２の電極がノードｎ７３に接続される。ｐチャネル電界効果トランジスタＰ７２は、ソースがノードｎ７３に接続され、ゲートがゲート線ＣＴ１に接続され、ドレインがノードｎ７２に接続されたソースフォロワを構成する。第４の強誘電体容量Ｃ７２は、第１の電極がノードｎ７２に接続され、第２の電極が基準電位ノードに接続される。ｐチャネル電界効果トランジスタＰ７３は、ソースが電源電位ノードに接続され、ゲートがゲート線ＰＣ１に接続され、ドレインがノードｎ７２に接続される。ｎチャネル電界効果トランジスタＮ７３は、ソースが基準電位ノードに接続され、ゲートがゲート線ＤＣ１に接続され、ドレインがノードｎ７２に接続される。ビット線／ＢＬは、ノードｎ７３に接続される。

強誘電体容量Ｃ７０〜Ｃ７３は、図３に示したように、ポイント４０１〜４０６を通過するヒステリシス特性を有する。強誘電体容量Ｃ７１及びＣ７３は、相補の情報を記憶する。例えば、強誘電体容量Ｃ７１はＰターム４０１に対応するデータ「１」の情報を記憶し、強誘電体容量Ｃ７３はＵターム４０４に対応するデータ「０」の情報を記憶する。強誘電体容量Ｃ７０及びＣ７２は、それぞれ、強誘電体容量Ｃ７１及びＣ７３の少なくとも一部の電荷を吸収するための電荷吸収部であり、Ｕターム４０４に対応するデータ「０」に初期化される。ｐチャネル電界効果トランジスタＰ７０は、第１の強誘電体容量Ｃ７１から第２の強誘電体容量Ｃ７０に電荷を転送するための電荷転送部である。ｐチャネル電界効果トランジスタＰ７２は、第３の強誘電体容量Ｃ７３から第４の強誘電体容量Ｃ７２に電荷を転送するための電荷転送部である。

図５の読み出し動作により、強誘電体容量Ｃ７１に記憶されている情報はビット線ＢＬに読み出され、強誘電体容量Ｃ７３に記憶されている情報はビット線／ＢＬに読み出される。

ラッチ部４１０は、ｐチャネル電界効果トランジスタＰ７６，Ｐ７７及びｎチャネル電界効果トランジスタＮ７６〜Ｎ７９を有し、ビット線ＢＬ及び／ＢＬのデータをラッチする。ｎチャネル電界効果トランジスタＮ７８は、ドレインがビット線ＢＬに接続され、ゲートがゲート線ＤＣ２に接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタＮ７９は、ドレインがビット線／ＢＬに接続され、ゲートがゲート線ＤＣ２に接続され、ソースが基準電位ノードに接続される。ｐチャネル電界効果トランジスタＰ７６は、ソースが電源電位線／ＳＥ７に接続され、ゲートがビット線／ＢＬに接続され、ドレインがビット線ＢＬに接続される。ｐチャネル電界効果トランジスタＰ７７は、ソースが電源電位線／ＳＥ７に接続され、ゲートがビット線ＢＬに接続され、ドレインがビット線／ＢＬに接続される。ｎチャネル電界効果トランジスタＮ７６は、ドレインがビット線ＢＬに接続され、ゲートがビット線／ＢＬに接続され、ソースが基準電位線ＳＥ７に接続される。ｎチャネル電界効果トランジスタＮ７７は、ドレインがビット線／ＢＬに接続され、ゲートがビット線ＢＬに接続され、ソースが基準電位線ＳＥ７に接続される。

ｐチャネル電界効果トランジスタＰ７０及びＰ７２はソースフォロワを構成するため、ゲート線ＣＴ１が０Ｖである時、ノードｎ７１及びｎ７３は、トランジスタＰ７０及びＰ７２の閾値電圧（例えば０．６Ｖ）に固定される。ノードｎ７１及びｎ７３が０．６Ｖに固定されるため、電源電圧が１．８Ｖの場合、強誘電体容量Ｃ７１及びＣ７３には、１．２Ｖ（＝１．８−０．６Ｖ）の電圧が印加され、抗電圧以上の電圧が印加されるので、１．８Ｖの低電源電圧でも動作可能になる。

Ｐターム４０１の強誘電体容量Ｃ７１の読み出し電荷量は、Ｕターム４０４の強誘電体容量Ｃ７３の読み出し電荷量より多い。ラッチ部４１０は、ノードｎ７１及びｎ７２の電位差を増幅してラッチするため、Ｕターム４０４の強誘電体容量Ｃ７３の電荷を全て吸い取り、Ｐターム４０１の強誘電体容量Ｃ７１の電荷を全て吸い取らないように電荷吸収用の強誘電体容量Ｃ７０及びＣ７２の容量値を設定する。例えば、強誘電体容量Ｃ７０及びＣ７２の容量値は、Ｕターム４０４の強誘電体容量Ｃ７３の３倍の容量値相当に設定する。

強誘電体容量Ｃ７３がＵターム４０４の場合、ノードｎ７３はトランジスタＰ７２の閾値電圧０．６Ｖになり、強誘電体容量Ｃ７２はノードｎ７２が０．４Ｖになるまで充電する。強誘電体容量Ｃ７１がＰターム４０１の場合、強誘電体容量Ｃ７０がオーバーフローする電荷量をフル充電するため、ノードｎ７０はトランジスタＰ７０の閾値電圧０．６Ｖになり、ノードｎ７１はオーバーフロー電荷量により０．９Ｖになる。

ノードｎ７１及びｎ７３の電位が安定した後、ラッチ部４１０は、ノードｎ７１及びｎ７３の電位差を増幅する。ゲート線ＰＣ１は、強誘電体容量Ｃ７０及びＣ７２をＵターム４０４に初期化するための信号線である。ゲート線ＤＣ１は、上記の初期化の後、動作直前に電荷吸い取り用にノードｎ７０及びｎ７２を基準電位にするための信号線である。ゲート線ＤＣ２は、読み出し直前に、強誘電体容量Ｃ７１及びＣ７３の読み出しに由来しないノードｎ７１及びｎ７３の電荷を消去するための信号線である。

次に、図５を参照しながら、図４の不揮発性ラッチ回路の読み出し動作を説明する。概略の流れは、期間Ｔ１で強誘電体容量Ｃ７０及びＣ７２にＵターム４０４を書き込み、期間Ｔ２でプレート線ＰＬ７０をハイレベルに上げ、時刻ｔ１１で線ＳＥ７及び／ＳＥ７によりラッチ部４１０を動作させ、期間Ｔ３で強誘電体容量Ｃ７３へＵターム４０４を再書き込みし、期間Ｔ４で強誘電体容量Ｃ７１へＰターム４０１を再書き込みする。

まず、時刻ｔ１では、ゲート線ＤＣ２をハイレベルにする。すると、トランジスタＮ７８及びＮ７９がオンし、ノードｎ７１及びｎ７３に残っている電荷は、トランジスタＮ７８及びＮ７９を通じて基準電位ノードに逃がされ、ノードｎ７１及びｎ７３は０Ｖにリセットされる。この後の期間Ｔ１で強誘電体容量Ｃ７０及びＣ７２へのＵターム４０４書き込み中に、強誘電体容量Ｃ７１及びＣ７３のデータ破壊を防止するため、ノードｎ７１及びｎ７３を０Ｖに維持する必要がある。したがって、ゲート線ＤＣ２は、時刻ｔ１からｔ８までハイレベルにする。

次に、時刻ｔ２では、ゲート線ＣＴ１をハイレベルにする。すると、トランジスタＰ７０及びＰ７２がオフし、ノードｎ７１及びｎ７３はそれぞれノードｎ７０及びｎ７２から切り離される。

次に、時刻ｔ３〜ｔ４では、ゲート線ＰＣ１をローレベルにする。すると、トランジスタＰ７１及びＰ７３がオンし、ノードｎ７０及びｎ７２が電源電位になり、強誘電体容量Ｃ７０及びＣ７２にＵターム４０４が書き込まれる。

時刻ｔ４では、ゲート線ＰＣ１をハイレベルに戻し、時刻ｔ５〜ｔ６ではゲート線ＤＣ１をハイレベルにして、トランジスタＮ７１及びＮ７３をオンにして、ノードｎ７０及びｎ７２を基準電位にリセットする。時刻ｔ４〜ｔ５では、ゲート線ＰＣ１の負パルスとゲート線ＤＣ１の正パルスはオーバーラップしないようにして、貫通電流を防止する。

次に、時刻ｔ６では、ゲート線ＤＣ１をローレベルにし、ノードｎ７０及びｎ７２の基準電位へのリセットを解除する。

次に、時刻ｔ７では、ゲート線ＣＴ１をローレベルにする。すると、トランジスタＰ７０及びＰ７２がオンするが、トランジスタＰ７０及びＰ７２のゲートカップリングノイズを防ぐ意味合いで、ゲート線ＤＣ２のハイレベルを維持する。

次に、時刻ｔ８では、ゲート線ＤＣ２をローレベルにして、ノードｎ７１及びｎ７３の基準電位へのリセットを解除する。時刻ｔ８までで、初期設定は終了する。

次に、時刻ｔ９〜ｔ１０では、プレート線ＰＬ７０をハイレベルに立ち上げ、読み出しを行う。なお、図５では、期間Ｔ２は、ノードｎ７０〜ｎ７３の電位変動を明確にするため、時間軸方向に拡大して表示している。

まず、ノードｎ７１及びｎ７３は、トランジスタＰ７０及びＰ７２の閾値電圧０．６Ｖまではプレート線ＰＬ７０と共に電位が上昇する。その後、トランジスタＰ７０及びＰ７２がオンすると、ノードｎ７１及びｎ７３の電荷がそれぞれ強誘電体容量Ｃ７０及びＣ７２に流れ始める。すると、ノードｎ７０及びｎ７２の電位は上昇し、ノードｎ７１及びｎ７３の電位は一定になる。

強誘電体容量Ｃ７３はＵターム４０４であり、読み出し電荷が少ない。この場合、ノードｎ７２はトランジスタＰ７２の閾値電圧０．６Ｖに達する前の電圧０．４Ｖで電荷を全て吸収してしまい、次のリセットまでその電位を維持する。ソースフォロワを構成するトランジスタＰ７２のゲート線ＣＴ１が０Ｖであるため、ノードｎ７３は、トランジスタＰ７２の閾値電圧０．６Ｖ以上には上がらず、閾値電圧０．６Ｖを維持する。

これに対し、強誘電体容量Ｃ７１はＰターム４０１であり、読み出し電荷が多い。この場合、ノードｎ７０は、トランジスタＰ７０の閾値電圧０．６Ｖまで上昇して行く。しかし、ノードｎ７０の電位上昇が止まると、電荷吸収がないため、強誘電体容量Ｃ７１からさらに出力される電荷により、ノードｎ７１の電位は再び上昇し、０．９Ｖになる。

上記の強誘電体容量Ｃ７１及びＣ７３の読み出しは、データ破壊読み出しであるため、後の期間Ｔ３及びＴ４でデータの再書き込みを行う必要がある。

次に、時刻ｔ１０では、プレート線ＰＬ７０のハイレベルへの立ち上げが完了する。その後、時刻ｔ１１では、基準電位線ＳＥ７をローレベルにし、電源電位線／ＳＥ７をハイレベルにし、ラッチ部４１０をアクティブにし、ノードｎ７３の電位０．６Ｖとノードｎ７１の電位０．９Ｖとの電位差を電源電圧振幅に増幅する。

時刻ｔ１２〜ｔ１３は、プレート線ＰＬ７０がハイレベルであり、ノードｎ７３がローレベルである期間Ｔ３である。期間Ｔ３では、強誘電体容量Ｃ７３にＵターム４０４が再書き込みされる。

時刻ｔ１３〜ｔ１５は、プレート線ＰＬ７０がローレベルであり、ノードｎ７１がハイレベルである期間Ｔ４である。期間Ｔ４では、強誘電体容量Ｃ７１にＰターム４０１が再書き込みされる。

なお、線ＳＥ７及び／ＳＥ７により、ラッチ部４１０は、時刻ｔ１１からｔ１４までしかアクティブでないが、ノードｎ７１のレベルを保持するので、時刻ｔ１５でゲート線ＤＣ２をハイレベルとし、ノードｎ７１をローレベルにするまでの期間Ｔ４が、強誘電体容量Ｃ７１へのＰターム再書き込みとなる。

これにより、Ｐターム４０１の強誘電体容量Ｃ７１に０．９Ｖ程度の読み出し電圧を印加することが可能となり、図１の不揮発性ラッチ回路の場合の０．４５Ｖより倍増できている。０．９Ｖ程度の読み出し電圧は、抗電圧０．８Ｖ以上の電圧であるので、１．８Ｖの低電源電圧の場合でも、安定した読み出し動作が可能になる。

以上のように、第１の強誘電体容量Ｃ７１からラッチ部４１０への情報の読み出し時に、第１の強誘電体容量Ｃ７１の第２の電極の電位の変動を抑制するように、プレート線ＰＬ７０を動作させて第１の強誘電体容量Ｃ７１から出力させた電荷の少なくとも一部の電荷を強誘電体容量（電荷吸収部）Ｃ７０で吸収する。ラッチ部４１０の相補の複数のビット線ＢＬ，／ＢＬの端子に対応して、強誘電体容量Ｃ７１，Ｃ７３と電荷吸収部Ｃ７０，Ｃ７２の組みを複数有する。

（第２の実施形態）
図６は、第２の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。強誘電体容量Ｃ７１は、図４の第１の強誘電体容量Ｃ７１に対応し、第１の電極がプレート線ＰＬ７０に接続され、第２の電極がビット線ＢＬに接続される。ｎチャネル電界効果トランジスタＮ４１は、第１のトランジスタであり、図４の強誘電体容量Ｃ７０に対応する電荷吸収部である。ｎチャネル電界効果トランジスタＮ４１は、ドレインがビット線ＢＬに接続され、ソースが基準電位ノードに接続される。第１の容量Ｃｇ１は、第１の電極がビット線ＢＬに接続され、第２の電極がｎチャネル電界効果トランジスタＮ４１のゲートに接続される。

強誘電体容量Ｃｔ１は、第３の強誘電体容量であり、第１の電極が電源電位ノードＶＤＤに接続され、第２の電極が出力ノードＶｎ１に接続される。ｎチャネル電界効果トランジスタＮ４２は、第２のトランジスタであり、ドレインが出力ノードＶｎ１に接続され、ソースが基準電位ノードに接続される。第２の容量Ｃｇ２は、第１の電極がビット線ＢＬに接続され、第２の電極がｎチャネル電界効果トランジスタＮ４２のゲートに接続される。

強誘電体容量Ｃ７３は、図４の強誘電体容量Ｃ７３に対応し、第１の電極がプレート線ＰＬ７０に接続され、第２の電極がビット線／ＢＬに接続される。ｎチャネル電界効果トランジスタＮ４３は、図４の強誘電体容量Ｃ７２に対応する電荷吸収部である。ｎチャネル電界効果トランジスタＮ４３は、ドレインがビット線／ＢＬに接続され、ソースが基準電位ノードに接続される。第３の容量Ｃｇ３は、第１の電極がビット線／ＢＬに接続され、第２の電極がｎチャネル電界効果トランジスタＮ４３のゲートに接続される。

強誘電体容量Ｃｔ２は、第１の電極が電源電位ノードＶＤＤに接続され、第２の電極が出力ノードＶｎ２に接続される。ｎチャネル電界効果トランジスタＮ４４は、ドレインが出力ノードＶｎ２に接続され、ソースが基準電位ノードに接続される。第４の容量Ｃｇ４は、第１の電極がビット線／ＢＬに接続され、第２の電極がｎチャネル電界効果トランジスタＮ４４のゲートに接続される。

トランジスタＮ４１及び第１の容量Ｃｇ１は、強誘電体容量Ｃ７１の少なくとも一部の電荷を吸収するための電荷吸収部である。トランジスタＮ４３及び第３の容量Ｃｇ３は、強誘電体容量Ｃ７３の少なくとも一部の電荷を吸収するための電荷吸収部である。

トランジスタＮ４２及び第２の容量Ｃｇ２は、トランジスタＮ４１の電流をミラーリングした電流を強誘電体容量Ｃｔ１の第２の電極から引く電流ミラー部である。トランジスタＮ４４及び第４の容量Ｃｇ４は、トランジスタＮ４３の電流をミラーリングした電流を強誘電体容量Ｃｔ２の第２の電極から引く電流ミラー部である。

ラッチ部６０１は、図４のラッチ部４１０と同様の構成を有し、出力ノードＶｎ１及びＶｎ２の電位差を増幅してラッチする。

ラッチ部６０１の相補の複数の出力ノードＶｎ１及びＶｎ２の端子に対応して、強誘電体容量Ｃ７１，Ｃ７３とトランジスタ（電荷吸収部）Ｎ４１，Ｎ４３，Ｃｇ１，Ｃｇ３と強誘電体容量Ｃｔ１，Ｃｔ２と電流ミラー部Ｎ４２，Ｎ４４，Ｃｇ２，Ｃｇ４との組みを複数有する。

上記の電流ミラー部を用いて、負電圧を使わない不揮発性ラッチ回路を構成する。容量Ｃｇ１〜Ｃｇ４は、トランジスタＮ４１〜Ｎ４４の閾値電圧をキャンセルするためのバイアス容量である。容量Ｃｇ１〜Ｃｇ４がない場合は単なる電流ミラー回路であり、ビット線ＢＬ及び／ＢＬにはトランジスタＮ４１，Ｎ４３の閾値電圧０．６Ｖのクランプがかかる。その時、電源電圧が１．８Ｖの場合、強誘電体容量Ｃ７１及びＣ７３には１．８−０．６＝１．２Ｖ程度の電圧がかかる。

これに対し、容量Ｃｇ１〜Ｃｇ４を設け、容量Ｃｇ１〜Ｃｇ４を閾値電圧にプリチャージすると、実質、トランジスタＮ４１及びＮ４３の閾値電圧が０Ｖとして、動作させることができ、強誘電体容量Ｃ７１及びＣ７３には電源電圧１．８Ｖをフルに印加することができる。これにより、強誘電体容量Ｃ７１及びＣ７３に抗電圧以上の電圧を印加することができ、１．８Ｖの低電源電圧でも安定した読み出し動作を行うことができる。

例えば、強誘電体容量Ｃｔ１及びＣｔ２の容量値は、Ｕターム４０４の強誘電体容量Ｃ７３の３倍の容量値相当に設定する。プリチャージしておいた強誘電体容量Ｃｔ１及びＣｔ２は、トランジスタＮ４２，Ｎ４４により放電される。その放電により積分した電流は、それぞれ、強誘電体容量Ｃ７１及びＣ７３から発生した電荷に対応する。その電荷は電圧に変換され、ラッチ部６０１は、出力ノードＶｎ１及びＶｎ２の電位差を増幅してラッチする。

プレート線ＰＬ７０をハイレベルにすると、強誘電体容量Ｃ７１は、Ｐターム４０１であるのでビット線ＢＬに高電圧が出力され、トランジスタＮ４２に大電流が流れ、出力ノードＶｎ１の電位は大きく下がる。

これに対し、プレート線ＰＬ７０をハイレベルにすると、強誘電体容量Ｃ７３は、Ｕターム４０４であるのでビット線／ＢＬに低電圧が出力され、トランジスタＮ４４に小電流が流れ、出力ノードＶｎ２の電位は小さく下がる。ラッチ部６０１は、出力ノードＶｎ１及びＶｎ２の電位差を増幅してラッチする。

本実施形態では、第１の強誘電体容量Ｃ７１からラッチ部６０１への情報の読み出し時に、第１の強誘電体容量Ｃ７１の第２の電極の電位の変動を抑制するように、プレート線ＰＬ７０を動作させて第１の強誘電体容量Ｃ７１から出力させた電荷の少なくとも一部の電荷を電荷吸収部Ｎ４１，Ｃｇ１で吸収する。

図７（Ａ）及び（Ｂ）は、図６の不揮発性ラッチ回路の一部の具体的な構成例を示す回路図である。その他の部分も、図７（Ａ）及び（Ｂ）の回路と同様である。以下、図７（Ａ）及び（Ｂ）が図６と異なる点を説明する。スイッチｓｗ１は、トランジスタＮ４１のドレインを、強誘電体容量Ｃ７１の第２の電極又は抵抗Ｒ１を介して電源電位ノードＶＤＤに接続するためのスイッチである。スイッチｓｗ２は、トランジスＮ４１のドレインと第１の容量Ｃｇ１の第２の電極との間を接続又は切断するためのスイッチである。スイッチｓｗ３は、トランジスタＮ４１のゲートを、トランジスタＮ４１のドレイン又は第１の容量Ｃｇ１の第２の電極に接続するためのスイッチである。スイッチｓｗ４は、第１の容量Ｃｇ１の第１の電極を、基準電位ノード又はトランジスタＮ４１のドレインに接続するためのスイッチである。

スイッチｓｗ１１は、トランジスタＮ４２のドレインを、強誘電体容量Ｃｔ１の第２の電極又は抵抗Ｒ１１を介して電源電位ノードＶＤＤに接続するためのスイッチである。スイッチｓｗ１２は、トランジスタＮ４２のドレインと第２の容量Ｃｇ２の第２の電極との間を接続又は切断するためのスイッチである。スイッチｓｗ１３は、トランジスタＮ４２のゲートを、トランジスタＮ４２のドレイン又は第２の容量Ｃｇ２の第２の電極に接続するためのスイッチである。スイッチｓｗ１５は、強誘電体容量Ｃｔ１の第２の電極と電源電位ノードＶＤＤとの間を接続又は切断するためのスイッチである。スイッチｓｗ１６は、第２の容量Ｃｇ２の第１の電極を、基準電位ノード又はトランジスタＮ４１のドレインに接続するためのスイッチである。

まず、図７（Ａ）の容量Ｃｇ１及びＣｇ２のプリチャージ設定を行い、その後、図７（Ｂ）の読み出し動作設定を行う。

まず、図７（Ａ）では、スイッチｓｗ１により、トランジスタＮ４１のドレインは、抵抗Ｒ１を介して電源電位ノードＶＤＤに接続される。また、スイッチｓｗ２により、第１の容量Ｃｇ１の第２の電極は、トランジスタＮ４１のドレインに接続される。また、スイッチｓｗ３により、トランジスタＮ４１のゲートは、トランジスタＮ４１のドレインに接続される。また、スイッチｓｗ４により、第１の容量Ｃｇ１の第１の電極は、基準電位ノードに接続される。また、スイッチｓｗ１１により、トランジスタＮ４２のドレインは、抵抗Ｒ１１を介して電源電位ノードＶＤＤに接続される。また、スイッチｓｗ１２により、第２の容量Ｃｇ２の第２の電極は、トランジスタＮ４２のドレインに接続される。また、スイッチｓｗ１３により、トランジスタＮ４２のゲートは、トランジスタＮ４２のドレインに接続される。また、スイッチｓｗ１５により、強誘電体容量Ｃｔ１の第２の電極は、電源電位ノードＶＤＤに接続される。また、スイッチｓｗ１６により、第２の容量Ｃｇ２の第１の電極は、基準電位ノードに接続される。

トランジスタＮ４１及びＮ４２は、それぞれ、ダイオード接続され、抵抗Ｒ１及びＲ１１を介して電源電位ノードＶＤＤに接続される。トランジスタＮ４１及びＮ４２は、それぞれ、ゲートが自己の閾値電圧になる。容量Ｃｇ１及びＣｇ２は、それぞれ、トランジスタＮ４１及びＮ４２の閾値電圧に充電される。これにより、容量Ｃｇ１及びＣｇ２は、それぞれ、自己補正により、トランジスタＮ４１及びＮ４２の閾値電圧を充電することができる。

スイッチｓｗ４は、第１のスイッチであり、第１の容量Ｃｇ１の第１の電極を、基準電位ノード又は強誘電体容量Ｃ７１の第２の電極に選択的に接続する。スイッチｓｗ２及びｓｗ３は、第２のスイッチであり、第１の容量Ｃｇ１の第２の電極を、トランジスタＮ４１の閾値電圧のノード（閾値相当の電圧ノード）又はトランジスタＮ４１のゲートに選択的に接続する。強誘電体容量Ｃ７１からラッチ部６０１への情報の読み出しの前に、第１の容量Ｃｇ１をトランジスタＮ４１の閾値相当の電圧でプリチャージする。

電流ミラー部は、第２のトランジスタＮ４２と、第２の容量Ｃｇ２と、スイッチｓｗ１１〜ｓｗ１３，ｓｗ１５，ｓｗ１６とを有する。スイッチｓｗ１６は、第３のスイッチであり、第２の容量Ｃｇ２の第１の電極を基準電位ノード又は第１の強誘電体容量Ｃ７１の第２の電極に選択的に接続する。スイッチｓｗ１２及びｓｗ１３は、第４のスイッチであり、第２の容量Ｃｇ２の第２の電極を第２のトランジスタＮ４２の閾値相当の電圧ノード又は第２のトランジスタＮ４２のゲートに選択的に接続する。第１の強誘電体容量Ｃ７１からラッチ部６０１への情報の読み出しの前に、第２の容量Ｃｇ２を第２のトランジスタＮ４２の閾値相当の電圧でプリチャージする。

次に、図７（Ｂ）では、スイッチｓｗ１により、トランジスタＮ４１のドレインは、強誘電体容量Ｃ７１の第２の電極に接続される。また、スイッチｓｗ２及びｓｗ３により、第１の容量Ｃｇ１の第２の電極は、トランジスタＮ４１のゲートに接続される。また、スイッチｓｗ４により、第１の容量Ｃｇ１の第１の電極は、強誘電体容量Ｃ７１の第２の電極に接続される。また、スイッチｓｗ１１により、トランジスタＮ４２のドレインは、強誘電体容量Ｃｔ１の第２の電極に接続される。また、スイッチｓｗ１２及びｓｗ１３により、第２の容量Ｃｇ２の第２の電極は、トランジスタＮ４２のゲートに接続される。また、スイッチｓｗ１５により、強誘電体容量Ｃｔ１の第２の電極は、電源電位ノードＶＤＤから切断される。また、スイッチｓｗ１６により、第２の容量Ｃｇ２の第１の電極は、強誘電体容量Ｃ７１の第２の電極に接続される。

トランジスタＮ４１及びＮ４２のゲートにそれぞれ容量Ｃｇ１及びＣｇ２を逆接続し、トランジスタＮ４１及びＮ４２の閾値電圧をＶｔｈとすると、容量Ｃｇ１及びＣｇ２によりそれぞれトランジスタＮ４１及びＮ４２のゲートに−Ｖｔｈのバイアスが印加される。すなわち、トランジスタＮ４１及びＮ４２の実効閾値電圧を０Ｖとして動作させることができる。カレントミラーが完全に一致するように、トランジスタＮ４１及びＮ４２の実効閾値電圧Ｖｔｈが正確に等しいことが必要であり、この閾値電圧Ｖｔｈの自己補正の効果が期待される。

図７（Ｂ）の接続により、図６の回路と同じ構成を実現でき、図６と同様の動作を行い、情報の読み出しを行うことができる。

（第３の実施形態）
図８は、第３の実施形態による不揮発性ラッチ回路の構成例を示す回路図である。本実施形態では、第２の実施形態によりトランジスタＮ４２の閾値電圧を自己補正してあるので、ラッチ部８０１は、このトランジスタＮ４２を用いる。すなわち、ラッチ部は、ｎチャネル電界効果トランジスタＮ４２及びＮ４４（図６）を用いてＶｎ１とＶｎ２でクロスカップルを構成する。これにより、クロスカップルのオフセットもキャンセルすることができる。以下、図８の回路が図７（Ａ），（Ｂ）と異なる点を説明する。

スイッチｓｗ２０は、図５の期間Ｔ３又はＴ４において強誘電体容量Ｃ７１にデータを再書き込みするためのスイッチであり、強誘電体容量Ｃ７１の第２の電極と出力ノードＶｎ１との間を接続又は切断する。スイッチｓｗ１７は、電源電位ノードＶＤＤと強誘電体容量Ｃｔ１の第１の電極との間を接続又は切断する。スイッチｓｗ１４は、スイッチｓｗ１６を介して接続される第２の容量Ｃｇ２の第１の電極を、トランジスタＮ４１のドレイン又はｐチャネル電界効果トランジスタＰ４２のゲートに接続する。スイッチｓｗ１８は、トランジスタＮ４２のゲートとトランジスタＰ４２のゲートとの間を接続又は切断する。

ラッチ部８０１は、図６のラッチ部６０１に対応し、スイッチｓｗ１９及びｐチャネル電界効果トランジスタ（第３のトランジスタ）Ｐ４２を有する。スイッチｓｗ１９は、電源電位ノードＶＤＤとトランジスタＰ４２のソースとの間を接続又は切断する。トランジスタＰ４２のドレインは、出力ノードＶｎ１に接続される。線８０２は出力ノードＶｎ１に接続され、線８０３はトランジスタＰ４２のゲートに接続される。線８０２及び８０３は、図１１を参照しながら後述するように図６の容量Ｃｇ４及び強誘電体容量Ｃｔ２に接続される。

図８の回路は、図７（Ａ）と同様に、容量Ｃｇ１及びＣｇ２のプリチャージ動作を行うスイッチ状態を示す。以下、図８のスイッチが図７（Ａ）のスイッチと異なる点を説明する。スイッチｓｗ２０は、強誘電体容量Ｃ７１の第２の電極と出力ノードＶｎ１との間を切断する。スイッチｓｗ１７は、電源電位ノードＶＤＤと強誘電体容量Ｃｔ１の第１の電極との間を接続する。スイッチｓｗ１５は、電源電位ノードＶＤＤと強誘電体容量Ｃｔ１の第２の電極との間を接続する。スイッチｓｗ１４は、トランジスタＮ４１のドレインに接続される。スイッチｓｗ１８は、トランジスタＮ４２のゲートとトランジスタＰ４２のゲートとの間を切断する。スイッチｓｗ１９は、電源電位ノードＶＤＤとトランジスタＰ４２のソースとの間を切断する。これらのスイッチ状態により、図７（Ａ）と同様に、容量Ｃｇ１及びＣｇ２にそれぞれトランジスタＮ４１及びＮ４２の閾値電圧Ｖｔｈをプリチャージすることができる。

次に、図９に示すスイッチ状態に設定し、図５の時刻ｔ９と同様に、プレート線ＰＬ７０をハイレベルに立ち上げ、電荷を読み出して積分を行う。スイッチｓｗ１は、トランジスタＮ４１のドレインを強誘電体容量Ｃ７１の第２の電極に接続する。スイッチｓｗ２は、トランジスタＮ４１のドレインと第１の容量Ｃｇ１の第２の電極との間を切断する。スイッチｓｗ４は、トランジスタＮ４１のドレインと第１の容量Ｃｇ１の第１の電極との間を接続する。スイッチｓｗ３は、第１の容量Ｃｇ１の第２の電極とトランジスタＮ４１のゲートとの間を接続する。スイッチｓｗ１５は、電源電位ノードＶＤＤと強誘電体容量Ｃｔ１の第２の電極との間を切断する。スイッチｓｗ１１は、トランジスタＮ４２のドレインを強誘電体容量Ｃｔ１の第２の電極に接続する。スイッチｓｗ１２は、トランジスタＮ４２のドレインと第２の容量Ｃｇ２の第２の電極との間を切断する。スイッチｓｗ１６は、第２の容量Ｃｇ２の第１の電極を、スイッチｓｗ１４を介してトランジスタＮ４１のドレインに接続する。スイッチｓｗ１３は、トランジスタＮ４２のゲートを第２の容量Ｃｇ２の第２の電極に接続する。これらのスイッチ状態により、図５の時刻ｔ９と同様の動作を行う。スイッチｓｗ１７，ｓｗ１８，ｓｗ１９の状態は、図８と同一のままである。

次に、図１０に示すスイッチ状態に設定し、ラッチ部のクロスカップルを構成するｎチャネル電界効果トランジスタＮ４２を起動する。スイッチｓｗ１は、トランジスタＮ４１のドレインを、強誘電体容量Ｃ７１及び抵抗Ｒ１から切断する。スイッチｓｗ１４は、スイッチｓｗ１６を介してトランジスタＰ４２のゲート（すなわちクロスカップルの相手である線８０３）を第２の容量Ｃｇ２の第１の電極に接続する。

図１１は、図１０及び図６に対応し、ラッチ部のクロスカップルの構成例を示す回路図である。ラッチ部８０１は、図１０のスイッチｓｗ１９及びトランジスタＰ４２の他に、スイッチｓｗ２１及びｐチャネル電界効果トランジスタＰ４４を有する。ラッチ部のクロスカップルは、ｐチャネル電界効果トランジスタＰ４２，Ｐ４４及びｎチャネル電界効果トランジスタＮ４２，Ｎ４４を有する。スイッチｓｗ２１は、電源電位ノードＶＤＤとトランジスタＰ４４のソースとの間を接続又は切断する。トランジスタＰ４４は、ゲートが第４の容量Ｃｇ４の第１の電極に接続され、ソースが出力ノードＶｎ２に接続される。出力ノードＶｎ１は、第４の容量Ｃｇ４の第１の電極に接続される。トランジスタＰ４２のゲートは、強誘電体容量Ｃｔ２の第２の電極に接続される。

トランジスタＮ４２及びＮ４４の閾値電圧は容量Ｃｇ２とＣｇ４で自己補正されているので、ラッチ部は自己補正されたトランジスタＮ４２及びＮ４４を用いてクロスカップルを構成する。これにより、クロスカップルのオフセットもキャンセルすることができる。ｐチャネル電界効果トランジスタＰ４２，Ｐ４４のクロスカップルのオフセット以上までｎチャネル電界効果トランジスタＮ４２，Ｎ４４のクロスカップルで電位差を増幅してあれば、ｐチャネル電界効果トランジスタＰ４２，Ｐ４４の閾値電圧の補正は必要ない。

次に、図１２に示すスイッチ状態に設定し、ラッチ部のクロスカップルを構成するｐチャネル電界効果トランジスタＰ４２及びＰ４４を起動する。スイッチｓｗ１１は、トランジスタＮ４２のドレインを、強誘電体容量Ｃｔ１及び抵抗Ｒ１１から切断する。スイッチｓｗ１４は、第２の容量Ｃｇ２の第１の電極をトランジスタＰ４２のゲートから切断する。スイッチｓｗ１８は、トランジスタＮ４２のゲートとトランジスタＰ４２のゲートとの間を接続する。スイッチｓｗ１９は、電源電位ノードＶＤＤとトランジスタＰ４２のソースとの間を接続する。これによって、線８０３から見たｎチャネル電界効果トランジスタＮ４２の閾値電圧Ｖｔｈは、容量Ｃｇ２により補正されて実効的に０Ｖだった状態から、容量Ｃｇ２による補正が無い通常の０．６Ｖに戻る。この結果、ラッチ部８０１は、ｎチャネル電界効果トランジスタＮ４２のオフリークの少ないラッチ状態となる。

次に、図５の時刻ｔ１３と同様に、プレート線ＰＬ７０の電圧を立ち下げた後、図１３に示すスイッチ状態に設定し、強誘電体容量Ｃ７１にＰターム４０１を再書き込みする。スイッチｓｗ２０は、強誘電体容量Ｃ７１の第２の電極と出力ノードＶｎ１とを接続する。

本実施形態によれば、ラッチ部８０１は、ｐチャネル電界効果トランジスタＰ４２及びＰ４４を有し、ｎチャネル電界効果トランジスタＮ４２及びＮ４４を用いてラッチする。ｎチャネル電界効果トランジスタＮ４２及びＮ４４は自己補正されているので、ラッチ部のクロスカップルのオフセットもキャンセルすることができる。

図１４（Ａ）〜（Ｃ）は、第１及び第２の実施形態の効果を説明するための電圧波形図である。

図１４（Ａ）は、図１の不揮発性ラッチ回路のビット線ＢＬ及び／ＢＬの電圧波形を示す。電源電圧が１．８Ｖの場合には、Ｐターム４０１の強誘電体容量Ｃ１３に０．４５Ｖ（＝１．８／４Ｖ）しか印加されない。これにより、抗電圧未満の電圧しか印加されないので、ビット線ＢＬ及び／ＢＬの電位差は比較的小さく、安定した読み出しが困難である。

図１４（Ｂ）は、第１の実施形態の不揮発性ラッチ回路（図４）のビット線ＢＬ及び／ＢＬの電圧波形を示す。電源電圧が１．８Ｖの場合、強誘電体容量Ｃ７１及びＣ７３には、１．２Ｖ（＝１．８−０．６Ｖ）の電圧が印加される。これにより、抗電圧以上の電圧が印加されるので、ビット線ＢＬ及び／ＢＬの電位差は比較的大きくなり、１．８Ｖの低電源電圧でも安定した読み出しを行うことができる。ビット線ＢＬ及び／ＢＬの電位差は、ラッチ部４１０により増幅され、信頼性が向上する。

図１４（Ｃ）は、第２の実施形態の不揮発性ラッチ回路（図６）のビット線ＢＬ，／ＢＬ及び出力ノードＶｎ１，Ｖｎ２の電圧波形を示す。電源電圧が１．８Ｖの場合、強誘電体容量Ｃ７１及びＣ７３には電源電圧１．８Ｖをフルに印加することができる。これにより、強誘電体容量Ｃ７１及びＣ７３に抗電圧以上の電圧を印加することができるので、出力ノードＶｎ１及びＶｎ２の電位差は比較的大きくなり、１．８Ｖの低電源電圧でも安定した読み出し動作を行うことができる。出力ノードＶｎ１及びＶｎ２の電位差は、ラッチ部６０１により増幅され、信頼性が向上する。

第１〜第３の実施形態によれば、強誘電体容量に高電圧を印加して強誘電体容量から情報を読み出すことができるので、低電源電圧でも安定して読み出し動作を行うことができる。

（第４の実施形態）
図１５は、第４の実施形態による強誘電体メモリ装置の構成例を示す図である。インバータ１０８は、ライトイネーブル信号／ＷＥの論理反転信号を内部ライトイネーブル信号ｉｎｔＷＥとして入出力バッファ１０６及び１０７に出力する。否定論理和（ＮＯＲ）回路１０９は、内部ライトイネーブル信号ｉｎｔＷＥとアウトプットイネーブル信号／ＯＥとの否定論理和信号を内部アウトプットイネーブル信号ｉｎｔＯＥとして入出力バッファ１０６及び１０７に出力する。否定論理積（ＮＡＮＤ）回路１１０は、ライトイネーブル信号／ＷＥとアウトプットイネーブル信号／ＯＥとの否定論理積信号を出力する。否定論理積回路１１１は、下位バイトマスク信号／ＬＢと上位バイトマスク信号／ＵＢとの否定論理積信号を出力する。論理積（ＡＮＤ）回路１１２は、否定論理積回路１１０の出力信号と第１のチップセレクト信号／ＣＳ１の論理反転信号との論理積信号を出力する。論理積回路１１３は、論理積回路１１２の出力信号と否定論理積回路１１１の出力信号との論理積信号を出力する。論理積回路１１４は、論理積回路１１３の出力信号と第２のチップセレクト信号ＣＳ２との論理積信号をアドレスラッチ１０１及び入出力バッファ１０６，１０７に出力する。否定論理和（ＮＯＲ）回路１１５は、論理積回路１１３の出力信号の論理反転信号と下位バイトマスク信号／ＬＢとの否定論理和信号を下位バイト入出力バッファ１０６に出力する。否定論理和回路１１６は、論理積回路１１３の出力信号の論理反転信号と上位バイトマスク信号／ＵＢとの否定論理和信号を上位バイト入出力バッファ１０７に出力する。

アドレスラッチ１０１は、アドレスＡ０〜Ａ１７をラッチし、ローデコーダ１０２及びコラムデコーダ１０４に出力する。アドレスＡ０〜Ａ１７は、ローアドレス及びコラムアドレスを含む。下位バイト入出力バッファ１０６は、外部に対して下位バイトデータＤＴ１〜ＤＴ８を入出力する。上位バイト入出力バッファ１０７は、外部に対して上位バイトデータＤＴ９〜ＤＴ１６を入出力する。具体的には、入出力バッファ１０６及び１０７は、メモリセルアレイ１０３に書き込むためのデータＤＴ１〜ＤＴ１６を入力したり、メモリセルアレイ１０３から読み出したデータＤＴ１〜ＤＴ１６を出力する。

メモリセルアレイ１０３は、２次元行列状に配列された複数の強誘電体メモリセルを有し、各アドレスのデータを記憶する。各強誘電体メモリセルは、ワード線及びビット線の選択により特定される。ローデコーダ１０２は、ローアドレスに応じたワード線を選択する。コラムデコーダ１０４は、コラムアドレスに応じたビット線を選択する。センスアンプ１０５は、入出力バッファ１０６，１０７から入力したデータを増幅し、コラムデコーダ１０４を介してメモリセルアレイ１０３に出力する。ライトコマンドが入力されると、メモリセルアレイ１０３では、選択されたワード線及びビット線の強誘電体メモリセルにデータが書き込まれる。また、リードコマンドが入力されると、メモリセルアレイ１０３では、選択されたワード線及びビット線の強誘電体メモリセル１０３からデータが読み出される。センスアンプ１０５は、読み出されたデータを増幅し、入出力バッファ１０６及び１０７に出力する。

上記の図６の不揮発性ラッチ回路は、図１５の強誘電体メモリ装置に用いることができる。図６の回路において、強誘電体容量Ｃ７１及びＣ７３は、図１５のメモリセルアレイ１０３内に設けられ、それ以外の素子は、図１５のセンスアンプ１０５内に設けられる。なお、実際には、図１５のワード線により、強誘電体容量Ｃ７１及びＣ７３を選択するためのトランジスタ２１０１〜２１０３（図２１）を有する。トランジスタ２１０１〜２１０３については、後に図２１を参照しながら説明する。

図１６（Ａ）は図１５のメモリセルアレイ１０３及びセンスアンプ１０５の一部の構成例を示す図であり、上記の図６の回路に対応する。図１６（Ａ）は上記の図９の積分動作に対応する図であり、図１６（Ｂ）は上記の図１１のｎチャネル電界効果トランジスタのクロスカップルによるラッチ動作を示す図であり、図１７は上記の図１２のｎチャネル及びｐチャネル電界効果トランジスタのクロスカップルによるラッチ動作を示す図である。

以下、図１６（Ａ）の回路が図６の回路と異なる点を説明する。強誘電体容量Ｃ７１、Ｃ７３及びＣ１０１は、図１５のメモリセルアレイ１０３内に設けられ、それ以外の素子は、図１５のセンスアンプ１０５内に設けられる。図６と同様に、例えば、強誘電体容量Ｃ７１はＰターム４０１に対応するデータ「１」の情報を記憶し、強誘電体容量Ｃ７３はＵターム４０４に対応するデータ「０」の情報を記憶する。強誘電体容量Ｃ７１及びＣ７３は、相補の情報を記憶することにより、メモリセルアレイ１０３は１ビット分の情報を記憶することができる。その場合、上記のように、強誘電体容量Ｃ７１は、Ｐターム４０１であるのでビット線ＢＬに高電圧が出力され、トランジスタＮ４２に大電流が流れ、出力ノードＶｎ１の電位は大きく下がる。これに対し、強誘電体容量Ｃ７３は、Ｕターム４０４であるのでビット線／ＢＬに低電圧が出力され、トランジスタＮ４４に小電流が流れ、出力ノードＶｎ２の電位は小さく下がる。

次に、図１６（Ｂ）に示すように、上記の図１１と同様に、ｎチャネル電界効果トランジスタＮ４２及びＮ４４のクロスカップルによるラッチ動作により、出力ノードＶｎ１の電位はローレベルにラッチされ、出力ノードＶｎ２の電位はハイレベルにラッチされる。

次に、図１７に示すように、上記の図１２と同様に、ｐチャネル電界効果トランジスタＰ４２，Ｐ４４及びｎチャネル電界効果トランジスタＮ４２，Ｎ４４のクロスカップルによるラッチ動作により、出力ノードＶｎ１の電位は完全なローレベルにラッチされ、出力ノードＶｎ２の電位は完全なハイレベルにラッチされる。ここで、出力ノードＶｎ２のハイレベルが図１５のセンスアンプ１０５の出力信号として出力される。強誘電体容量Ｃ７１にＰターム４０１に対応するデータ「１」が記憶されているときには、出力ノードＶｎ２はハイレベルを出力する。これに対し、強誘電体容量Ｃ７１にＵターム４０４に対応するデータ「０」が記憶されているときには、出力ノードＶｎ２はローレベルを出力する。これにより、強誘電体容量Ｃ７１に記憶されているデータを読み出すことができる。

次に、図１６（Ａ）を参照しながら、強誘電体容量Ｃ１０１について説明する。強誘電体容量Ｃ１０１は、通常メモリセルの強誘電体容量であり、上記の強誘電体容量Ｃ７１及びＣ７３をリファレンスメモリセルの強誘電体容量として用いる。強誘電体容量Ｃ１０１には、１ビット分のデータを記憶させることができる。以下、強誘電体容量Ｃ１０１の読み出し方法を説明する。

強誘電体容量１０１の回路群は、上記の強誘電体容量Ｃ７１の回路群と同様の構成を有する。強誘電体容量Ｃ１０１は、強誘電体容量Ｃ７１に対応し、第１の電極がプレート線ＰＬ７０に接続され、第２の電極がビット線ＢＬに接続される。ｎチャネル電界効果トランジスタＮ１０４１は、トランジスタＮ４１に対応し、ドレインが強誘電体容量Ｃ１０１のビット線ＢＬに接続され、ソースが基準電位ノードに接続される。容量Ｃｇ１０１１は、容量Ｃｇ１に対応し、強誘電体容量Ｃ１０１のビット線ＢＬ及びトランジスタＮ１０４１のゲート間に接続される。ｎチャネル電界効果トランジスタＮ１０４２１は、トランジスタＮ４２に対応し、ドレインが出力ノードＶｎ１０１１に接続され、ソースが基準電位ノードに接続される。容量Ｃｇ１０２１は、容量Ｃｇ２に対応し、強誘電体容量Ｃ１０１のビット線ＢＬ及びトランジスタＮ１０４２１のゲート間に接続される。強誘電体容量Ｃｔ１０１１は、強誘電体容量Ｃｔ１に対応し、第１の電極が電源電位ノードＶＤＤに接続され、第２の電極が出力ノードＶｎ１０１１に接続される。トランジスタＮ１０４２１は、電流ミラー部であり、トランジスタＮ１０４１の電流をミラーリングした電流を強誘電体容量Ｃｔ１０１１の第２の電極から引く。強誘電体容量Ｃ１０１は、例えばＵターム４０４に対応するデータ「０」の情報を記憶する。強誘電体容量Ｃ１０１は、強誘電体容量Ｃ７３と同様に、Ｕターム４０４であるのでビット線ＢＬに低電圧が出力され、トランジスタＮ１０４２１に小電流が流れ、出力ノードＶｎ１０１１の電位は小さく下がる。

また、強誘電体容量Ｃ１０１のビット線ＢＬには、容量Ｃｇ１０２２が接続される。容量Ｃｇ１０２２は、容量Ｃｇ１０２１に対応し、強誘電体容量Ｃ１０１のビット線ＢＬ及びｎチャネル電界効果トランジスタＮ１０４２２のゲート間に接続される。ｎチャネル電界効果トランジスタＮ１０４２２は、トランジスタＮ１０４２１に対応し、ドレインが出力ノードＶｎ１０１２に接続され、ソースが基準電位ノードに接続される。強誘電体容量Ｃｔ１０１２は、強誘電体容量Ｃｔ１０１１に対応し、電源電位ノードＶＤＤ及び出力ノードＶｎ１０１２間に接続される。強誘電体容量Ｃ１０１は、Ｕターム４０４であるのでビット線ＢＬに低電圧が出力され、トランジスタＮ１０４２２に小電流が流れ、出力ノードＶｎ１０１１と同様に、出力ノードＶｎ１０１２の電位は小さく下がる。

また、強誘電体容量Ｃ７１のビット線ＢＬには、容量Ｃｇ１０２が接続される。容量Ｃｇ１０２は、容量Ｃｇ２に対応し、強誘電体容量Ｃ７１のビット線ＢＬ及びｎチャネル電界効果トランジスタＮ１０４２のゲート間に接続される。ｎチャネル電界効果トランジスタＮ１０４２は、トランジスタＮ４２に対応し、ドレインが出力ノードＶｎ１０１に接続され、ソースが基準電位ノードに接続される。強誘電体容量Ｃｔ１０１は、強誘電体容量Ｃｔ１に対応し、電源電位ノードＶＤＤ及び出力ノードＶｎ１０１間に接続される。トランジスタＮ１０４２は、電流ミラー部であり、トランジスタＮ４１の電流をミラーリングした電流を強誘電体容量Ｃｔ１０１から引く。強誘電体容量Ｃ７１は、Ｐターム４０１であるのでビット線ＢＬに高電圧が出力され、トランジスタＮ１０４２に大電流が流れ、出力ノードＶｎ１と同様に、出力ノードＶｎ１０１の電位は大きく下がる。

また、強誘電体容量Ｃ７３のビット線／ＢＬには、容量Ｃｇ１０４が接続される。容量Ｃｇ１０４は、容量Ｃｇ４に対応し、強誘電体容量Ｃ７３のビット線／ＢＬ及びｎチャネル電界効果トランジスタＮ１０４４のゲート間に接続される。ｎチャネル電界効果トランジスタＮ１０４４は、トランジスタＮ４４に対応し、ドレインが出力ノードＶｎ１０４に接続され、ソースが基準電位ノードに接続される。強誘電体容量Ｃｔ１０４は、強誘電体容量Ｃｔ２に対応し、電源電位ノードＶＤＤ及び出力ノードＶｎ１０４間に接続される。強誘電体容量Ｃ７３は、Ｕターム４０４であるのでビット線／ＢＬに低電圧が出力され、トランジスタＮ１０４４に小電流が流れ、出力ノードＶｎ２と同様に、出力ノードＶｎ１０４の電位は小さく下がる。

次に、図１６（Ｂ）に示すように、上記の図１１と同様に、ｎチャネル電界効果トランジスタＮ１０４２１，Ｎ１０４２、容量Ｃｇ１０２１，Ｃｇ１０２及び強誘電体容量Ｃｔ１０１１，Ｃｔ１０１は、上記のｎチャネル電界効果トランジスタＮ４２，Ｎ４４、容量Ｃｇ２，Ｃｇ４及び強誘電体容量Ｃｔ１，Ｃｔ２の接続と同様の接続に制御される。

また、ｎチャネル電界効果トランジスタＮ１０４２２，Ｎ１０４４、容量Ｃｇ１０２２，Ｃｇ１０４及び強誘電体容量Ｃｔ１０１２，Ｃｔ１０４は、上記のｎチャネル電界効果トランジスタＮ４２，Ｎ４４、容量Ｃｇ２，Ｃｇ４及び強誘電体容量Ｃｔ１，Ｃｔ２の接続と同様の接続に制御される。

また、抵抗１６０１は、出力ノードＶｎ１０１１及びＶｎ１０１２間に接続される。抵抗１６０２は、出力ノードＶｎ１０１及びＶｎ１０４間に接続される。

ｎチャネル電界効果トランジスタＮ１０４２１及びＮ１０４２のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１１の電位はハイレベルにラッチされ、出力ノードＶｎ１０１の電位はローレベルにラッチされる。

また、出力ノードＶｎ１０４は、抵抗１６０２を介して出力ノードＶｎ１０１に接続されているため、メタステイブルになったあとで電位が下がる。その結果、ｎチャネル電界効果トランジスタＮ１０４２２及びＮ１０４４のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１２の電位はハイレベルにラッチされ、出力ノードＶｎ１０４の電位はローレベルにラッチされる。

次に、図１７に示すように、上記の図１２と同様に、ｐチャネル電界効果トランジスタＰ１０１１，Ｐ１０１、ｎチャネル電界効果トランジスタＮ１０４２１，Ｎ１０４２は、上記のｐチャネル電界効果トランジスタＰ４２，Ｐ４４、ｎチャネル電界効果トランジスタＮ４２，Ｎ４４の接続と同様の接続に制御される。

また、ｐチャネル電界効果トランジスタＰ１０１２，Ｐ１０４、ｎチャネル電界効果トランジスタＮ１０４２２，Ｎ１０４４は、上記のｐチャネル電界効果トランジスタＰ４２，Ｐ４４、ｎチャネル電界効果トランジスタＮ４２，Ｎ４４の接続と同様の接続に制御される。

ｐチャネル電界効果トランジスタＰ１０１１，Ｐ１０１及びｎチャネル電界効果トランジスタＮ１０４２１，Ｎ１０４２のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１１の電位は完全なハイレベルにラッチされ、出力ノードＶｎ１０１の電位は完全なローレベルにラッチされる。

また、ｐチャネル電界効果トランジスタＰ１０１２，Ｐ１０４及びｎチャネル電界効果トランジスタＮ１０４２２，Ｎ１０４４のクロスカップルによるラッチ動作により、出力ノードＶｎ１０２１の電位は完全なハイレベルにラッチされ、出力ノードＶｎ１０４の電位は完全なローレベルにラッチされる。

ここで、出力ノードＶｎ１０１のローレベルが図１５のセンスアンプ１０５の出力信号として出力される。強誘電体容量Ｃ１０１にＵターム４０４に対応するデータ「０」が記憶されているときには、出力ノードＶｎ１０１からローレベルが出力される。これにより、強誘電体容量Ｃ１０１に記憶されているデータ「０」を読み出すことができる。

以上のように、センスアンプ１０５は、強誘電体容量Ｃｔ１及びＣｔ２の電荷に基づいて、選択された通常メモリセルの強誘電体容量Ｃ１０１から転送された電荷を増幅して保持する。

以上、図１６（Ａ）、（Ｂ）及び図１７を参照しながら、強誘電体容量Ｃ１０１にＵターム４０４に対応するデータ「０」が記憶されている場合を例に説明した。次に、図１８（Ａ）、（Ｂ）及び図１９を参照しながら、強誘電体容量Ｃ１０１にＰターム４０１に対応するデータ「１」が記憶されている場合を説明する。

図１８（Ａ）は図１６（Ａ）と同様に上記の図９の積分動作に対応する図であり、図１８（Ｂ）は図１６（Ｂ）と同様に上記の図１１のｎチャネル電界効果トランジスタのクロスカップルによるラッチ動作を示す図であり、図１９は図１７と同様に上記の図１２のｎチャネル及びｐチャネル電界効果トランジスタのクロスカップルによるラッチ動作を示す図である。以下、図１８（Ａ）、（Ｂ）及び図１９が、図１６（Ａ）、（Ｂ）及び図１７と異なる点を説明する。

まず、図１８（Ａ）の積分動作では、強誘電体容量Ｃ１０１は、Ｐターム４０１であるのでビット線ＢＬに高電圧が出力され、トランジスタＮ１０４２１に大電流が流れ、出力ノードＶｎ１０１１の電位は大きく下がる。同様に、強誘電体容量Ｃ１０１は、Ｐターム４０１であるのでビット線ＢＬに高電圧が出力され、トランジスタＮ１０４２２に大電流が流れ、出力ノードＶｎ１０１２の電位は大きく下がる。

次に、図１８（Ｂ）に示すように、ｎチャネル電界効果トランジスタＮ１０４２２及びＮ１０４４のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１２の電位はローレベルにラッチされ、出力ノードＶｎ１０４の電位はハイレベルにラッチされる。

また、出力ノードＶｎ１０１は、抵抗１６０２を介して出力ノードＶｎ１０４に接続されているため、電位が上がる。その結果、ｎチャネル電界効果トランジスタＮ１０４２１及びＮ１０４２のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１１の電位はローレベルにラッチされ、出力ノードＶｎ１０１の電位はハイレベルにラッチされる。

次に、図１９に示すように、ｐチャネル電界効果トランジスタＰ１０１１，Ｐ１０１及びｎチャネル電界効果トランジスタＮ１０４２１，Ｎ１０４２のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１１の電位は完全なローレベルにラッチされ、出力ノードＶｎ１０１の電位は完全なハイレベルにラッチされる。

また、ｐチャネル電界効果トランジスタＰ１０１２，Ｐ１０４及びｎチャネル電界効果トランジスタＮ１０４２２，Ｎ１０４４のクロスカップルによるラッチ動作により、出力ノードＶｎ１０１２の電位は完全なローレベルにラッチされ、出力ノードＶｎ１０４の電位は完全なハイレベルにラッチされる。

ここで、出力ノードＶｎ１０１のハイレベルが図１５のセンスアンプ１０５の出力信号として出力される。強誘電体容量Ｃ１０１にＰターム４０１に対応するデータ「１」が記憶されているときには、出力ノードＶｎ１０１からハイレベルが出力される。これにより、強誘電体容量Ｃ１０１に記憶されているデータ「１」を読み出すことができる。

図２０は、ｎ＋１個の通常メモリセルの強誘電体容量Ｃ１０１〜Ｃ１ｎ１を有する強誘電体メモリ装置の一部の構成例を示す図である。上記の図１６（Ａ）では、２個のリファレンスメモリセルの強誘電体容量Ｃ７１，Ｃ７３と、１個の通常メモリセルの強誘電体容量Ｃ１０１を有する強誘電体メモリ装置の例を示した。これに対し、図２０では、２個のリファレンスメモリセルの強誘電体容量Ｃ７１，Ｃ７３と、ｎ＋１個の通常メモリセルの強誘電体容量Ｃ１０１〜Ｃ１ｎ１を有する強誘電体メモリ装置の例を示す。なお、図２０では、強誘電体容量Ｃ７３が省略されている。以下、図２０の回路が図１６（Ａ）の回路と異なる点を説明する。

強誘電体容量Ｃ１ｎ１の回路群は、強誘電体容量Ｃ１０１の回路群と同様の構成を有する。強誘電体容量Ｃ１ｎ１は、強誘電体容量Ｃ１０１に対応し、プレート線ＰＬ７０及びビット線ＢＬ間に接続される。ｎチャネル電界効果トランジスタＮ１ｎ４１は、トランジスタＮ１０４１に対応し、ドレインが強誘電体容量Ｃ１ｎ１のビット線ＢＬに接続され、ソースが基準電位ノードに接続される。容量Ｃｇ１ｎ１１は、容量Ｃｇ１０１１に対応し、強誘電体容量Ｃ１ｎ１のビット線ＢＬ及びトランジスタＮ１ｎ４１のゲート間に接続される。容量Ｃｇ１ｎ２１は、容量Ｃｇ１０２１に対応し、強誘電体容量Ｃ１ｎ１のビット線ＢＬ及びｎチャネル電界効果トランジスタＮ１ｎ４２１のゲート間に接続される。ｎチャネル電界効果トランジスタＮ１ｎ４２１は、トランジスタＮ１０４２１に対応し、ドレインが出力ノードＶｎ１ｎ１１に接続され、ソースが基準電位ノードに接続される。強誘電体容量Ｃｔ１ｎ１１は、強誘電体容量Ｃｔ１０１１に対応し、電源電位ノードＶＤＤ及び出力ノードＶｎ１ｎ１１間に接続される。

また、強誘電体容量Ｃｔ１ｎ１の回路群は、強誘電体容量Ｃｔ１０１の回路群と同様の構成を有する。容量Ｃｇ１ｎ２は、容量Ｃｇ１０２に対応し、強誘電体容量Ｃ７１のビット線ＢＬ及びｎチャネル電界効果トランジスタＮ１ｎ４２のゲート間に接続される。ｎチャネル電界効果トランジスタＮ１ｎ４２は、トランジスタＮ１０４２に対応し、ドレインが出力ノードＶｎ１ｎ１に接続され、ソースが基準電位ノードに接続される。強誘電体容量Ｃｔ１ｎ１は、強誘電体容量Ｃｔ１０１に対応し、電源電位ノードＶＤＤ及び出力ノードＶｎ１ｎ１間に接続される。これにより、出力ノードＶｎ１ｎ１に、出力ノードＶｎ１０１と同じ電位を分配することができる。なお、強誘電体容量Ｃ７３についても、同様にして、同じ電位を分配する。

その後、図１６（Ｂ）及び図１７と同様に、出力ノードＶｎ１ｎ１１及びＶｎ１ｎ１等の電位を基にラッチする。このようにして、ｎ＋１個の通常セルの強誘電体容量Ｃ１０１〜Ｃ１ｎ１を設け、ｎ＋１ビットのデータを記憶することができる。さらに、相補の強誘電体容量Ｃ７１及びＣ７３に１ビットのデータを記憶させることができる。

図２１は、図１５のメモリセルアレイ１０３、コラムデコーダ１０４及びセンスアンプ１０５の構成例を示す図である。強誘電体容量Ｃ７１，Ｃ７３，Ｃ１０１〜Ｃ１ｎ１及びｎチャネル電界効果トランジスタ２１０１〜２１０３は、図１５のメモリセルアレイ１０３内に設けられる。コラムスイッチＣＯＬ０〜ＣＯＬｍ及びバスＢＵＳは、図１５のコラムデコーダ１０４内に設けられる。回路８１１，８１２、抵抗１６０１，１６０２、トライステート回路２１０４〜２１１１及びインバータ２１１２は、図１５のセンスアンプ１０５内に設けられる。

ｎ＋１個のｎチャネル電界効果トランジスタ２１０１は、それぞれ、ドレインがビット線２Ｔ２ＣＢＬに接続され、ゲートがワード線ＷＬ００〜ＷＬ０ｎに接続される。ｎ＋１個の強誘電体容量Ｃ７１は、それぞれ、ｎ＋１個のトランジスタ２１０１のソース及びプレート線ＰＬ００〜ＰＬ０ｎ間に接続される。ビット線２Ｔ２ＣＢＬは図１６（Ａ）のビット線ＢＬに対応し、プレート線ＰＬ００〜ＰＬ０ｎは図１６（Ａ）のプレート線ＰＬ７０に対応する。トランジスタ２１０１及び強誘電体容量Ｃ７１は、リファレンスメモリセルを構成する。

また、ｎ＋１個のｎチャネル電界効果トランジスタ２１０２は、それぞれ、ドレインがビット線２Ｔ２ＣＢＬｘに接続され、ゲートがワード線ＷＬ００〜ＷＬ０ｎに接続される。ｎ＋１個の強誘電体容量Ｃ７３は、それぞれ、ｎ＋１個のトランジスタ２１０２のソース及びプレート線ＰＬ００〜ＰＬ０ｎ間に接続される。ビット線２Ｔ２ＣＢＬｘは、図１６（Ａ）のビット線／ＢＬに対応する。トランジスタ２１０２及び強誘電体容量Ｃ７３は、リファレンスメモリセルを構成する。

また、ｎ＋１個の強誘電体容量Ｃ１０１は、それぞれ、ｎ＋１個のｎチャネル電界効果トランジスタ２１０３のソース及びプレート線ＰＬ００〜ＰＬ０ｎ間に接続される。そのｎチャネル電界効果トランジスタ２１０３は、それぞれ、ドレインがビット線１Ｔ１ＣＢＬに接続され、ゲートがワード線ＷＬ００〜ＷＬ０ｎに接続される。ビット線１Ｔ１ＣＢＬは、図１６（Ａ）のビット線ＢＬに対応する。トランジスタ２１０３及び強誘電体容量Ｃ１０１は、通常メモリセルを構成する。

同様に、ｎ＋１個の強誘電体容量Ｃ１ｎ１は、それぞれ、ｎ＋１個のｎチャネル電界効果トランジスタ２１０３のソース及びプレート線ＰＬ００〜ＰＬ０ｎ間に接続される。そのｎチャネル電界効果トランジスタ２１０３は、それぞれ、ドレインが他のビット線１Ｔ１ＣＢＬに接続され、ゲートがワード線ＷＬ００〜ＷＬ０ｎに接続される。上記の他のビット線１Ｔ１ＣＢＬは、図１６（Ａ）のビット線ＢＬに対応する。トランジスタ２１０３及び強誘電体容量Ｃ１ｎ１は、通常メモリセルを構成する。

ワード線ＷＬ００がハイレベルになると、ワード線ＷＬ００に接続されたトランジスタ２１０１〜２１０３がオンし、ワード線ＷＬ００に接続されたトランジスタ２１０１〜２１０３を介して強誘電体容量Ｃ７１，Ｃ７３，Ｃ１０１〜Ｃ１ｎ１に記憶されているデータがビット線２Ｔ２ＣＢＬ，２Ｔ２ＣＢＬｘ，１Ｔ１ＣＢＬに読み出される。同様に、ワード線ＷＬ０１〜ＷＬ０ｎがそれぞれハイレベルになると、ワード線ＷＬ０１〜ＷＬ０ｎに対応する強誘電体容量Ｃ７１，Ｃ７３，Ｃ１０１〜Ｃ１ｎ１に記憶されているデータがビット線２Ｔ２ＣＢＬ，２Ｔ２ＣＢＬｘ，１Ｔ１ＣＢＬに読み出される。読み出しアドレスが指定されると、ワード線ＷＬ００〜ＷＬ０ｎのうちのいずれか１本が選択的にハイレベルになる。

読み出しアドレスに応じて、ｍ＋１個のコラムスイッチＣＯＬ０〜ＣＯＬｍのうちのいずれか１個がオンする。例えば、コラムスイッチＣＯＬ０がオンすると、コラムスイッチＣＯＬ０に対応するビット線２Ｔ２ＣＢＬ，２Ｔ２ＣＢＬｘ，１Ｔ１ＣＢＬに読み出されたデータは、バスＢＵＳに接続される。

回路８１１は図８の回路８１１に対応し、回路８１２は図８の回路８１２に対応する。抵抗１６０１及び１６０２は、図１６（Ｂ）の抵抗１６０１及び１６０２に対応する。トライステート回路２１０４は、読み出し制御信号がハイレベルになると、図１７の出力ノードＶｎ２のデータを通過させてデータＤｏ０を出力し、読み出し制御信号がローレベルになると出力をハイインピーダンス状態にする。また、トライステート回路２１０９は、読み出し制御信号がハイレベルになると、図１７の出力ノードＶｎ１０１等のデータを通過させてデータＤｏ１〜ＤｏＮを出力し、読み出し制御信号がローレベルになると出力をハイインピーダンス状態にする。

トライステート回路２１０５、２１０６及び２１１０は、上記の図１３の再書き込みを行うためのトライステート回路である。トライステート回路２１０５は、再書き込み制御信号がハイレベルになると、図１７の出力ノードＶｎ２のデータを通過させてビット線２Ｔ２ＣＢＬに出力し、再書き込み制御信号がローレベルになると出力をハイインピーダンス状態にする。同様に、トライステート回路２１０６は、再書き込み制御信号がハイレベルになると、図１７の出力ノードＶｎ１のデータを通過させてビット線２Ｔ２ＣＢＬｘに出力し、再書き込み制御信号がローレベルになると出力をハイインピーダンス状態にする。同様に、トライステート回路２１１０は、再書き込み制御信号がハイレベルになると、図１７の出力ノードＶｎ１０１等のデータを通過させてビット線１Ｔ１ＣＢＬに出力し、再書き込み制御信号がローレベルになると出力をハイインピーダンス状態にする。

トライステート回路２１０７、２１０８及び２１１１は、入力データＤｉ０〜ＤｉＮの書き込みを行うためのトライステート回路である。入力データＤｉ０〜ＤｉＮは、図１５のＤＴ１〜ＤＴ１６に対応する。インバータ２１１２は、データＤｉ０の論理反転データを出力する。トライステート回路２１０７は、書き込み制御信号がハイレベルになると、データＤｉ０を通過させてビット線２Ｔ２ＣＢＬに出力し、書き込み制御信号がローレベルになると出力をハイインピーダンス状態にする。同様に、トライステート回路２１０８は、書き込み制御信号がハイレベルになると、インバータ２１１２の出力データを通過させてビット線２Ｔ２ＣＢＬｘに出力し、書き込み制御信号がローレベルになると出力をハイインピーダンス状態にする。同様に、トライステート回路２１１１は、書き込み制御信号がハイレベルになると、データＤｉ１〜ＤｉＮを通過させてビット線１Ｔ１ＣＢＬに出力し、書き込み制御信号がローレベルになると出力をハイインピーダンス状態にする。

図２２は、強誘電体メモリ装置の制御信号の例を示すタイミングチャートである。スイッチｓｗ２、ｓｗ１２及びｓｗ１８は、制御信号がハイレベルでオンし、制御信号がローレベルでオフする。スイッチｓｗ１５、ｓｗ１７及びｓｗ１９は、制御信号がローレベルでオンし、制御信号がハイレベルでオフする。

制御信号ｓｗ３ｌは、ハイレベルになるとスイッチｓｗ３の左側のパスがオンし、ローレベルになるとスイッチｓｗ３の左側のパスがオフする。制御信号ｓｗ１３ｌは、ハイレベルになるとスイッチｓｗ１３の左側のパスがオンし、ローレベルになるとスイッチｓｗ１３の左側のパスがオフする。制御信号ｓｗ３ｒは、ハイレベルになるとスイッチｓｗ３の右側のパスがオンし、ローレベルになるとスイッチｓｗ３の右側のパスがオフする。制御信号ｓｗ１３ｒは、ハイレベルになるとスイッチｓｗ１３の右側のパスがオンし、ローレベルになるとスイッチｓｗ１３の右側のパスがオフする。制御信号ｓｗ４ｒは、ハイレベルになるとスイッチｓｗ４の右側のパスがオンし、ローレベルになるとスイッチｓｗ４の右側のパスがオフする。制御信号ｓｗ１６ｒは、ハイレベルになるとスイッチｓｗ１６の右側のパスがオンし、ローレベルになるとスイッチｓｗ１６の右側のパスがオフする。制御信号ｓｗ４ｌは、ハイレベルになるとスイッチｓｗ４の左側のパスがオンし、ローレベルになるとスイッチｓｗ４の左側のパスがオフする。制御信号ｓｗ１６ｌは、ハイレベルになるとスイッチｓｗ１６の左側のパスがオンし、ローレベルになるとスイッチｓｗ１６の左側のパスがオフする。制御信号ｓｗ１ｌは、ハイレベルになるとスイッチｓｗ１の左側のパスがオンし、ローレベルになるとスイッチｓｗ１の左側のパスがオフする。制御信号ｓｗ１１ｌは、ハイレベルになるとスイッチｓｗ１１の左側のパスがオンし、ローレベルになるとスイッチｓｗ１１の左側のパスがオフする。制御信号ｓｗ１ｒは、ハイレベルになるとスイッチｓｗ１の右側のパスがオンし、ローレベルになるとスイッチｓｗ１の右側のパスがオフする。制御信号ｓｗ１１ｒは、ハイレベルになるとスイッチｓｗ１１の右側のパスがオンし、ローレベルになるとスイッチｓｗ１１の右側のパスがオフする。制御信号ｓｗ１４ｒは、ハイレベルになるとスイッチｓｗ１４の右側のパスがオンし、ローレベルになるとスイッチｓｗ１４の右側のパスがオフする。制御信号ｓｗ１４ｌは、ハイレベルになるとスイッチｓｗ１４の左側のパスがオンし、ローレベルになるとスイッチｓｗ１４の左側のパスがオフする。

期間２２０１は、図７（Ａ）のプリチャージ動作に対応し、スイッチｓｗ２及びｓｗ１２がオンする。スイッチｓｗ３はトランジスタＮ４１のドレインに接続され、スイッチｓｗ１３はトランジスタＮ４２のドレインに接続される。スイッチｓｗ４は基準電位ノードに接続され、スイッチｓｗ１６（図８）は基準電位ノードに接続される。スイッチｓｗ１５は、オンする。スイッチｓｗ１は抵抗Ｒ１に接続され、スイッチｓｗ１１は抵抗Ｒ１１に接続される。スイッチｓｗ１７（図８）はオンし、スイッチｓｗ１９（図８）はオフする。スイッチｓｗ１４（図８）は、いずれにも接続されずにオープンになる。スイッチｓｗ１８（図８）は、オフする。

制御信号Ｗ１がローレベルであるので、トライステート回路２１０４，２１０５，２１０９，２１１０は、出力がハイインピーダンス状態になる。また、制御信号Ｗ２がローレベルであるので、トライステート回路２１０７，２１０８，２１１１は、出力がハイインピーダンス状態になる。また、コラムスイッチＣＯＬ０〜ＣＯＬｍのうちの１個がオンする。また、ワード線ＷＬ００〜ＷＬ０ｎは、ローレベルである。また、プレート線ＰＬ００〜ＰＬ０ｎは、ローレベルである。

次に、期間２２０２は、図９の積分動作に対応し、スイッチｓｗ２及びｓｗ１２がオフする。スイッチｓｗ３は容量Ｃｇ１に接続され、スイッチｓｗ１３は容量Ｃｇ２に接続される。スイッチｓｗ４はトランジスタＮ４１のドレインに接続され、スイッチｓｗ１６はスイッチｓｗ１４に接続される。スイッチｓｗ１５は、オフする。スイッチｓｗ１は強誘電体容量Ｃ７１に接続され、スイッチｓｗ１１は強誘電体容量Ｃｔ１に接続される。スイッチｓｗ１７はオンし、スイッチｓｗ１９はオフする。スイッチｓｗ１４は、トランジスタＮ４１のドレインに接続される。スイッチｓｗ１８は、オフする。

制御信号Ｗ１がローレベルであるので、トライステート回路２１０４，２１０５，２１０９，２１１０は、出力がハイインピーダンス状態になる。また、制御信号Ｗ２がローレベルであるので、トライステート回路２１０７，２１０８，２１１１は、出力がハイインピーダンス状態になる。また、コラムスイッチＣＯＬ０〜ＣＯＬｍのうちの１個がオンしている。また、ワード線ＷＬ００〜ＷＬ０ｎのいずれか１本がハイレベルになり、その後、それに対応するプレート線ＰＬ００〜ＰＬ０ｎのいずれか１本がハイレベルになる。

次に、期間２２０３では、図１０及び図１１のｎチャネル電界効果トランジスタのクロスカップルによるラッチ動作に対応し、スイッチｓｗ２及びｓｗ１２がオフする。スイッチｓｗ３は容量Ｃｇ１に接続され、スイッチｓｗ１３は容量Ｃｇ２に接続される。スイッチｓｗ４はトランジスタＮ４１のドレインに接続され、スイッチｓｗ１６はスイッチｓｗ１４に接続される。スイッチｓｗ１５は、オフする。スイッチｓｗ１は、いずれにも接続されずにオープンとなる。スイッチｓｗ１１は、強誘電体容量Ｃｔ１に接続される。スイッチｓｗ１７はオンし、スイッチｓｗ１９はオフする。スイッチｓｗ１４は、トランジスタＰ４２のゲートに接続される。スイッチｓｗ１８は、オフする。

次に、期間２２０４では、図１２のｐチャネル及びｎチャネル電界効果トランジスタのクロスカップルによるラッチ動作に対応し、スイッチｓｗ２及びｓｗ１２がオフする。スイッチｓｗ３は容量Ｃｇ１に接続され、スイッチｓｗ１３は容量Ｃｇ２に接続される。スイッチｓｗ４はトランジスタＮ４１のドレインに接続され、スイッチｓｗ１６はスイッチｓｗ１４に接続される。スイッチｓｗ１５は、オフする。スイッチｓｗ１及びｓｗ１１は、いずれにも接続されずにオープンとなる。スイッチｓｗ１７はオンし、スイッチｓｗ１９もオンする。スイッチｓｗ１４は、いずれにも接続されずにオープンになる。スイッチｓｗ１８は、オンする。

次に、期間２２０５は、図１３の再書き込み動作に対応し、スイッチｓｗ２０（図１３）に相当する、トライステート回路２１０５，２１０６，２１１０（図２１）が、制御信号Ｗ１によりオンする。また、制御信号Ｗ１がハイレベルになり、トライステート回路２１０４，２１０５，２１０９，２１１０は、入力信号を通過させて出力する。なお、書き込み動作では、制御信号Ｗ２がハイレベルになり、トライステート回路２１０７，２１０８，２１１１は、入力信号を通過させて出力する。その後、プレート線ＰＬ００〜ＰＬ０ｎがローレベルになり、その後、ワード線ＷＬ００〜ＷＬ０ｎがローレベルになり、その後、コラムスイッチＣＯＬ０〜ＣＯＬｍがオフする。

本実施形態によれば、第１〜第３の実施形態の不揮発性ラッチ回路を強誘電体メモリ装置として使用することができる。強誘電体容量Ｃ７１及びＣ７３は、相補データを記憶し、１ビットの情報を記憶すると共に、リファレンスメモリセルの強誘電体容量としての機能も有する。通常メモリセルの強誘電体容量Ｃ１０１〜Ｃ１ｎ１は、強誘電体容量Ｃ７１及びＣ７３の電位をリファレンス電位として、ラッチ動作により読み出される。強誘電体メモリ装置は、少なくとも、強誘電体容量Ｃ７１及びＣ７３に記憶される１ビットのデータと、強誘電体容量Ｃ１０１〜Ｃ１ｎ１に記憶されるｎ＋１ビットのデータとを記憶することができる。また、本実施形態は、第１〜第３の実施形態と同様に、強誘電体容量に高電圧を印加して強誘電体容量から情報を読み出すことができるので、低電源電圧でも安定して読み出し動作を行うことができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

４１０ ラッチ部
Ｃ７０〜Ｃ７３ 強誘電体容量
Ｐ７０〜Ｐ７３，Ｐ７６，Ｐ７７ ｐチャネル電界効果トランジスタ
Ｎ７１，Ｎ７３，Ｎ７６〜Ｎ７９ ｎチャネル電界効果トランジスタ
ＢＬ，／ＢＬ ビット線
ＰＬ７０ プレート線

Claims (8)

1. ラッチ部と、
   電荷吸収部と、
   第１の電極がプレート線に接続され、第２の電極が前記電荷吸収部に接続された第１の強誘電体容量とを有し、
   前記第１の強誘電体容量から前記ラッチ部への情報の読み出し時に、前記第１の強誘電体容量の前記第２の電極の電位の変動を抑制するように、前記プレート線を動作させて前記第１の強誘電体容量から出力させた電荷の少なくとも一部の電荷を前記電荷吸収部で吸収し、
   前記電荷吸収部は、ドレインが前記第１の強誘電体容量の前記第２の電極に接続され、ソースが基準電位ノードに接続された第１のトランジスタを有し、
   さらに、第１の電極が電源電位ノードに接続され、第２の電極が前記ラッチ部に接続された第３の強誘電体容量と、
   前記第１のトランジスタの電流をミラーリングした電流を前記第３の強誘電体容量の第２の電極から引く第１の電流ミラー部とを有することを特徴とする不揮発性ラッチ回路。
2. 前記電荷吸収部は、
   第１の容量と、
   前記第１の容量の第１の電極を前記基準電位ノード又は前記第１の強誘電体容量の前記第２の電極に選択的に接続する第１のスイッチと、
   前記第１の容量の第２の電極を前記第１のトランジスタの閾値相当の電圧ノード又は前記第１のトランジスタのゲートに選択的に接続する第２のスイッチとを有し、
   前記第１の強誘電体容量から前記ラッチ部への情報の読み出しの前に、前記第１の容量を前記第１のトランジスタの閾値相当の電圧でプリチャージすることを特徴とする請求項１記載の不揮発性ラッチ回路。
3. 前記第１の電流ミラー部は、
   ドレインが前記第３の強誘電体容量の前記第２の電極に接続され、ソースが基準電位ノードに接続された第２のトランジスタと、
   第２の容量と、
   前記第２の容量の第１の電極を前記基準電位ノード又は前記第１の強誘電体容量の前記第２の電極に選択的に接続する第３のスイッチと、
   前記第２の容量の第２の電極を前記第２のトランジスタの閾値相当の電圧ノード又は前記第２のトランジスタのゲートに選択的に接続する第４のスイッチとを有し、
   前記第１の強誘電体容量から前記ラッチ部への情報の読み出しの前に、前記第２の容量を前記第２のトランジスタの閾値相当の電圧でプリチャージすることを特徴とする請求項２記載の不揮発性ラッチ回路。
4. 前記ラッチ部は、第３のトランジスタを有し、前記第３のトランジスタ及び前記第２のトランジスタを用いてラッチすることを特徴とする請求項３記載の不揮発性ラッチ回路。
5. 前記ラッチ部の相補の複数の端子に対応して、前記第１の強誘電体容量と前記電荷吸収部と前記第３の強誘電体容量と前記第１の電流ミラー部との組みを複数有することを特徴とする請求項１〜４のいずれか１項に記載の不揮発性ラッチ回路。
6. 請求項１〜５のいずれか１項に記載の不揮発性ラッチ回路と、
   複数のワード線及び複数のビット線に接続された複数の通常メモリセルとを有し、
   前記第１の強誘電体容量は、リファレンスメモリセル内に設けられ、
   前記ラッチ部は、センスアンプであり、
   前記センスアンプは、前記第３の強誘電体容量の電荷に基づいて、選択された前記通常メモリセルから転送された電荷を増幅して保持することを特徴とするメモリ装置。
7. 複数の前記第３の強誘電体容量と、
   複数の前記第１の電流ミラー部とを有し、
   前記複数の第１の電流ミラー部は、前記第１のトランジスタの電流をミラーリングした電流を前記複数の第３の強誘電体容量から引くことを特徴とする請求項６記載のメモリ装置。
8. 前記通常メモリセルは、第１の電極がプレート線に接続され、第２の電極が前記ビット線に接続された第４の強誘電体容量を有し、
   さらに、ドレインが前記ビット線に接続され、ソースが基準電位ノードに接続された第４のトランジスタと、
   第１の電極が電源電位ノードに接続され、第２の電極が前記ラッチ部に接続された第５の強誘電体容量と、
   前記第４のトランジスタの電流をミラーリングした電流を前記第５の強誘電体容量の第２の電極から引く第２の電流ミラー部とを有することを特徴とする請求項６又は７記載のメモリ装置。

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