KR900005442A - 반도체 기억장치 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도에 도시된 구성의 실제적인 회로도.
제3도는 제2도에 도시된 회로의 동작을 설명하기 위한 타이밍 챠트.
Claims (2)
- 제1도형 MOS트랜지스터(1a)와 제2도전형 MOS트랜지스터(1b)를 갖춘 전송게이트(1)를 통해서 데이터선(5)과 그 데이터를 기억하는 보유회로(2)가 접속된 반도체 기억장치에 있어서, 상기 보유회로(2)로부터의 데이터 독출동작에 앞서 상기 데이터선(5)에 초기전위를 설정하는 초기전위설정회로(3)와, 상기 보유회로(2)로의 데이터 기록시는 전송게이트(1)의 제1도전형 MOS트랜지스터(1a) 및 제2도전형 MOS트랜지스터(1b) 양쪽을 모두 온시키고, 상기 보유회로(2)로부터의 데이터 독출시는 그 MOS트랜지스터(1a,1b)중 한쪽만을 온시키는 제어회로(40)를 갖춘 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 데이터 독출시에 온되는 전송게이트(1)의 MOS트랜지스터의 임계전압을 상기 보유회로(2)의 임계전압보다도 높게 한 것을 특징으로 하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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