KR940016262A - 반도체메모리장치 - Google Patents

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KR940016262A
KR940016262A KR1019930025618A KR930025618A KR940016262A KR 940016262 A KR940016262 A KR 940016262A KR 1019930025618 A KR1019930025618 A KR 1019930025618A KR 930025618 A KR930025618 A KR 930025618A KR 940016262 A KR940016262 A KR 940016262A
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히로시게 히라노
다쯔미 스미
노브유키 모리와키
죠지 나카네
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모리시타 요이찌
마쯔시다덴기산교 가부시기가이샤
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Abstract

본 발명은, 반도체메모리장치에 관한 것이며, 그 구성에 있어서, 비트선 (BLO)와/(BLO)가 센스앰프(SAO)에, 제1MOS트랜지스터(Qn)의 게이트가 제 1 워어드선(WLO)에, 제 1 강유전체커패시터(CSI)의 제 1 전극이 제 1 의 (Qn)의 소오스에, 제 1 의(Qn)의 드레인이(BLO)에, (CSI)이 제 2 전극이 제 1 플레이트전극 (CPO)에, 제 2 MOS트랜지스터(Qn)의 게이트가 제 2 워어드선(DWLD)에, 제 2 강유전체커패시터(cd2)의 제 1 전극이 제 2 의 (Qn)의 소오스에, 제2의 (Qn)의 드레인이 /(BLO)에, (cd1)의 제 2 전극이 제 2 플레이트전극(DCPO)에 접속되고, 제 2 의 (Qn)을 오프한후에, (DC(P)의 논리전압을 반전시키는 것을 특징으로 한것이다. 이에 의해서, 강유전체를 사용한 반도체메모리장치에 있어서, 거미메모리셀커패시터의 초기화를 확실하게 행하고, 판독시의 오동작이 없고, 또, 소비전력의 집중이 없으며, 또한, 고속판독동작을 가능하게 하는 효과가 있다.

Description

반도체메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 반도체메모리장치의 제 1 실시예의 회로구성을 표시한 도면, 제 2 도는 본 발명의 반도체메모리장치 제 1 실시예의 동작타이밍을 표시한 도면.

Claims (16)

  1. 증폭기에 제 1 비트선과 상기 제 1 비트선과 짝으로된 제 2 비트선이 접속되고, 제1MOS트랜지스터의 게이트가 제 1 워어드선에 접속되고, 제 1 강유전체커패시터의 제 1 전극이 상기 제1MOS트랜지스터의 소오스에 접속되고, 상기 제 1 비트선에 제1MOS트랜지스터의 드레인이 접속되고, 상기 제 1 강유전체커패시터와 제 2 전극이 제 1 플레이트전극에 접속되고, 제 2 MOS트랜지스터의 게이트가 제 2 워어드선에 접속되고, 제 2 강유전체커패시터의 제 1 전극이 상기 제 2 MOS트랜지스터의 소오스에 접속되고, 상기 제 2 MOS트랜지스터의 드레인이 상기 제 2 비트선에 접속되고, 상기 제 2 MOS트랜지스터의 드레인이 상기 제 2 비트선에 접속되고, 상기 제 2 강유전체커패시터의 제 2 전극이 제 2 플레이트전극에 접속되어 있고, 상기 제 2 MOS트랜지스터를 오프한 후에, 상기 제 2 플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치.
  2. 제1에 있어서, 상기 제 2 MOS트랜지스터를 오프한후에, 상기 제 1 플레이트전극 및 상기 제 2 플레이트전극의 논리전압을 반전하고, 그 후에 상기 제 1 MOS트랜지스터를 오프하는 것을 특징으로 하는 반도체메모리장치.
  3. 제2항에 있어서, 상기 제 1 플레이트전극이 상기 제 2 플레이트전극과 접속된 것을 특징으로 하는 반도체메모리장치.
  4. 제1항에 있어서, 메모리셀의 데이터의 판독 또는 기록동작종료후 또는 동작개시전에, 상기 제 2 비트선을 어느논리전압으로하고, 상기 제 2 MOS트랜지스터를 온하고, 상기 제 2 플레이트전극의 논리전압을 상기 제 2 비트선의 논리전압과는 반대의 논리전압으로 하는 것을 특징으로 하는 반도체메모리장치.
  5. 증폭기에 제 1 비트선과 상기 제 1 비트선과 짝으로된 제 2 비트선이 접속되고, 제 1 MOS트랜지스터의 게이트가 제 1 워어드선에 접속되고, 제 1 강유전체커패시터의제 1 전극이 상기 제 1 MOS트랜지스터의 소오스에 접속되고, 상기 제 1 MOS트랜지스터의 드레인이 상기 제 1 비트선에 접속되고, 상기 제 1 강유전체커패시터의 제 2 전극이 제 1 플레이트전극에 접속되고, 제 2 MOS트랜지스터의 게이트가 제 2 워어드선에 접속되고, 제 2 강유전체커패시터의 제 1 전극이 상기 제 2 MOS트랜지스터의 소오스에 접속되고, 상기 제 2 MOS트랜지스터의 드레인이 상기 제 2 비트선에 접속되고, 상기 제 2 강유전체커패시터의 제 2 전극이 제 2 플레이트 전극에 접속되고, 제 3 MOS트랜지스터의 게이트가 데이터초기화용 제어신호선에 접속되고, 상기 제 3 MOS트랜지스터의 드레인이 상기 제 2 강유전체커패시터의 제 1 전극에 접속되고, 상기 제 3 MOS트랜지스터의 소오스가 데이터초기화 전위신호선에 접속된 것을 특징으로 하는 반도체메모리장치.
  6. 제5항에 있어서, 상기 제 1 플레이트전극이 상기 제 2 플레이트전극과 접속된 것을 특징으로 하는 반도체메모리장치.
  7. 제5항에 있어서, 상기 더미메모리셀 데이터초기화 전위신호선이 접지전위에 접속되어있는 것을 특징으로 한는 반도체메모리장치.
  8. 제5항에 있어서, 메모리셀의 데이터의 판독 또는 기록동작개시전에 있어서의 상기 제 1 비트선 및 상기 제 2 비트선의 논리전압이 접지전위인 것을 특징으로 하는 반도체메모리장치.
  9. 제5항에 있어서, 상기 제 2 MOS트랜지스터를 오프한 후에, 상기 제 3MOS트랜지스터를 온하고, 그후에 상기 제 1 플레이트전극 및 상기 제 2 플레이트전극의 논리전압을 반전하고, 그후에 상기 제 1 MOS트랜지스터를 오프하는 것을 특징으로 하는 반도체메모리장치.
  10. 제1항 또는 제5항에 있어서, 메모리셀의 데이터의 판독동작개시전에 있어서의 상기 제 1 플레이트전극의 논리전압이 제 1 비트선의 논리전압과 반대의 논리전압으로하는 것을 특징으로 하는 반도체메모리장치.
  11. 제1항 도는 제5항에 있어서, 메모리셀의 데이터의 판독동작개시전에 있어서의 상기 제 2 플레이트전극의 논리전압 및 상기 제 2 강유전체커패시터의 제 1 전극의 논리전압이 제 2 비트선의 논리전압과 반대의 논리전압으로하는 것을 특징으로 하는 반도체메모리장치.
  12. 제1항 또는 제5항에 있어서, 메모리셀의 데이터의 판독동작개시전에 있어서의 상기 제 2 플레이트전극의 논리전압 및 제 2 비트선의 논리전압이 상기 제 2 강유전체커패시터의 제 1 전극의 논리전압과 반대의 논리전압으로하는 것을 특징으로 하는 반도체메모리장치.
  13. 제10항, 제11항 또는 제12항에 있어서, 상기 제 1 플레이트전극의 논리전압이 항상 동일하고 또는 상기 제 2 플레이트 전극의 논리전압이 항상 동일한 것을 특징으로 하는 반도체메모리장치.
  14. 제1항 또는 제5항에 있어서, 상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터를 온한후에, 상기 제 1 플레이트전극 및 상기 제 2 플레이트전극의 논리전압을 반전하는것을 특징으로 하는 반도체메모리장치.
  15. 제1항 또는 제5항에 있어서, 상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터를 온한후에, 메모리셀의 데이터의 판독 또는 기록동작개시전에 있어서의 상기 제 1 비트선 및 상기 제 2 비트선을 1논리전압에 프리챠아지하는 것을 종료하고, 그후에 상기 제 1 플레이트전극 및 상기 제 2 플레이트전극의 논리전압을 반전하는것을 특징으로 하는 반도체메모리장치.
  16. 제1항 또는 제5항에 있어서,상기 제 1 플레이트 전극 및 상기 제 2 플레이트전극의 논리전압을 반전한 후에, 상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터를 온하는 것을 특징으로 하는 반도체메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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