JPS63239671A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量で且つ読出し動作速度の速い半導体記憶
装置に関するものである。

〔従来の技術〕

半導体記憶装置は大容量化とともに高速化・低パワー化
が要求されてきており、メガビット級のＤＲＡＭにはＣ
ＭＯＳプロセスが適用されてきている。ＣＭＯＳメモリ
ではマルチプレクサ部において信号電圧を効率良く伝達
するためにｎＭＯＳトランジスタと９ＭＯ３）ランジス
タを用いている。すなわち、記憶単位をビット線に接続
し、デコーダ信号によって特定のビット線と読出し兼書
込みデータ線との間にｎＭＯ３）ランジスタと９ＭＯ３
）ランジスタで電流経路を形成して特定の記憶単位の読
出し・書込みを行なっている。ｎＭＯＳトランジスタは
ｒＬＪレベルの伝達、ｐＭＯＳトランジスタはｒＨＪレ
ベルの伝達を確実に行なわせている、特に書込み時のｒ
ＨＪレベルの確保には９ＭＯ３）ランジスタが必要とな
る。読出し時についてみると、この電流経路の形成に応
じて、ビット線と読出し兼書込みデータ線の寄生容量を
充放電する形で読出し兼書込みデータ線の電位を変化さ
せる。このため、大容量化に伴い、読出し兼書込みデー
タ線の寄生容量（ｎＭＯ３トランジスタと９ＭＯｓトラ
ンジスタの拡散容量）が増大し、読出し兼書込みデータ
線の電位変化が緩慢になり、高速化をはばむ原因となっ
ている。

第２図はこの種の従来の半導体記憶装置を示す構成図で
ある。同図において、ｌはｍＸｋ個の記憶単位からなる
メモリアレイ、２および３はデコーダ回路、２ａはｍ個
の記憶単位１ａが接続されているビット線、２ｂはビッ
ト線２ａと読出し兼書込みデータ線５をデコーダ回路２
から与えられるデコーダ信号Ａｉによって選択的に接続
するためのｎＭＯ３）ランジスタ、２Ｃはビット線２ａ
と読出し兼書込みデータｖＡ５をデコーダ回路２から与
えられるデコーダ信号τゴによって選択的に接続するた
めの９ＭＯ３）ランジスタ、３ａはに個の記憶単位が接
続されているワード線、４は書込制御回路、６は読出し
兼書込みデータ線５の電圧変化を拡大する増幅器、７は
出力端子８に出力信号をあたえるためのバッファ、９は
増幅器６を駆動するためのクロックφを発生するクロッ
ク発生回路、ＩＯは記憶単位１ａに書き込む情報を入力
する端子である。

上記のように構成された装置において、記憶単位１ａに
対し情報の取出しを行なう場合には、まず特定のワード
線３ａをデコーダ回路３で駆動すると共に、特定のｎＭ
Ｏ３）ランジスタ２ｂをデコーダ回路２から与えられる
デコーダ信号Ａｔによって導通状態とし、特定の９ＭＯ
ｓトランジスタ２Ｃをデコーダ回路２から与えられるデ
コーダ信号Ａｔによって導通状態とする。この状態にな
ると、読出し兼書込みデータ線５の電位が記憶単位１ａ
の状態に応じて変化する。この電位変化はｎＭＯ３）ラ
ンジスタ２ｂと９ＭＯ３）ランジスタ２Ｃによって読出
し兼書込みデータ線５の寄生容量を充放電する形でおこ
る。

〔発明が解決しようとする問題点〕

従来のこの種の装置では、大容、！化に伴い、読出し兼
書込みデータ線５につながるｎＭＯ３）ランジスタ２ｂ
並びに９ＭＯｓトランジスタ２Ｃの拡散容量による寄生
容量の増大が大きい、読出し兼書込みデータ線５に接続
するｎＭＯ３）ランジスタ２ｂ並びにｐＭＯＳ）ランジ
スタ２Ｃは限られた大きさでしか形成できないことから
、この大きな寄生容量を充放電する際、読出し兼書込み
データ線５の電位変化が緩慢となり、読出し動作を速く
できないという欠点がある。あるいは、読出し兼書込み
データ線５の電位を増幅するための増幅器６．その駆動
クロックφを発生するクロック発回路９およびバッファ
７を必須構成要件として設けなければならないという欠
点がある。さらに増幅器６を設けた場合にも、クロック
の発生タイミングを速くして読出し動作を速くしようと
すると、読出し兼書込みデータ線５の電位変化が増幅器
６にとって充分大きくない状態となり、誤動作を起こし
易くなるという欠点を持うている。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速な読出し動作が図れ、書込
み時においては選択された特定のビット線にｒＬＪレベ
ルあるいはｒＨＪレベルの電位を伝達することを可能と
する半導体記憶装置を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、記憶単位を
ビット線に接続し、デコーダ信号によって特定のビット
線を選択して記憶単位の読出しおよび書込みを行なう半
導体記憶装置において、読出し兼書込みデータ線および
書込みデータ線と、読出しおよび書込み時に特定のビッ
ト線と読出し兼書込みデータ線を接続するｎＭＯ３）ラ
ンジスタと、書込み時に特定のビット線と書込みデータ
線を接続する９ＭＯｓトランジスタとを備え、読出し時
には選択された特定のビット線と読出し兼書込みデータ
線との間に電流経路を形成して読出しを行ない、書込み
時には読出し兼書込みデータ線および書込みデータ線と
特定のビット線との間に電流経路を形成して書込みを行
なうようにしたものである。

〔作用〕

本発明においては、読出し時には読出し兼書込みデータ
線のみが使用され、書込み時には読出し兼書込みデータ
線および書込みデータ線が使用される。従って、読出し
動作が速くなる。

〔実施例〕

まず本発明の概要について述べる。本発明は読出し兼書
込みデータ線の他に書込みデータ線を設け、読出し兼書
込みデータ線とピント線との接続はｎＭＯＳトランジス
タが介し、書込みデータ線とビット線との接続は９ＭＯ
３）ランジスタが介する構成になっている。読出し時に
は、選択された特定のビット線と読出し兼書込みデータ
線がｎＭＯ３Ｉ−ランジスタによってのみ接続され、選
択された特定のビット線の電位に従って読出し兼書込み
データ線間に電流経路を形成して読出しを行なう。また
、書込み時には、特定のビット線に接続されるデータ線
として、読出し兼書込みデータ線の他に、書込みデータ
線がある。従って、書込みデータ線とビット線との接続
は９ＭＯ３）ランジスタも介するため、特定のビット線
にｒＨＪレベルを書き込むことが可能となる。

第１図は本発明に係わる半導体記憶装置の一実施例を示
す構成図である。同図において、４ａは書込制御回路、
５ａは書込みデータ線、５ｂは書込み制御線、１１はオ
アゲートであり、第１図において第２図と同一部分又は
相当部分には同一符号が付しである０本装置は、上記の
ように構成されているが、増幅器６．バッファ７および
クロック発生回路９は本発明の必須の構成要件ではなく
、省略することも可能である。

次に動作について説明する。読出し動作をさせるために
、まず、書込制御信号ＷＥをｒＨＪレベル、特定のＡｔ
信号をｒＨＪレベルにすることにより、９ＭＯ３）ラン
ジスタ２Ｃを非導通状態とし、書込みデータｖＡ５ａと
ビット線２ａを切り離す。次に、特定のＡｔ信号によっ
て読出し兼書込みデータ、ｖ３！５はｎＭＯｓトランジ
スタ２ｂによってビット線２ａと導通状態になる。この
結果、データ線の電位が変化し、増幅器６によってその
データ線の電位が確定し、その電圧変化をバッファ７を
通して出力端子８に取り出す。

書込み動作をさせるためには、書込制御信号ＷπをｒＬ
Ｊレベル、特定のに可信号をｒＬＪレベルとし、書き込
む特定のビット線と書込みデータ線５ａを９ＭＯ３）ラ
ンジスタ２ｃを介して接続し、同時に特定のＡｔ信号に
よって読出し兼書込みデータ線５とビット線２ａをｎＭ
Ｏ３）ランジスタを介して接続する。この結果、書込制
御回路４ａから、データ線５，５ａによって、特定の選
択されたビット線２ａを通して、記憶単位１ａにｒＬＪ
レベルあるいはｒＨＪレベルを書き込むことができる。

すなわち、本実施例では、通常読出し並びに書込みにデ
ータ線を共用している従来の構成に対して、読出し兼書
込みデータ線５と書込みデータ線５ａとを区別している
構成となっている。このため、読出し動作を高速に行な
うことができる。

なお、第１図のビット線１ａは１つのメモリアレイ１に
配置されているが、ビット線を複数のメモリアレイ群に
分割し、各群毎に読出し兼書込みデータ線５と書込みデ
ータ線５ａとを備えるようにしてもよい。

〔発明の効果〕

以上説明したように本発明は、読出し兼書込みデータ線
と書込みデータ線とを区別した構成としたことにより、
記憶単位の充放電対象となるデータ線の寄生容量を読出
し時に小さくすることができるので、読出し動作を高速
化することができる効果がある。

また、データ線における電位変化を従来よりも急峻なも
のとすることができるので、増幅器、バッファ、クロッ
ク発生回路の削除を図れる効果もある。

【図面の簡単な説明】

第１図は本発明に係わる半導体記憶装置の一実施例を示
す構成図、第２図は従来の半導体記憶装置を示す構成図
である。 １・・・メモリアレイ、１ａ・・・記憶単位、２．３・
・・デコーダ回路、２ａ・・・ビット線、２ｂ・・・ｎ
ＭＯｓトランジスタ、２Ｃ・・・ｐＭＯ３）ランジスタ
、４ａ・・・書込制御回路、５・・・読出し兼書込みデ
ータ線、５ａ・・・書込みデータ線、５ｂ・・・制？Ｉ
Ｉｌ線、６・・・増幅器、７・・・バッファ、８・・・
出力端子、９・・・クロック発生回路、１０・・・入力
端子、１１・・・オアゲート。

Claims (2)

【特許請求の範囲】
1. （１）記憶単位をビット線に接続し、デコーダ信号によ
   って特定のビット線を選択して前記記憶単位の読出しお
   よび書込みを行なう半導体記憶装置において、読出し兼
   書込みデータ線および書込みデータ線と、読出しおよび
   書込み時に特定のビット線と読出し兼書込みデータ線を
   接続するｎＭＯＳトランジスタと、書込み時に特定のビ
   ット線と書込みデータ線を接続するｐＭＯＳトランジス
   タとを備え、前記読出し時には選択された特定のビット
   線と前記読出し兼書込みデータ線との間に電流経路を形
   成して読出しを行ない、書込み時には前記読出し兼書込
   みデータ線および書込みデータ線と特定のビット線との
   間に電流経路を形成して書込みを行なうことを特徴とす
   る半導体記憶装置。
2. （２）ビット線を複数の群に分割し、各群に読出し兼書
   込みデータ線と書込みデータ線とを備えたことを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。