KR920011001B1 - 반도체 기억장치 - Google Patents

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KR920011001B1
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다쿠야 후지모토
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 1실시예에 따른 반도체 기억장치의 구성을 도시해 놓은 블록도.
제2도는 제1도에 도시된 구성의 실제적인 회로도.
제3도는 제2도에 도시된 회로의 동작을 설명하기 위한 타이밍 챠트.
제4도는 본 발명의 다른 실시예에 따른 회로도.
제5도는 제4도에 도시된 회로의 동작을 설명하기 위한 타이밍 챠트.
제6도, 제8도 및 제10도는 전송게이트 동작을 설명하기 위한 회로도.
제7도, 제9도 및 제11도는 전송게이트의 온저항변화를 설명하기 위한 특성도.
제12도는 제2도에 도시된 회로의 변형예를 도시해 놓은 회로도.
제13도는 제12도에 도시된 회로의 동작을 설명하기 위한 타이밍 챠트.
제14도는 제4도에 도시된 회로의 변형예를 도시해 놓은 회로도.
제15도는 제14도에 도시된 회로의 동작을 설명하기 위한 타이밍 챠트.
제16도는 종래의 반도체 기억장치의 일례를 도시해 놓은 회로도.
제17도, 제18도 및 제19도는 제16도에 도시된 회로의 동작을 설명하기 위한 타이밍 챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 전송게이트 1a : 전송게이트 N형 트랜지스터
1b : 전송게이트 P형 트랜지스터
1aa : 불순물을 주입하여 임계전압을 높인 전송게이트 N형 트랜지스터
1bb : 불순물을 주입하여 임계전압을 높은 전송게이트 P형 트랜지스터
2 : 데이터 보유회로 2a : 데이터 보유회내의 용량
2b : 정귀환 회로 2c : 입출력선
3,3-z : 초기전위설정회로 3a : 초기전위설정용 P형 트랜지스터
3b : 논리게이트 3c : 초기전위설정용 N형 트랜지스터
4a,4b,4c,4d,4e : 논리게이트 5 : 데이터선
5a : 데이터 선부유용량 40,40-z : 제어회로
øR : 데이터 독출클록 øW : 데이터 기록클록
øP : 데이터 선초기 전위설정클록
[산업상의 이용분야]
본 발명은 주로 CMOS집적회로 장치등에서 RAM으로서 사용되는 반도체 기억장치에 관한 것으로, 특히 작은 마스크 패턴 면적으로도 독출시의 오동작을 방지할 수 있도록 된 반도체 기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체 RAM의 일반적인 회로예를 제16도에 예시하고, 이 제16도에 도시된 회로의 타이밍 챠트를 제17도에 도시해 놓았는 바, 제17도에 도시된 바와같이 데이터선(5)으로부터의 데이터 보유회로(2 ; 이하 보유회로라 약칭함)로의 데이터 기록 및, 보유회로(2)로부터 데이터선(5)으로의 데이터 독출은 N형 MOS 트랜지스터(1a)와 P형 MOS 트랜지스터(1b)로 이루어진 게이트(1)를 통해서 이루어지게 되고, 또 상기 전송게이트(1)는 제어회로(4)로부터의 기록플록(øR) 및 독출클록(øW)에 의해 제어되도록 되어 있다.
그런데, 이와 같은 종래의 회로에 있어서는 기록시와 독출시 모든 전송게이트(1)의 N형 MOS트랜지스터(1a)와 P형 MOS트랜지스터(1b) 모두가 온되게 된다.
즉, 제16도에 있어서 데이터선(5)에는 부유용량(5a)이 존재하게 되고, 또 보유회로(2)에는 용량(2a)이 갖추어지게 되는바, 이 때문에 데이터선(5)의 부유용량(5a)에 축적되어 있는 전위와 같은 전위를 보유회로(2)로부터 독출하는 경우에는 전송게이트(1)가 온된 직후에 데이터선(5)의 부유용량(5a)과 데이터 보유회로(2)의 용량(2a) 사이에 전하이동이 발생되어 데이터 보유회로(2)의 보유전위가 변동되게 된다. 특히 회로 설계가 적절하지 않는 경우에는 이러한 보유전위의 변동이 더욱 커져서 보유회로(2)의 임계전압(VTH)을 초월하게 되는데, 이와같이 보유전위의 변동이 보유회로(2)의 임계전압(VTH) 보다 커지게 되면 제18도에 도시된 바와 같이 보유회로(2)의 보유데이터가 다른 값으로 변화되게 된다.
이를 해결하기 위해, 종래에는 데이터선(5)의 부유용량(5a)를 작게 억제하거나, 또는 보유회로(2)내의 용량(2a)를 크게 하는 방법으로 제19도에 도시된 바와 같이 보유회로(2)의 보유전위변동을 작게 억제하여 그 보유전위의 변동이 임계전압(VTH)을 넙지 않도록 함으로써, 보유데이터가 변화하는 것을 방지하는 방법을 사용하고 있다.
그러나, 이 방법에 있어서는 마스크패턴에 대한 제약이 많아지게 되고, 또 마스크패턴 면적도 커지게 되며, 특히 데이터 보유회로(2)를 다수 갖춘 RAM에 있어서는 그 영향이 현저히 커지게 된다.
[발명의 목적]
이에, 본 발명은 상기한 감안해서 발명된 것으로, 상술한 오동작방지를 위한 방법의 사용시에 제기되었던 마스크패턴 제약을 제거할 수 있도록 된, 즉 오동작을 방지하면서도 마스크패턴 면적을 축소할 수 있도록 된 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 위한 본 발명의 1실시예에 따른 반도체 기억장치는 제1도 전형 MOS트랜지스터와 제2도 전형 MOS트랜지스터를 갖춘 전송게이트를 통해서 데이터선과 데이터를 기억하는 보유회로가 접속된 반도체 기억장치에 있어서, 보유회로로부터의 데이터 독출동작에 앞서 데이터선에 초기전위를 설정하는 초기전위설정회로와, 상기 보유회로로 데이터를 기록할 때는 전송게이트의 제1도전형 MOS트랜지스터와 제2도전형 MOS트랜지스터를 모두 온시키고, 상기 보유회로로부터 데이터를 독출할 때는 상기 MOS트랜지스터중 한쪽만을 온시키는 제어회로를 갖춘 구성으로 되어 있다.
또한, 본 발명의 따른 실시예에 다른 반도체 기억장치는 상기한 구성에 추가로, 데이터 독출시에 온되는 전송게이트의 MOS트랜지스터의 임계전압을 보유회로의 임계전압보다도 높게 한 구성으로 되어 있다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 보유회로내의 보유 데이터를 데이터선으로 독출하는 경우, 우선 데이터선을 초기정위로 설정한 후 전송게이트의 한쪽의 MOS트랜지스터를 온시켜 보유데이터를 데이터선으로 독출하게 된다. 또한, 이때 데이터선의 초기전위가 보유회로의 보유전위(보유데이터)와 다른 경우, 데이터선의 부유용량과 보유회로내의 용량사이에 전하이동이 생겨서 보유전위가 변동하게 되지만, 그 보유전위의 변동이 전송게이트의 온상태로 되어 있는 쪽의 MOS트랜지스터의 게이트·소오스사이에 가해져서, 이 게이트·소오스간 전압의 변화에 의해 MOS트랜지스터의 온저항이 높아지게 됨으로써, 데이터선과 보유회로간의 전하이동에 의한 보유전위의 변동이 작게 억제되어 그 보유전위변동은 보유회로의 임계전압을 넘지않게 된다.
특히 데이터 독출시에 온되는 전송게이트의 트랜지스터의 임계전압을 보유회로의 임계전압보다 높게 한 경우에는 보유전위변동이 보유회로의 임계전압에 도달하기 전에 트랜지스터의 임계값에 도달하여 그 트랜지스터가 턴오프되게 됨으로써, 보유전위변동이 보유회로의 임계전압을 넘지 않게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 본 발명의 1실시예에 따른 반도체 기억장치를 도시해 놓은 블록도로, 데이터선(5)에 접속된 초기전위설정회로(3)을 갖추고 있는 바, 이 초기전위설정회로(3)는 데이터의 독출에 앞서 데이터선(5)에 초기전위를 설정하게 된다. 또, 제1도에서 제어회로(40)는 데이터 독출시에 전송게이트(1)중 한쪽의 도전형 트랜지스터(1a 또는 1b)만을 온시키도록 구성되어 있다. 그리고 초기전위설정회로(3)가 데이터선(5)에 로우레벨을 초기설정한 후에 제어회로(40)가 전송게이트(1)의 P형 트랜지스터(1b)을 온시키거나, 또는 초기전위설정회로(3)가 데이터선(5)에 하이레벨을 초기설정한 후에 제어회로(40)가 전송게이트(1)의 N형 트랜지스터(1a)를 온시키게 됨으로써 보유회로(2)로부터의 데이터 독출이 실행되게 된다.
이어, 제2도를 참조해서 상기 반도체 기억장치의 각부의 회로구성을 설명한다.
전송게이트(1) 및 데이터 보유회로(2)로는 종래의 것과 동일한 구성의 채용되게 된다. 즉, 전송게이트(1)는 N형 트랜지스터(1a) 및 P형 트랜지스터(1b)를 갖추어서 구성됨과 더불어, 그 양 트랜지스터(1a,1b)의 소오스·드레인중 한쪽은 데이터선(5)에, 다른쪽은 데이터 보유회로(2)의 입출력선(2c)에 접속된다. 또한 데이터 보유회로(2)는 입출력선(2c)에 접속된 정귀환회로(2b)를 갖추고 있는데, 이 정귀환회로(2b)는 입출력선(2c)상의 데이터를 기록클록(øW)의 하이레벨기간에 독출하여 보유한다. 그리고 이 데이터 보유회로(2)의 입출력선(2c)과 접지사이에는 용량(2a)이 존재하고, 또 데이터선(5)과 접지사이에는 부유용량(5a)이 존재한다.
또, 초기전위설정회로(3)는 데이터선(5)과 하이레벨 전압원(VDD)과의 사이에 소오스·드레인이 접속된 P형 트랜지스터(3a)와, 초기전위설정클록(øP)을 근거로 상기 트랜지스터(3a)의 게이트 제어신호를 발생시키는 논리게이트(3b)를 갖추고 있는데, 여기서 논리게이트(3b)는 예컨대 도면에 도시된 바와 같은 NOT회로이다.
제어회로(40)는 독출클록(øR)과 기록클록(øW)과의 논리합에 따른 신호를 생성하는 논리게이트(4a)와, 이 논리게이트(4a)의 출력에 따라서 전송게이트(1)의 N형 트랜지스터(1a)에 게이트 제어신호를 인가하는 논리게이트(4b)를 갖추고 있는데, 여기서 상기 논리게이트(4a)는 예컨대 NOR회로이고, 논리게이트(4b)는 NOT회로이다. 또 상기 제어회로(40)는 기록클록(øW)에 따라서 전송게이트(1)의 P형 트랜지스터(1b)에 게이트 제어신호를 인가하는 논리게이트(4c)를 갖추고 있는데, 이것은 예컨대 NOT회로이다.
이하, 본 실시예에 따른 회로의 동작을 제3도에 도시된 타이밍 챠트를 참조해서 설명한다.
데이터기록시는 하이레벨의 기록클록(øW)에 의해 전송게이트(1)의 N형 트랜지스터(1a) 및 P형 트랜지스터(1b)의 양쪽 모두 온상태로 되어 데이터선(5)상의 데이터가 보유회로(2)에 기록되게 된다. 그리고 데이터 독출시는 우선 하이레벨의 초기전위설정클록(P)에 의해 초기전위설정회로(3)로부터 데이터선(5)으로 하이레벨의 전하가 출전된 후, 독출클록(øR)이 하이레벨로 됨으로써 전송게이트(1)의 N형 트랜지스터(1a)가 온되어 보유회로(2)의 데이터가 데이터선(5)으로 독출하게 된다. 그런데 이때 보유회로(2)의 보유데이터가 하이레벨인 경우에는 데이터선(5)은 초기설정된 하이레벨을 유지하게 되고, 보유회로(2)의 보유데이터가 로우레벨인 경우에는 데이터선(5)에 초기설정되었던 하이레벨의 전하가 전송게이트(1)의 N형 트랜지스터(1a)와 보유회로(2)를 통해서 발전하게 됨으로써 로우레벨이 독출되게 된다.
제4도는 본 발명의 다른 실시예에 따른 각부의 회로구성을 도시해 놓은 회로도로, 본 실시예가 상기 실시예와 다른점은 초기전위설정회로(3-z)와 제어회로(40-z)의 구성이 다르다는 점에 있다.
즉, 초기전위설정회로(3-z)는 데이터선(5)과 접지간에 소오스·드레인이 접속된 N형 트랜지스터(3c)를 갖춤과 더불어, 이 N형 트랜지스터(3c)가 초기전위설정클록(øP)의 하이레벨에서 턴오프되어 데이터선(5)을 로우레벨로 초기설정하도록 구성되어 있다. 또한 데어회로(40-z)는 기록클록(øW) 및 독출클록(øR)을 입력받는 NOR 회로로 이루어진 논리게이트(4c)를 갖춤과 더불어, 그 논리게이트(4e)의 출력을 전송게이트(1)의 P형 트랜지스터(1b)의 게이트에 인가하고, 또 기록클록(øW)을 그대로 전송게이트(1)의 N형 트랜지스터(1a)의 게이트에 인가하도록 되어 있다.
이하, 상기한 구성으로 된 회로의 동작을 제5도에 도시된 타이밍 챠트를 참조해서 설명한다.
데이터 기록시는 상기 실시예와 동일하게 동작한다. 그리고 데이터 독출시에는 우선 초기전위설정회로(3)에 의해 데이터선(5)에 로우레벨이 충전된 후, 전송게이트(1)의 P형 트랜지스터(1b)가 온되어 보유회로(2)의 데이터가 독출되게 되는데, 이때 보유회로(2)의 보유데이터가 로우레벨인 경우에는 데이터선(5)은 초기설정된 로우레벨을 유지하게 되고, 데이터 보유회로(2)의 보유데이터가 하이레벨인 경우에는 이 하이레벨의 데이터가 P형 트랜지스터(1b)를 통해서 데이터선(5)으로 방출되게 됨으로써 하이레벨이 독출되게 된다.
물론 상술한 실시예중 제2도의 실시예에서 로우레벨이 독출되는 경우과, 제4도의 실시예에서 하이레벨이 독출되는 경우에는 데이터선(5)과 보유회로(2) 사이의 전하이동에 의해 용량(2a)의 보유전위가 변동하게 된다. 그러나 본 발명에 따른 상기 실시예의 경우에는 이 보유전위변동이 제3도 및 제5도에 도시된 바와 같이 작게 억제되어 보유회로(2)의 임계전압(VTH)에 도달하지 않게 되는바, 그 이유를 제6도 내지 제11도를 참조해서 설명한다.
제6도에 도시된 바와 같이, P형 트랜지스터(1b) 및 N형 트랜지스터(1a)의 양쪽 모두를 온시킨 경우에는 전송게이트의 저항변화는 제7도에 도시된 바와같이 거의 일정하게 된다. 그러나, 이것에 대해 제8도 도느 제10도에 도시된 바와 같이 P형 트랜지스터(1b) 또는 N형 트랜지스터(1a) 중 한쪽만을 온시킨 경우에는 보유회로(2)내의 보유전위의 변화가 커지게 되고, 이것에 의해 제8도 및 제10도에 도시된 게이트·소오스간의 전위차가 작아지게 됨으로써 전송게이트의 온저항은 제9도 및 제11도에 도시된 바와같이 커지게 된다. 그리고, 이러한 보유전위의 변화가 턴온된 전송게이트의 트랜지스터의 임계전압(VTHa, VTHb)에 도달하게 되면, 그 해당 트랜지스터가 오프되게 됨으로써 전송게이트는 하이임피던스 상태로 되게 된다.
이와 같은 전송게이트의 동작에 의해, 종래와 같이 데이터 독출시에 전송게이트의 양도전형 트랜지스터를 모두 온시키는 경우와 비교할 때, 본 발명의 트랜지스터 한쪽만을 온시킨 경우에 있어서는 전하이동에 따라 보유전위가 변동하여 전송게이트의 온저항이 커지게 됨으로써, 보유전위변동이 임계전압(VTH)을 넘지 않도록 작아지게 되고, 이로부터 보유전위변동을 작게하기 위한 마스크패턴 제약도 경감되게 된다.
제12도는 제2도에 도시된 실시예의 변형실시예를 도시해 놓은 도면으로, 본 실시예가 제2도에 도시된 실시예와 다른 점은 전송게이트(1)의 N형 트랜지스터(1aa)의 임계전압(VTHa)이 챈널부로의 불순물 주입에 의해 보유회로(2)의 임계전압(VTH)보다도 높게 설정되어 있다는 것이다.
이 제12도에 도시된 회로의 동작을 제13도에 도시된 타이밍 챠트를 이용해서 설명한다.
본 실시예에 있어서도 데이터 보유회로(2)의 보유데이터가 로우레벨인 경우에는 데이터 독출시에 데이터선(5)의 용량(5a)과 그 보유회로(2)내의 용량(2a)간에 전하이동이 생겨서 보유전위가 변동되게 된다. 그러나 본 실시예의 경우에는 보유전위의 변동이 보유회로(2)의 임계전압(VTH)에 도달하기 전에 전송게이트(1)의 N형 트랜지스터(1aa)의 임계전압(VTHaa)에 도달하게 되고, 이것에 의해 전송게이트(1)의 N형 트랜지스터(1aa)가 오프되게 됨으로써 보유전위의 변동이 보유회로(2)의 임계전압에는 도달하지 않게 된다. 그리고, 그후 보유회로(2)의 정귀환회로(2b)에 의해 보유전위가 로우레벨로 복귀되어 전송게이트(1)의 N형 트랜지스터(1aa)가 다시 온됨과 더불어, 상기 데이터선(5)의 초기설정되어 있던 하이레벨전하가 전송게이트(1)의 N형 트랜지스터(1aa)와 보유회로(2)를 통해서 방전되게 됨으로써 로우레벨이 독출되게 된다.
제14도는 제4도에 도시된 실시예의 변형실시예를 도시해 놓은 도면으로, 본 실시예가 제4도에 도시된 실시예와 다른점은 전송게이트(1)의 P형 트랜지스터(1bb)의 임계전압(VTHbb)을 그 채널부에 주입함으로써 보유회로(2)의 임계전압(VTH)보다도 높게 한 것이다.
이 제14도에 도시된 회로의 동작을 제15도에 도시된 타이밍 챠트를 이용해서 설명한다.
본 실시예에 있어서도 데이터 보유회로(2)의 보유데이터가 하이레벨인 경우에는 데이터 독출시에 데이터선(5)의 용량(5a)과 보유회로(2)의 용량(2a)사이에 전하이동이 발생되어 보유전위가 변동되게 된다. 그러나, 본 실시예에 있어서는 그 보유전위의 변동이 보유회로(2)의 임계전압(VTH)에 도달하기 전에 전송게이트(1)의 P형 트랜지스터(1bb)의 임계전압(VTHbb)에 도달하게 되고, 이것에 의해 트랜지스터(1bb)가 오프되게 됨으로써 보유전위의 변동이 보유회로(2)의 임계전압(VTH)에 도달되지 않게 된다. 그리고, 그후 보유회로(2)의 정귀환회로(2b)에 의해 보위전위가 로우레벨로 복귀되어 전송게이트(1)의 P형 트랜지스터(1bb)가 다시 온됨과 더불어, 보유회로(2)의 하이레벨의 보유데이터가 전송게이트(1)의 P형 트랜지스터(1bb)를 통해서 데이터선(5)으로 방출되게 됨으로써 하이레벨이 독출되게 된다.
이와같이, 데이터 독출시에 온되는 전송게이트의 트랜지스터의 임계전압을 보유회로의 임계전압보다도 놓게 함으로써 저하이동에 의한 보유전위의 변동이 데이터 보유회로의 임계전압을 넘게 되는 것을 방지할 수 있게 된다. 따라서, 독출시의 오동작이 없어지게 되고, 패턴제약도 없어지게 된다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 마스크패턴에 제약을 가하지 않고 데이터 독출시의 보유회로내의 전위변동을 억제할 수 있게 되므로, 마스크패턴 면적을 작게 할 수 있게 되고, 더욱이 보유회로를 다수 갖춘 RAM에 있어서는 그 효과가 현저해지게 된다.

Claims (2)

  1. 제1도형 MOS트랜지스터(1a)와 제2도전형 MOS트랜지스터(1b)를 갖춘 전송게이트(1)를 통해서 데이터선(5)과 그 데이터를 기억하는 보유회로(2)가 접속된 반도체 기억장치에 있어서, 상기 보유회로(2)로부터의 데이터 독출동작에 앞서 상기 데이터선(5)에 초기전위를 설정하는 초기전위설정회로(3)와, 상기 보유회로(2)로의 데이터 기록시는 전송게이트(1)의 제1도전형 MOS트랜지스터(1a) 및 제2도전형 MOS트랜지스터(1b) 양쪽을 모두 온시키고, 상기 보유회로(2)로부터의 데이터 독출시는 그 MOS트랜지스터(1a,1b)중 한쪽만을 온시키는 제어회로(40)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 데이터 독출시에 온되는 전송게이트(1)의 MOS트랜지스터의 임계전압을 상기 보유회로(2)의 임계전압보다도 높게 한 것을 특징으로 하는 반도체 기억장치.
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