KR960042732A - 반도체 메모리 셀 - Google Patents

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Abstract

본 발명은 입력되는 데이타를 저장하는 캐패시터와, 워드라인에 의해 스위칭이 제어되어 비트라인과 비트라인바의 데이타를 상기 캐패시터로 라이트하고 상기 캐패시터에 저장된 데이타를 비트라인 및 비트라인바로 리드하는 제1, 제2트랜지스터와, 상기 캐패시터에 저장된 데이타를 유지시키는 데이타 유지 수단으로 구성됨으로써, 사용되는 소자의 수를 줄여 칩의 집적도를 향상시키고, 셀에 라이트된 데이타를 항상 안정된 상태로 유지함과 아울러 파워의 소모를 줄인 에스램 셀에관한 것이다.

Description

반도체 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 의한 에스램 셀의 구성을 나타낸 도면.

Claims (11)

  1. 입력되는 데이타를 저장하는 캐패시터와; 워드라인에 의해 스위칭이 제어되어 비트라인의 데이타를 상기캐패시터로 라이트하고 상기 캐패시터에 저장된 데이타를 비트라인으로 리드하는 제1트랜지스터와; 워드라인에 의해 스위칭이 제어되어 비트라인바의 데이타를 상기 캐패시터로 라이트 하고 상기 캐패시터에 저장된 데이타를 비트라인바로 리드하는 제2트랜지스터와; 상기 캐패시터에 저장된 데이타를유지시키는 데이타 유지 수단을 포함하는 반도체 메모리 셀.
  2. 제1항에 있어서, 상기 데이타 유지 수단은 트랜지스터임을 특징으로 하는 반도체 메모리 셀.
  3. 제2항에 있어서, 상기 데이타 유지 수단은 1개의 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 셀.
  4. 제3항에 있어서, 상기 트랜지스터는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리 셀.
  5. 제3항에 있어서, 상기 트랜지스터는 소스가 외부 전압에 연결되고, 드레인이 상기 제1트랜지스터와 캐패시터의 접속점에 연결되고, 게이트는 상기 제2트랜지스터와 캐패시터의 접속점에 연결됨을 특징으로 하는 반도체 메모리 셀.
  6. 제2항에 있어서, 상기 데이타 유지 수단은 상기 캐패시터와 제1트랜지스터의 접속점의 하이 상태를 유지하는 것을 특징으로 하는 반도체 메모리 셀.
  7. 제2항에서, 상기 데이타 유지 수단은 2개의 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 셀.
  8. 제7항에 있어서, 상기 2개의 트랜지스터는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리 셀.
  9. 제7항에 있어서, 상기 2개의 트랜지스터중 하나는 소스가 외부 전압에 연결되고, 드레인이 상기 제1트랜지스터와 캐패시터의 접속점에 연결되고, 게이트는 상기 제2트랜지스터와 캐패시터의 접속점에 연결되며, 상기 2개의 트랜지스터중 다른 하나는 소스가 외부 전압에 연결되고, 드레인이 상기 제2트랜지스터와 캐패시터의 접속점에 연결되고, 게이트는 상기 제1트랜지스터와 캐패시터의 접속점에 연결됨을 특징으로 하는 반도체 메모리 셀.
  10. 제7항에 있어서, 상기 2개의 데이타 유지 수단중 하나는 상기 캐피시터와 제1트랜지스터의 접속점의 하이상태를 유지시킬 수 있고, 상기 2개의 데이타 유지 수단중 다른 하나는 상기 캐패시터와 제2트랜지스터의 접속점의 하이상태를 유지시킬 수 있는 것을 특징으로 하는 반도체 메모리 셀.
  11. 제1항에 있어서, 상기 캐패시터는 기생적으로 생성되는 캐패시터로 대체될 수 있음을 특징으로 하는 반도체 메모리 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950013192A 1995-05-25 1995-05-25 반도체 메모리 셀 KR0146075B1 (ko)

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