KR20190083164A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치를 제공한다. 기판의 상부에 매립되어 제 1 방향을 따라 연장되는 워드 라인 및 상기 워드 라인에 연결되는 워드 라인 콘택 플러그가 제공된다. 상기 워드 라인의 단부는 상기 제 1 방향으로 노출되는 콘택면을 포함하고, 상기 워드 라인 콘택 플러그는 상기 콘택면과 연결된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명에 실시예들에 따른 반도체 메모리 장치는, 기판의 상부에 매립되어 제 1 방향을 따라 연장되는 워드 라인; 및 상기 워드 라인에 연결되는 워드 라인 콘택 플러그를 포함하고, 상기 워드 라인의 단부는 상기 제 1 방향으로 노출되는 콘택면을 포함하고, 상기 워드 라인 콘택 플러그는 상기 콘택면과 연결될 수 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 기판의 상부에 매립되어 제 1 방향을 따라 상기 셀 어레이 영역으로부터 상기 주변 회로 영역으로 연장되는 워드 라인들; 상기 워드 라인들의 단부들에 연결되는 워드 라인 콘택 플러그들을 포함하고, 상기 워드 라인 콘택 플러그들 각각은 평면적 관점에서 상기 제 1 방향으로 장축을 가지며, 상기 워드 라인들의 단부들과 일부가 오버랩될 수 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 기판의 상부에 매립되어 제 1 방향을 따라 상기 셀 어레이 영역으로부터 상기 주변 회로 영역으로 연장되는 워드 라인; 상기 워드 라인의 단부에 연결되는 워드 라인 콘택 플러그; 및 상기 주변 회로 영역의 기판 상부에 연결되는 주변 콘택 플러그를 포함하고, 상기 워드 라인 콘택 플러그와 상기 주변 콘택 플러그의 상면은 실질적으로 동일한 레벨일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 워드 라인 콘택 플러그들과 하부 패턴들의 연결이 개선될 수 있다. 이에 따라 반도체 메모리 장치의 전기적 특성이 개선되고 반도체 메모리 장치의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 3a, 도 3b, 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'와 D-D'선에 따른 단면도들이다.
도 4는 도 3a의 A 영역의 확대도이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도들이다.
도 8a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로 도 2의 A-A'선에 따른 단면도들이다.
도 8b 내지 도 9b는 도 2의 B-B'선에 따른 단면도들이다.
도 8c 내지 도 9c는 도 2의 C-C'선 및 D-D'선에 따른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개념도이다. 도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 3a, 도 3b, 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'와 D-D'선에 따른 단면도들이다. 도 4는 도 3a의 A 영역의 확대도이다.
도 1을 참조하면, 셀 어레이 영역(CAR) 및 상기 셀 어레이 영역(CAR)을 구동하기 위한 주변 회로 영역(PCR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 상기 셀 어레이 영역(CAR) 주위로 배치될 수 있다. 상기 주변 회로 영역(PCR)은 워드 라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 일 예로, 상기 주변 회로 영역(PCR)은 제 1 주변 회로 영역(P1) 및 제 2 주변 회로 영역(P2)을 포함할 수 있다. 상기 제 1 주변 회로 영역(P1) 및 상기 제 2 주변 회로 영역(P2)은 상기 셀 어레이 영역(CAR)을 사이에 두고 배치된 영역들일 수 있다. 일 예로, 상기 제 1 및 제 2 주변 회로 영역들(P1, P2)은 워드 라인 드라이버들이 배치되는 영역들일 수 있다.
도 2, 도 3a 내지 도 3c를 참조하여, 기판(100)에 소자 분리막(102)이 배치되어 활성부들(ACT)이 정의될 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자 분리막(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 해당할 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자 분리막(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산질화물(ex, 실리콘 산질화물)을 포함할 수 있다. 상기 활성부들(ACT)은 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드 라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드 라인들(WL)은 상기 기판(100)의 상부에 매립되어 상기 기판(100)의 상면에 평행한 제 1 방향(D1)으로 연장될 수 있다. 상기 제 1 방향(D1)은 상기 제 3 방향(D3)과 교차할 수 있다. 상기 워드 라인들(WL)은 금속, 도전성 금속 질화물, 도핑된 반도체 등의 도전 물질로 형성될 수 있다. 일 예로, 상기 워드 라인들(WL) 각각은 서로 다른 물질로 형성되는 하부 패턴(BE) 및 상부 패턴(UE)을 포함할 수 있다.
일 예로, 상기 하부 패턴(BE)은 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 도전성 질화물을 포함하는 금속 패턴일 수 있다. 일 예로, 상기 상부 패턴(UE)은 p형 또는 n형 불순물로 도핑된 폴리 실리콘을 포함하는 반도체 패턴일 수 있다. 상기 하부 패턴(BE)의 두께는 상기 상부 패턴(UE)의 두께보다 두꺼울 수 있다. 상기 하부 패턴(BE)과 상기 상부 패턴(UE) 각각은 상기 제 1 방향(D1)으로 연장될 수 있다.
상기 워드 라인들(WL)과 상기 기판(100) 사이에 게이트 유전막(115)이 제공될 수 있다. 상기 게이트 유전막(115)은 실리콘 산화막, 실리콘 산질화막 및/또는 고유전막 중 적어도 하나를 포함할 수 있다.
상기 활성부들(ACT) 각각은 한 쌍의 워드 라인들(WL)과 교차할 수 있다. 상기 활성부들(ACT) 각각은 이와 교차하는 한 쌍의 워드 라인들(WL) 사이에 제 1 불순물 영역(112a)을 포함할 수 있다. 상기 활성부들(ACT) 각각은 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 상기 제 1 불순물 영역(112a)과 이격되는 제 2 불순물 영역들(112b)을 포함할 수 있다. 일 예로, 한 쌍의 제 2 불순물 영역들(112b)이 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 제공될 수 있다. 상기 제 1 및 제 2 불순물 영역들(112a, 112b)은 상기 기판(100)의 도전형과 다른 도전형을 가질 수 있다. 일 예로, 상기 제 1 및 제 2 불순물 영역들(112a, 112b)은 n형 불순물로 도핑된 영역들일 수 있다. 상기 워드 라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다.
상기 워드 라인들(WL)의 상면은 상기 활성부들(ACT)의 상면 보다 낮을 수 있다. 워드 라인 캐핑 패턴들(117)이 상기 워드 라인들(WL) 상에 배치될 수 있다. 상기 워드 라인 캐핑 패턴들(117)은 상기 워드 라인들(WL)을 따라 상기 제 1 방향(D1)으로 연장된 라인 형상을 가질 수 있다. 일 예로, 상기 워드 라인 캐핑 패턴들(117)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 비트 라인 구조체들(BL)이 배치될 수 있다. 상기 비트 라인 구조체들(BL)은 상기 제 1 및 제 3 방향들(D1, D3) 모두와 교차하는 방향인 제 2 방향(D2)을 따라 연장될 수 있다. 일 예로, 상기 제 2 방향(D2)은 상기 제 1 방향(D1)과 수직할 수 있다. 상기 비트 라인 구조체들(BL) 각각은 제 1 도전 패턴(122), 제 2 도전 패턴(131) 및 마스크 패턴(141)을 포함할 수 있다. 상기 제 1 도전 패턴(122), 상기 제 2 도전 패턴(131), 및 상기 마스크 패턴(141)은 각각 상기 제 2 방향(D2)을 따라 연장될 수 있다.
상기 제 1 도전 패턴(122)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전 패턴(122)은 폴리 실리콘을 포함할 수 있다. 상기 제 2 도전 패턴(131)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제 1 도전 패턴(122)과 상기 제 2 도전 패턴(131) 사이에 배리어 패턴이 제공될 수 있다. 일 예로, 상기 배리어 패턴은 금속-실리콘 화합물 및/또는 도전성 금속 질화물을 포함할 수 있다. 일 예로, 상기 배리어 패턴들은 WN 및/또는 WSi를 포함할 수 있다. 상기 마스크 패턴(141)은 질화물(ex, 실리콘 질화물) 및/또는 산질화물(ex, 실리콘 산질화물)을 포함할 수 있다.
상기 비트 라인 구조체들(BL)과 상기 기판(100) 사이에 하부 절연 패턴들(101)이 배치될 수 있다. 상기 하부 절연 패턴들(101)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 상기 하부 절연 패턴(101)은 평면상 서로 이격된 형태로 형성될 수 있다.
제 1 콘택 플러그들(126)이 상기 비트 라인 구조체들(BL)과 상기 제 1 불순물 영역들(112a)을 연결할 수 있다. 평면적 관점에서, 상기 제 1 콘택 플러그들(126)은 상기 비트 라인 구조체들(BL)과 제 1 불순물 영역들(112a)의 교차점에 제공될 수 있다. 상기 제 1 콘택 플러그들(126)은 도 3c에 도시된 바와 같이 상기 제 1 도전 패턴(122)을 관통하여 상기 제 2 도전 패턴(131)과 연결될 수 있으나, 이에 한정되지 않는다. 상기 제 1 콘택 플러그들(126)은 상기 하부 절연 패턴(101)을 관통할 수 있다. 상기 제 1 콘택 플러그들(126)은 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다.
상기 비트 라인 구조체들(BL)과 교차하는 상기 제 1 방향(D1)으로 연장되며 상기 비트 라인 구조체들(BL) 사이를 채우는 펜스 절연 패턴들(153)이 제공될 수 있다. 일 예로, 상기 펜스 절연 패턴들(153)은 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 펜스 절연 패턴들(153)의 측벽들과 상기 비트 라인 구조체들(BL)의 측벽들은 콘택 영역들(CR)을 정의할 수 있다. 상기 펜스 절연 패턴들(153)은 상기 비트 라인 구조체들(BL) 사이에 제공될 수 있다.
상기 콘택 영역들(CR) 내에 제 2 콘택 플러그들(161)이 제공될 수 있다. 상기 제 2 콘택 플러그들(161)은 상기 제 2 불순물 영역들(112b)과 각각 연결될 수 있다. 상기 제 2 콘택 플러그들(161)의 상면은 상기 제 2 도전 패턴들(131)의 상면보다 높을 수 있으나, 이에 한정되지 않는다. 상기 제 2 콘택 플러그들(161)은 도핑된 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다.
상기 제 2 콘택 플러그들(161) 상에 연결 패드들(169)이 제공될 수 있다. 상기 연결 패드들(169)은 상기 제 2 콘택 플러그들(161) 각각 상에 배치될 수 있다. 상기 연결 패드들(169)의 하부는 상기 콘택 영역들(CR)의 상부를 점유할 수 있다. 상기 연결 패드들(169)의 상부는 상기 비트 라인 구조체들(BL) 상으로 연장될 수 있다. 상기 연결 패드들(169)은 배리어층(167) 및 금속층(168)을 포함할 수 있다. 일 예로, 상기 배리어층(167)은 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 금속층(168)은 티타늄, 텅스텐, 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 상기 연결 패드들(169)은 분리 영역(183) 내에 제공되는 분리 절연층(185)에 의하여 서로 이격될 수 있다. 상기 분리 절연층(185)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제 2 콘택 플러그들(161)과 상기 연결 패드들(169) 사이에 오믹층(164)이 제공될 수 있다. 상기 오믹층(164)은 텅스텐 실리사이드, 티타늄 실리사이드 또는 탄탈륨 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
상기 비트 라인 구조체들(BL)의 양 측벽들 상에 스페이서 구조체들(SS)이 제공될 수 있다. 상기 스페이서 구조체들(SS) 각각은 상기 비트 라인 구조체들(BL)의 측벽 상에 차례로 배치되는 제 1 스페이서(11), 제 2 스페이서(21), 및 제 3 스페이서(31)를 포함할 수 있다. 본 발명의 실시예들에 따르면, 상기 스페이서 구조체들(SS) 각각은 상기 제 2 스페이서(21) 및 상기 제 3 스페이서(31)의 상면을 덮는 제 4 스페이서(41)를 포함할 수 있다(도 3c 참조). 상기 스페이서 구조체들(SS)은 상기 비트 라인 구조체들(BL)을 따라 제 2 방향(D2)으로 연장될 수 있다. 일 예로, 상기 제 1 스페이서(11)는 상기 기판(100) 상부에 형성되는 오프닝(109)의 측벽 및 하면을 따라 콘포멀하게 연장될 수 있다. 상기 오프닝(109)을 채우는 갭필 절연층(118)이 제공될 수 있다. 상기 갭필 절연층(118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제 3 스페이서(31)는 상기 제 1 스페이서(11)와 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 1 및 제 3 스페이서들(11, 31)은 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 스페이서(21)는 상기 제 1 스페이서(11)와 상기 제 3 스페이서(31) 사이에 제공될 수 있다. 상기 제 2 스페이서(21)는 실리콘 산화물을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 스페이서(21)는 그 내부에 보이드(void)를 포함할 수 있다. 상기 제 4 스페이서(41)는 상기 제 1 및 제 3 스페이서들(11, 31)과 동일한 물질로 형성될 수 있다.
상기 연결 패드들(169) 상에 데이터 저장부들(DS)이 제공될 수 있다. 각각의 상기 데이터 저장부들(DS)은 제 4 층간 절연막(194)을 관통하는 제 1 상부 콘택(197)을 통하여 상기 연결 패드들(169)에 전기적으로 접속될 수 있다. 각 데이터 저장부(DS)는 상기 연결 패드들(169) 및 제 2 콘택 플러그들(161)을 통하여 상기 제 2 불순물 영역들(112b)에 전기적으로 접속될 수 있다. 상기 데이터 저장부(DS)는 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 이와는 달리 상기 데이터 저장부(DS)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 또는, 상기 데이터 저장부(DS)는 상변화물질 또는 가변저항물질을 포함할 수 있다.
상기 주변 회로 영역(PCR)에 주변 트랜지스터들(PT)이 제공될 수 있다(도 3b 참조). 일 예로, 상기 주변 트랜지스터들(PT)은 주변 게이트 전극(PG), 주변 게이트 절연막(PI), 및 소스/드레인 영역(103)을 포함할 수 있다. 일 예로, 상기 주변 트랜지스터들(PT)은 워드 라인 드라이버의 일부일 수 있으나 이에 한정되지 않는다.
상기 주변 회로 영역(PCR)의 기판(100)의 상부에 연결되는 주변 콘택 플러그(PC)가 제공될 수 있다. 상기 주변 콘택 플러그(PC)는 상기 주변 트랜지스터들(PT), 보다 상세하게는 상기 소스/드레인 영역(103)에 연결될 수 있다. 일 예로, 상기 주변 콘택 플러그(PC)는 제 1 내지 제 3 층간 절연막들(191, 192, 193)을 관통하는 제 2 콘택홀(H2) 내에 제공될 수 있다. 상기 주변 콘택 플러그(PC)는 배리어층(155) 및 금속층(154)을 포함할 수 있다. 일 예로, 상기 배리어층(155)은 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 금속층(154)은 티타늄, 텅스텐, 및 탄탈륨 중 적어도 하나를 포함할 수 있다.
상기 주변 콘택 플러그(PC)는 제 2 상부 콘택(198)을 통하여 제 1 주변 배선(PL)과 연결될 수 있다. 일 예로, 상기 제 2 상부 콘택(198)은 제 4 및 제 5 층간 절연막들(194, 195)을 관통하여 상기 주변 콘택 플러그(PC)와 상기 제 1 주변 배선(PL)을 연결할 수 있다.
상기 워드 라인들(WL)의 단부에 연결되는 워드 라인 콘택 플러그들(LC)이 제공될 수 있다. 상기 워드 라인 콘택 플러그들(LC)은 상기 주변 회로 영역(PCR)에 제공될 수 있다. 상기 워드 라인들(WL)이 단부들은 상기 워드 라인들(WL)의 연장 방향, 즉 상기 제 1 방향(D1)으로 노출되는 콘택면(CS)을 포함할 수 있다. 상기 워드 라인들(WL)과 상기 워드 라인 콘택 플러그들(LC)은 상기 콘택면(CS)을 통하여 연결될 수 있다. 일 예로, 상기 워드 라인들(WL) 각각은 실질적으로 제 1 방향(D1)과 평행한 한 쌍의 측벽들을 포함하고, 상기 콘택면(CS)은 상기 한 쌍의 측벽들을 연결할 수 있다.
도 4에 도시된 바와 같이, 상기 콘택면(CS)은 하부 패턴(BE) 즉, 금속 패턴의 측벽의 일부인 제 1 콘택면(S1)과 상부 패턴(UE) 즉, 반도체 패턴의 측벽의 일부인 제 2 콘택면(S2)을 포함할 수 있다. 즉, 상기 워드 라인 콘택 플러그들(LC)은 상기 워드 라인들(WL)의 측벽과 연결될 수 있다. 상기 제 1 콘택면(S1)의 넓이는 상기 제 2 콘택면(S2)의 넓이보다 클 수 있다.
상기 워드 라인 콘택 플러그들(LC)은 상기 제 1 콘택면(S1)과 상기 제 2 콘택면(S2)의 경계에 인접한 부분에 단차부(ST)를 포함할 수 있다. 일 예로, 상기 콘택면(CS)은 단차면을 포함하고, 상기 단차부(ST)는 상기 단차면과 접할 수 있다. 일 예로, 상기 단차면은 상기 제 1 콘택면(S1)의 일부일 수 있다. 상기 워드 라인 콘택 플러그들(LC)의 폭은 상기 단차부(ST)에서 불연속적으로 감소할 수 있다.
각 워드 라인 콘택 플러그(LC)는 상기 워드 라인들(WL)과 일부가 오버랩될 수 있다. 일 예로, 상기 워드 라인 콘택 플러그(LC)의 하부는 상기 워드 라인들(WL)과 오버랩되는 제 1 부분(R1) 및 상기 소자 분리막(102)과 오버랩되는 제 2 부분(R2)을 포함할 수 있다. 즉, 상기 제 2 부분(R2)은 상기 워드 라인(WL)과 오버랩되지 않을 수 있다. 상기 제 1 부분(R1)은 상기 콘택면(CS)과 접하며, 상기 제 2 부분(R2)은 상기 소자 분리막(102)과 접할 수 있다.
상기 워드 라인 콘택 플러그들(LC)은 평면적 관점에서 제 1 방향(D1)으로 장축(LX)을 가질 수 있다(도 2 참조). 일 예로, 상기 워드 라인 콘택 플러그들(LC)은 상기 제 1 방향(D1)으로 긴 바(bar) 형상을 가질 수 있다. 이와는 달리, 상기 워드 라인 콘택 플러그들(LC)은 상기 제 1 방항(D1)으로 긴 타원 형상을 가질 수 있다. 상기 워드 라인 콘택 플러그들(LC)의 단축(SX)과 장축(LX)의 비는 약 1:2 내지 약 1:7일 수 있다.
상기 워드 라인 콘택 플러그들(LC)은 배리어층(151) 및 금속층(152)을 포함할 수 있다. 일 예로, 상기 배리어층(151)은 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 금속층(152)은 티타늄, 텅스텐, 및 탄탈륨 중 적어도 하나를 포함할 수 있다.
상기 워드 라인 콘택 플러그들(LC)의 상면들(T1)은 상기 주변 콘택 플러그(PC)의 상면(T2)과 실질적으로 동일한 레벨일 수 있다. 상기 연결 패드들(169)의 상면들(T3)은 상기 워드 라인 콘택 플러그들(LC)의 상면들(T1) 및 상기 주변 콘택 플러그(PC)의 상면(T2)과 실질적으로 동일한 레벨일 수 있다.
상기 워드 라인 콘택 플러그들(LC)은 제 3 상부 콘택(196)을 통하여 제 2 주변 배선(ML)과 연결될 수 있다. 일 예로, 상기 제 3 상부 콘택(196)은 제 4 및 제 5 층간 절연막들(194, 195)을 관통하여 상기 워드 라인들(WL)과 상기 제 1 주변 배선(PL)을 연결할 수 있다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 5를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 상기 주변 회로 영역(PCR)은 상기 셀 어레이 영역(CAR)을 사이에 두고 배치되는 제 1 주변 회로 영역(P1) 및 제 2 주변 회로 영역(P2)을 포함할 수 있다. 워드 라인들(WL) 각각의 양 단부들은 상기 제 1 주변 회로 영역(P1) 및 상기 제 2 주변 회로 영역(P2)에 배치될 수 있다.
각 워드 라인들(WL)은 상기 제 1 주변 회로 영역(P1) 또는 상기 제 2 주변 회로 영역(P2)에서 워드 라인 콘택 플러그들(LC)과 연결될 수 있다. 일 예로, 홀수 번째 워드 라인들(WL)은 상기 제 2 주변 회로 영역(P2)에서 상기 워드 라인 콘택 플러그들(LC)와 연결되고, 짝수 번째 워드 라인들(WL)은 상기 제 1 주변 회로 영역(P1)에서 상기 워드 라인 콘택 플러그들(LC)과 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 워드 라인들(WL)은 각각 라인부(line portion)(LP) 및 상기 라인부(LP)의 양단에 배치되는 단부들(end portions)(EP)을 포함할 수 있다. 상기 워드 라인 콘택 플러그들(LC)은 상기 단부들(EP)과 접속될 수 있다. 상기 단부들(EP)의 제 2 방향(D2)으로의 폭은 상기 라인부(LP)의 제 2 방향(D2)으로의 폭보다 클 수 있다. 상기 단부들(EP)의 평면적 형상은 원형으로 도시되었으나, 이와는 달리 타원형 또는 직사각형 등 다양하게 변경될 수 있다.
상기 워드 라인들(WL)의 상기 단부들(EP)은 제 2 방향(D2)을 따라서 지그재그 형태로 배열될 수 있다. 일 예로, 상기 제 1 주변 회로 영역(P1)에 배치되는 상기 단부들(EP)은 제 2 방향(D2)을 따라서 지그재그 형태로 배열될 수 있다. 일 예로, 제 1 단부들(EP1) 및 상기 제 1 단부들(EP1)로부터 제 1 방향(D1)으로 쉬프트된 제 2 단부들(EP2)이 제 2 방향(D2)을 따라 교대로 배치될 수 있다. 본 발명의 실시예들에 따르면, 상기 제 1 단부들(EP1)과 상기 제 2 단부들(EP2) 사이에 제 3 단부들(EP3)이 제공될 수 있다. 상기 제 3 단부들(EP3)은 인접하는 한 쌍의 제 1 단부(EP1) 및 제 2 단부(EP2) 사이에 배치될 수 있다. 그 결과, 상기 워드 라인들(WL)은 상기 제 2 방향(D2)을 따라서 상기 단부들(EP)이 물결 형태로 배치될 수 있다.
상기 단부들(EP)에 연결되는 상기 워드 라인 콘택 플러그들(LC)도 제 2 방향(D2)을 따라서 지그재그 형태로 배열될 수 있다. 일 예로, 상기 제 1 주변 회로 영역(P1)에 배치되는 상기 워드 라인 콘택 플러그들(LC)은 제 2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 도시된 바와 같이, 상기 제 2 주변 회로 영역(P2)에 배치되는 상기 워드 라인 콘택 플러그들(LC)은 제 2 방향(D2)을 따라 배치될 수 있으나, 이와는 달리 제 1 주변 회로 영역(P1) 내의 워드 라인 콘택 플러그들(LC)과 같이 지그재그 형태로 배열될 수 있다.
도 6을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 도 5와는 달리 라인부(LP)와 단부들(EP)의 제 2 방향(D2)으로의 폭이 실질적으로 동일할 수 있다. 제 1 주변 회로 영역(P1) 내에 배치된 상기 단부들(EP)은 제 2 방향(D2)을 따라 일 열로 배치될 수 있다. 상기 제 1 주변 회로 영역(P1) 내에 배치된 상기 워드 라인 콘택 플러그들(LC)도 제 2 방향(D2)을 따라서 일 열로 배치될 수 있다. 제 2 주변 회로 영역(P2) 내에 배치된 상기 단부들(EP)은 제 2 방향(D2)을 따라 일 열로 배치될 수 있다. 상기 제 2 주변 회로 영역(P2) 내에 배치된 상기 워드 라인 콘택 플러그들(LC)도 제 2 방향(D2)을 따라서 일 열로 배치될 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 워드 라인들(WL)의 단부들(EP)의 형상이 서로 다를 수 있다. 일 예로, 홀수 번째 워드 라인들(WL)의 단부들(EP)의 일면은 비스듬한(slanted) 형상을 가질 수 있다. 이와는 달리 짝수 번째 워드 라인들(WL)의 단부들(EP)의 일면은 실질적으로 제 2 방향(D2)에 평행할 수 있다. 상기 제 1 주변 회로 영역(P1)에 배치되는 상기 워드 라인 콘택 플러그들(LC)은 제 2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다.
도 8a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로 도 2의 A-A'선에 따른 단면도들이다. 도 8b 내지 도 9b는 도 2의 B-B'선에 따른 단면도들이다. 도 8c 내지 도 9c는 도 2의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 2, 도 8a 내지 도 8c를 참조하면, 기판(100)에 소자 분리막(102)을 형성하여, 셀 어레이 영역(CAR)에 활성부들(ACT)을 정의할 수 있다. 상기 기판(100)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자 분리막(102)는 상기 소자분리 트렌치를 채울 수 있다. 평면적으로, 상기 활성부들(ACT)은 제 3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 상기 소자 분리막(102)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여, 상기 활성부들(ACT)의 상부에 불순물 영역을 형성할 수 있다. 상기 활성부들(ACT) 및 소자 분리막(102)을 패터닝하여, 리세스 영역들(105)을 형성할 수 있다. 한 쌍의 상기 리세스 영역들(105)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 리세스 영역들(105)에 의해 상기 불순물 영역들도 분리되어 제 1 불순물 영역(112a)과 제 2 불순물 영역(112b)을 형성할 수 있다.
게이트 유전막(115)을 상기 리세스 영역들(105)의 내면 상에 형성할 수 있다. 상기 게이트 유전막(115)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 이어서, 게이트 도전층이 상기 리세스 영역들(105)을 채우도록 형성될 수 있으며, 상기 게이트 도전층을 식각하여 상기 리세스 영역들(105) 내에 워드 라인들(WL)을 각각 형성할 수 있다. 일 예로, 상기 게이트 도전층은 금속층 및 상기 금속층 상의 반도체층을 포함할 수 있다. 그 결과, 상기 워드 라인들(WL)은 차례로 적층된 하부 패턴(BE) 및 상부 패턴(UE)을 포함할 수 있다.
상기 워드 라인들(WL)의 상면들은 상기 활성부들(ACT)의 상면들 보다 낮도록 리세스 될 수 있다. 상기 기판(100) 상에 절연막을 적층하여 상기 리세스 영역들(105)을 채우고 식각하여 상기 워드 라인들(WL) 상에 각각 워드 라인 캐핑 패턴(117)을 형성할 수 있다.
상기 기판(100)의 전면 상에 절연막과 도전층을 차례로 형성하고 패터닝하여 차례로 적층된 하부 절연 패턴(101)과 제 1 도전 패턴(122)을 형성할 수 있다. 상기 하부 절연 패턴(101)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중에서 적어도 하나로 형성될 수 있다. 상기 하부 절연 패턴(101)은 복수개가 서로 이격된 형태로 형성될 수 있다. 상기 제 1 도전 패턴(122)도 상기 하부 절연 패턴(101)의 평면적 형상에 상응하는 형상을 가질 수 있다. 상기 하부 절연 패턴(101)은 이웃하는 두 개의 활성부들(ACT)의 단부들, 즉 이웃하는 상기 제 2 불순물 영역들(112b)을 동시에 덮도록 형성될 수 있다. 상기 하부 절연 패턴(101)과 상기 제 1 도전 패턴(122)을 식각 마스크로 이용하여 상기 소자 분리막(102), 상기 기판(100) 및 상기 워드 라인 캐핑 패턴(107)의 상부를 식각하여 오프닝(109)을 형성할 수 있다. 상기 오프닝(109)은 상기 제 1 불순물 영역들(112a)을 노출시킬 수 있다.
상기 오프닝(109)을 채우는 예비 콘택 패턴이 형성될 수 있다. 상기 예비 콘택 패턴은 상기 기판(100) 상에 도전층을 적층하고 평탄화 공정을 진행하여 형성될 수 있다. 일 예로, 상기 예비 콘택 패턴은 폴리 실리콘으로 형성될 수 있다. 상기 제 1 도전 패턴(122) 상에 차례로 제 2 도전층 및 마스크 패턴(141)을 형성한 후, 상기 마스크 패턴(141)을 식각 마스크로 상기 제 2 도전층 및 상기 제 1 도전 패턴(122)을 차례로 식각할 수 있다. 일 예로, 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 그 결과, 제 1 도전 패턴(122), 제 2 도전 패턴(131) 및 마스크 패턴(141)을 포함하는 비트 라인 구조체들(BL)이 형성될 수 있다. 상기 예비 콘택 패턴은 함께 식각되어 제 1 콘택 플러그들(126)이 형성될 수 있다.
상기 비트 라인 구조체들(BL)의 측벽들 상에 제 1 스페이서(11)가 형성될 수 있다. 일 예로, 상기 제 1 스페이서(11)는 화학 기상 증착 또는 원자층 증착으로 형성될 수 있다. 상기 제 1 스페이서(11)는 상기 오프닝(109)의 측벽 및 하면을 따라 연장될 수 있다. 상기 제 1 스페이서(11)는 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다.
상기 오프닝(109)을 채우는 갭필 절연층(118)이 제공될 수 있다. 상기 갭필 절연층(118)은 상기 오프닝(109)을 채우는 절연층을 형성 후, 에치백 공정을 수행하여 형성될 수 있다. 상기 갭필 절연층(118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 스페이서(11)의 측벽 상에 제 2 스페이서(21) 및 제 3 스페이서(31)가 차례로 형성될 수 있다. 상기 제 2 스페이서(21)는 실리콘 산화물로 형성될 수 있다. 상기 제 3 스페이서(31)는 상기 제 1 스페이서(11)와 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 3 스페이서(31)는 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다.
상기 비트 라인 구조체들(BL) 사이에 펜스 절연 패턴들(153)이 형성될 수 있다. 상기 펜스 절연 패턴들(153)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 펜스 절연 패턴들(153) 및 상기 마스크 패턴들(141)을 식각 마스크로 하는 이방성 식각 공정에 의하여 상기 제 2 불순물 영역들(112b)을 노출하는 콘택 영역들(CR)이 형성될 수 있다. 상기 식각 공정에 의하여 상기 하부 절연 패턴들(101) 및 상기 제 1 및 제 3 스페이서들(11, 31)의 일부가 함께 제거될 수 있다.
상기 주변 회로 영역(PCR)에 주변 트랜지스터들(PT)이 형성될 수 있다. 상기 주변 트랜지스터들(PT)은 주변 게이트 전극(PG), 주변 게이트 절연막(PI), 및 소스/드레인 영역(103)을 포함할 수 있다. 상기 주변 게이트 전극(PG)은 상기 비트 라인 구조체(BL)의 형성과 함께 형성될 수 있으나 이에 한정되지 않는다. 상기 주변 트랜지스터들(PT)을 차례로 덮는 제 1 층간 절연막(191) 및 제 2 층간 절연막(192)이 형성될 수 있다. 상기 제 1 층간 절연막(191) 및 상기 제 2 층간 절연막(192)은 실리콘 산화물, 실리콘 산질화물, 및 실리콘 질화물 중 적어도 하나 이상을 포함할 수 있다.
도 2, 도 9a 내지 도 9c를 참조하면, 상기 콘택 영역들(CR)의 하부에 제 2 콘택 플러그들(161)이 형성될 수 있다. 상기 제 2 콘택 플러그들(161)은 폴리 실리콘과 같은 반도체 물질로 형성될 수 있다. 일 예로, 상기 제 2 콘택 플러그들(161)은 상기 콘택 영역들(CR)을 채우는 폴리 실리콘층을 형성한 후 에치백 공정을 수행하여 형성될 수 있다. 상기 제 2 콘택 플러그들(161)의 상면 높이는 상기 제 2 도전 패턴들(131)의 상면보다 높을 수 있다.
상기 제 2 콘택 플러그들(161)에 의하여 노출된 상기 제 2 스페이서(21) 및 상기 제 3 스페이서(31)의 상부가 식각 될 수 있다. 이후, 노출된 상기 제 1 스페이서(11)의 측벽 상에 제 4 스페이서(41)가 형성될 수 있다. 상기 제 4 스페이서(41)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일 예로, 상기 제 4 스페이서(41)는 제 1 및 제 3 스페이서들(11, 31)과 동일한 물질로 형성될 수 있다. 상기 제 4 스페이서(41)의 형성은 에치백 공정과 같은 식각 공정을 포함할 수 있으며, 상기 식각 공정 동안, 상기 제 2 콘택 플러그들(161)의 상부가 함께 식각될 수 있다.
상기 제 2 콘택 플러그들(161) 상에 오믹층들(164)이 형성될 수 있다. 상기 오믹층들(164)의 형성은 금속층의 증착 공정 및 열처리 공정을 포함할 수 있다. 상기 오믹층들(164)은 텅스텐 실리사이드, 티타늄 실리사이드 또는 탄탈륨 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
상기 주변 회로 영역(PCR)을 덮는 제 3 층간 절연막(193)이 형성될 수 있다. 상기 제 1 내지 제 3 층간 절연막들(191, 192, 193)을 관통하여 상기 워드 라인들(WL)의 단부를 노출하는 제 1 콘택홀들(H1)이 형성될 수 있다. 상기 제 1 콘택홀들(H1)의 하부는 각각 상기 워드 라인들(WL)의 콘택면(CS)을 노출할 수 있다. 상기 콘택면(CS)은 상기 하부 패턴(BE)의 측벽의 일부인 제 1 콘택면(S1)과 상기 상부 패턴(UE)의 측벽의 일부인 제 2 콘택면(S2)을 포함할 수 있다.
상기 제 1 내지 제 3 층간 절연막들(191, 192, 193)을 관통하여 상기 주변 회로 영역(PCR)의 기판(100)에 연결되는 제 2 콘택홀들(H2)이 형성될 수 있다. 일 예로, 상기 제 2 콘택홀들(H2)은 상기 주변 트랜지스터들(PT)의 소스/드레인 영역(103)을 노출할 수 있다. 상기 제 1 콘택홀들(H1)과 상기 제 2 콘택홀들(H2)은 동시에 형성될 수 있다. 즉, 상기 제 1 콘택홀들(H1)과 상기 제 2 콘택홀들(H2)은 동일한 식각 공정을 통하여 형성될 수 있다. 상기 제 1 및 제 2 콘택홀들(H1, H2)의 형성 동안, 상기 셀 어레이 영역(CAR)은 상기 제 3 층간 절연막(193)에 의하여 덮일 수 있다. 상기 제 3 층간 절연막(193)은 상기 제 1 및 제 2 콘택홀들(H1, H2)의 형성 후, 상기 셀 어레이 영역(CAR)에서 제거될 수 있다.
상기 워드 라인들(WL)은 상기 기판(100)의 상부에 매립되어 있으므로, 상기 제 1 콘택홀들(H1)은 상기 제 2 콘택홀들(H2) 보다 깊을 수 있다. 이에 따라, 상기 제 2 콘택홀들(H2)의 형성 시, 상기 기판(100)의 상부가 과도하게 식각될 수 있다. 이를 방지하기 위하여, 상기 제 1 및 제 2 콘택홀들(H1, H2)의 형성 공정은 실리콘과 같은 반도체 물질에 대하여 상대적으로 식각률이 낮은 식각 공정으로 수행될 수 있다. 그 결과, 상기 제 2 콘택홀들(H2)이 상기 기판(100) 상부에 과도한 깊이, 예를 들어 상기 소스/드레인 영역들(103)을 관통할 정도로 깊게 형성되는 문제를 해결할 수 있으나, 상기 제 1 콘택홀들(H1)이 반도체 물질을 포함하는 상기 상부 패턴들(UE)을 불완전하게 관통할 수 있다. 그 결과, 상기 제 1 콘택홀들(H1) 내에 형성되는 워드 라인 콘택 플러그들이 상기 하부 패턴들(BE)과 불완전하게 연결되어 전기적 저항을 증가시키거나 단선을 초래할 수 있다.
본 발명의 실시예들에 따르면 상기 제 1 콘택홀들(H1)은 상기 워드 라인들(WL)의 단부와 오버랩되도록 형성될 수 있다. 상기 제 1 및 제 2 콘택홀들(H1, H2)의 형성 공정은 상기 상부 패턴들(UE)에 비하여 상기 소자 분리막(102)에 대한 식각률이 높고, 이에 따라 상기 하부 패턴들(BE)의 측벽들이 쉽게 노출될 수 있다. 즉, 상기 상부 패턴들(UE)의 식각률의 영향을 최소화하면서 상기 하부 패턴들(BE)을 노출하는 상기 제 1 콘택홀들(H1)을 형성할 수 있다. 이에 따라 반도체 메모리 장치의 전기적 특성이 개선될 수 있으며, 반도체 메모리 장치의 신뢰성이 개선될 수 있다.
도 2, 도 3a 내지 도 3c를 다시 참조하면, 상기 제 1 콘택홀들(H1)에 워드 라인 콘택 플러그들(LC)이 형성될 수 있다. 상기 제 2 콘택홀들(H2)에 주변 콘택 플러그들(PC)이 형성될 수 있다. 상기 워드 라인 콘택 플러그들(LC)과 상기 주변 콘택 플러그들(PC)은 동시에 형성될 수 있다. 상기 콘택 영역들(CR) 내에 연결 패드들(169)이 형성될 수 있다. 상기 연결 패드들(169)은 상기 워드 라인 콘택 플러그들(LC) 및 상기 주변 콘택 플러그들(PC)과 동시에 형성될 수 있다. 그 결과, 상기 연결 패드들(169)의 상면들(T3), 상기 워드 라인 콘택 플러그들(LC)의 상면들(T1) 및 상기 주변 콘택 플러그들(PC)의 상면들(T2)은 실질적으로 동일한 레벨일 수 있다.
일 예로, 상기 제 1 및 제 2 콘택홀들(H1, H2)과 상기 콘택 영역들(CR) 내에 차례로 배리어층 및 금속층이 형성된 후 평탄화 공정이 수행될 수 있다. 그 결과, 각각 배리어층 및 금속층을 포함하는 워드 라인 콘택 플러그들(LC), 주변 콘택 플러그들(PC) 및 연결 패드들(169)이 형성될 수 있다.
상기 연결 패드들(169)의 형성은 배리어층(167) 및 금속층(168)의 패터닝 공정을 수행하여, 이를 관통하는 분리 영역(183)을 형성하는 것을 포함할 수 있다. 상기 분리 영역(183) 내에 분리 절연층(185)이 형성될 수 있다. 상기 연결 패드들(169)은 분리 절연층(185)에 의하여 서로 이격될 수 있다. 상기 분리 절연층(185)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함하도록 형성될 수 있다.
상기 연결 패드들(169) 상에 제 4 층간 절연막(194)이 형성될 수 있다. 상기 제 4 층간 절연막(194) 내에 제 1 상부 콘택들(197)이 형성될 수 있다. 상기 제 1 상부 콘택들(197) 상에 데이터 저장부들(DS)이 형성될 수 있다. 일 예로, 상기 데이터 저장부들(DS)은 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 상기 데이터 저장부들(DS)을 덮는 제 5 층간 절연막(195)을 형성한 후, 상기 제 4 및 제 5 층간 절연막들(194, 195)을 관통하는 제 3 상부 콘택들(196) 및 제 2 상부 콘택들(198)이 형성될 수 있다. 상기 제 4 및 제 5 층간 절연막들(194, 195)은 실리콘 산화물 또는 실리콘 산질화물로 형성될 수 있다. 상기 제 1 내지 제 3 상부 콘택들(196, 197, 198)은 텅스텐과 같은 금속 물질을 포함할 수 있다. 상기 제 2 상부 콘택들(198)과 연결되는 제 1 주변 배선들(PL)이 형성되고, 상기 제 3 상부 콘택들(196)과 연결되는 제 2 주변 배선들(ML)이 형성될 수 있다. 상기 제 1 및 제 2 주변 배선들(PL, ML)은 상기 제 5 층간 절연막(195) 상에 형성될 수 있다. 일 예로, 상기 제 1 주변 배선들(PL)과 상기 제 2 주변 배선들(ML)은 동시에 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예들에 따르면, 워드 라인 콘택 플러그들과 하부 패턴들의 연결이 개선되어 반도체 메모리 장치의 전기적 특성이 개선되고 반도체 메모리 장치의 신뢰성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판의 상부에 매립되어 제 1 방향을 따라 연장되는 워드 라인; 및
    상기 워드 라인에 연결되는 워드 라인 콘택 플러그를 포함하고,
    상기 워드 라인의 단부는 상기 제 1 방향으로 노출되는 콘택면을 포함하고,
    상기 워드 라인 콘택 플러그는 상기 콘택면과 연결되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인은 금속 패턴 및 상기 금속 패턴 상의 반도체 패턴을 포함하고,
    상기 콘택면은 상기 금속 패턴의 측벽의 일부인 제 1 콘택면 및 상기 반도체 패턴의 측벽의 일부인 제 2 콘택면을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 워드 라인 콘택 플러그는 상기 제 1 콘택면과 상기 제 2 콘택면의 경계에 인접한 영역에 단차부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 단차부는 상기 제 1 콘택면과 접하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 콘택면의 넓이는 상기 제 2 콘택면의 넓이보다 큰 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 워드 라인 콘택 플러그는 평면적 관점에서 상기 제 1 방향으로 장축을 갖는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 워드 라인 콘택 플러그는 평면적 관점에서 상기 장축과 수직하는 단축을 갖고,
    상기 단축과 상기 장축의 비율은 약 1:3 내지 약 1:7인 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판에 활성 영역들을 정의하는 소자 분리막을 더 포함하고,
    상기 워드 라인 콘택 플러그는 상기 워드 라인의 단부와 오버랩되는 제 1 부분 및 상기 소자 분리막과 오버랩되는 제 2 부분을 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 기판 상에 소자 분리막에 의하여 정의되는 활성 영역들;
    상기 활성 영역들 상의 데이터 저장부들; 및
    상기 활성 영역들과 상기 데이터 저장부들 사이의 연결 패드들을 포함하고,
    상기 워드 라인 콘택 플러그의 상면과 상기 연결 패드들의 상면들은 실질적으로 동일한 레벨인 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 워드 라인과 교차하는 비트 라인 구조체들을 포함하고,
    상기 연결 패드들 각각의 하부는 상기 비트 라인 구조체들 사이에 제공되고,
    상기 연결 패드들 각각의 상부는 상기 비트 라인 구조체들 상으로 연장되는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 주변 회로 영역 및 상기 주변 회로 영역의 기판 상부에 연결되는 주변 콘택 플러그를 더 포함하고,
    상기 워드 라인 콘택 플러그와 상기 주변 콘택 플러그의 상면은 실질적으로 동일한 레벨인 반도체 메모리 장치.
  12. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판의 상부에 매립되어 제 1 방향을 따라 상기 셀 어레이 영역으로부터 상기 주변 회로 영역으로 연장되는 워드 라인들; 및
    상기 워드 라인들의 단부들에 연결되는 워드 라인 콘택 플러그들을 포함하고,
    상기 워드 라인 콘택 플러그들 각각은 평면적 관점에서 상기 제 1 방향으로 장축을 가지며, 상기 워드 라인들의 단부들과 일부가 오버랩되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 기판에 활성 영역들을 정의하는 소자 분리막을 더 포함하고,
    상기 워드 라인 콘택 플러그들 각각은 상기 워드 라인의 단부와 오버랩되는 제 1 부분 및 상기 소자 분리막과 오버랩되는 제 2 부분을 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 워드 라인들의 단부들은 상기 제 1 방향으로 노출되는 콘택면들을 포함하고,
    상기 워드 라인 콘택 플러그들은 상기 콘택면들과 접하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 워드 라인들 각각은 금속 패턴 및 상기 금속 패턴 상의 반도체 패턴을 포함하고,
    상기 콘택면들 각각은 상기 금속 패턴의 측벽의 일부인 제 1 콘택면 및 상기 반도체 패턴의 측벽의 일부인 제 2 콘택면을 포함하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 워드 라인들의 단부들은 상기 제 1 방향과 교차하는 제 2 방향을 따라서 지그재그 형태로 배열되는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 워드 라인들의 단부들은 상기 제 2 방향을 따라 교대로 배치되는 제 1 단부들 및 제 2 단부들을 포함하고,
    상기 제 1 단부들은 상기 제 2 단부들을 기준으로 상기 제 1 방향으로 쉬프트되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 단부들과 상기 제 2 단부들 사이에 제 3 단부들을 더 포함하는 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 워드 라인들은 상기 단부들로부터 상기 셀 어레이 영역으로 연장되는 라인부들을 포함하고,
    상기 단부들의 상기 제 1 방향과 교차하는 제 2 방향으로의 폭은 상기 라인부들의 상기 제 2 방향으로의 폭보다 큰 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 워드 라인 콘택 플러그들 각각은 그 하부에 단차부를 포함하는 반도체 메모리 장치.

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