JP4498088B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
JP4498088B2
JP4498088B2 JP2004295268A JP2004295268A JP4498088B2 JP 4498088 B2 JP4498088 B2 JP 4498088B2 JP 2004295268 A JP2004295268 A JP 2004295268A JP 2004295268 A JP2004295268 A JP 2004295268A JP 4498088 B2 JP4498088 B2 JP 4498088B2
Authority
JP
Japan
Prior art keywords
contact
pattern
memory device
semiconductor memory
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004295268A
Other languages
English (en)
Other versions
JP2006108510A (ja
Inventor
紀久子 杉前
正之 市毛
耕治 橋本
聡 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004295268A priority Critical patent/JP4498088B2/ja
Priority to US11/125,274 priority patent/US7528452B2/en
Priority to KR1020050093783A priority patent/KR100655343B1/ko
Publication of JP2006108510A publication Critical patent/JP2006108510A/ja
Priority to US12/370,638 priority patent/US7847363B2/en
Application granted granted Critical
Publication of JP4498088B2 publication Critical patent/JP4498088B2/ja
Priority to US12/856,850 priority patent/US8093662B2/en
Priority to US13/332,665 priority patent/US8742529B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は配線層とコンタクトに関するものであり、特に微細なピッチで配線されたセルアレイからの引き出し部において、コントロールゲートパターン、金属配線パターン、ビット線パターン等を非一様性（Non-uniform）パターンにて形成したことを特徴とする半導体記憶装置およびその製造方法に関する。
従来の配線では引き出し部は斜めの配線を用いており、コンタクトをとるところまでの間において斜め配線によってピッチを緩和して、配線していた。しかし微細化が進み２つ目露光などを用いて一方方向にのみ高解像度を有するパターンを形成してセルの微細化を進めている。そのためセルのパターンは等間隔のライン・アンド・スペースですべて形成する必要が生じ、引き出し部の規則性が崩れたパターンを形成することができない。そのためそのようなコンタクト形成パターンのないライン・アンド・スペースのパターンにコンタクトを形成する必要が生じてきた。
一方、ゲート配線パターン等へのコンタクトではなく、ＤＲＡＭのアレイ状の活性領域を利用することによって、素子分離領域を形成後に、セルフアラインポリシリコンとポリシリコンプラグを利用して、拡散層に対してコンタクトを形成する半導体装置及びその製造方法については、特許文献１に開示されている。
特開平９−９７８８２号公報（図３３，図３５）
本発明の目的は、２重露光を用いて一部を除去した配線パターンを利用して、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ワード線或いは選択ゲート線に対するボーダーレスコンタクト（ワード線コンタクト、選択ゲートコンタクト）、ビット線引き出し部のビアコンタクト、ビット線に対するビアコンタクト等を歩留まり良く形成する半導体記憶装置およびその製造方法を提供することにある。
上記目的を達成するために、本発明の第１の特徴は、列方向に延伸する複数のビット線と、行方向に延伸する複数のワード線と、前記ワード線の終端部に各々形成された複数のワード線コンタクトとを備え、前記ワード線は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、パターン欠損領域として除去することにより互いに異なり、前記ワード線コンタクトは、更に前記ワード線の側面の一部分に接触すると共に、下地半導体基板とは接触していない半導体記憶装置であることを要旨とする。
本発明の第２の特徴は、半導体基板上に行方向に延伸する複数のワード線を形成する工程と、ワード線コンタクトに隣接するワード線の行方向の端部のパターンを除去しパターン欠損領域を形成する工程と、前記パターン欠損領域を利用して前記ワード線コンタクトを形成する工程と、列方向に延伸する複数のビット線を形成する工程とを有する半導体記憶装置の製造方法であることを要旨とする。
本発明によれば、コンタクトを形成する場合にセルルールピッチの配線に対してコンタクトをとる方法において、二回目の露光時にコンタクトの接続領域を形成し、このコンタクトの接続領域にコンタクトを配置し、しかも、このコンタクトは配線に一部分がかかって形成されたボーダーレスコンタクト（ワード線コンタクト）を形成しており、このボーダーレスコンタクトによって、歩留まり良く配線が接続されていることを特徴とする半導体記憶装置およびその製造方法を提供することができる。
微細なピッチで配線されたセルアレイからの引き出し部においてコンタクトを形成する場合にセルルールピッチの配線に対してコンタクトをとる方法において、二回目の露光時にコンタクトの接続領域を形成し、この接続領域にコンタクトを形成する。このコンタクトは配線に一部分がかかって形成されたボーダーレスコンタクトを形成しており、このボーダーレスコンタクトによって、歩留まり良く配線が接続されている。
本発明の実施の形態の説明において、「Ｍ０」とは、同一階層レベルの金属層であることを表しており、ビット線引き出し部１９、選択ゲート線引き出し部２０、タングステン電極膜５０等が相当する。同様に、「Ｍ１」とは、同一階層レベルの金属層であることを表しており、銅（Ｃｕ）電極膜６０が相当する。「Ｖ１」とは、ビアコンタクト４６に相当する。ビアコンタクト（Ｖ１−Ｍ１）１０は、Ｖ１とＭ１レベルを結合するコンタクトであり、ビアコンタクト（Ｍ０−Ｖ１）１３とは、Ｍ０とＶ１レベルを結合するコンタクトである。
次に、図面を参照して、本発明の第１乃至第１１の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１乃至第１１の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１５に示すように、列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…（図示省略）と、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２…と、ワード線ＷＬ１，ＷＬ２…の終端部に各々形成された複数のワード線コンタクト（ボーダーレスコンタクトCG）１４とを備え、ワード線ＷＬ１，ＷＬ２…は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なる構成を備える。
或いは又、ワード線コンタクト（ボーダーレスコンタクトCG）１４は、複数のワード線ＷＬ１，ＷＬ２…の内の一本のワード線の一部分に接触し、ワード線に隣接するワード線とは接触していない構成を備える。
或いは又、ワード線コンタクト（ボーダーレスコンタクトCG）１４は、更にワード線ＷＬ１，ＷＬ２…の側面の一部分に接触すると共に、下地半導体基板２６とは接触していないこと構成を備える。
或いは又、複数のワード線ＷＬ１，ＷＬ２…及び複数のワード線ＷＬ１，ＷＬ２…に平行に形成された複数の選択ゲート線ＳＧ１,ＳＧ２…の内の一部分に設定されるコンタクト形成領域と、コンタクト形成領域内に配置されるビット線コンタクト（ＣＢ）１１とを更に備える構成を有する。
或いは又、コンタクト形成領域は、複数のワード線ＷＬ１，ＷＬ２…及び複数の選択ゲート線ＳＧ１,ＳＧ２…の内の少なくとも１本をパターン欠損領域として除去することにより形成される領域である構成を有する。
或いは又、コンタクト形成領域は、ワード線ＷＬ１，ＷＬ２…の幅の１倍、或いは奇数倍の幅の寸法を有する構成を有する。
或いは又、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次階段形状に長く配置される構成を有する。
本発明の第１の実施の形態に係る半導体記憶装置は、ワード線ＷＬ１，ＷＬ２…の周辺端部において、非一様性パターンを備える。ここで、「非一様性（Non-uniform）パターン」とは、隣り合うパターン寸法がパターン形状端部において、互いに異なるパターンを意味し、例えば、パターン形状が階段状のパターン、放物線状のパターン、楕円形状のパターンあるいは、互い違いに異なる寸法のパターン等をいう。非一様性（Non-uniform）パターンはワード線パターン、選択ゲート線パターンのみならず、ビット線パターンにおいても適用可能である。更に又、ビット線引き出し部のパターン形状、或いはワード線引き出し部のパターン形状に対しても適用可能である。又、ワード線はＷＬ１，ＷＬ２…は「直線状」に配置されている。ここで、「直線状」に配置されるワード線とは、一定のラインアンドスペースで形成されていることを意味する。ワード線ＷＬ１，ＷＬ２…の線幅と、選択ゲート線ＳＧ１,ＳＧ２…の線幅は等しく同じラインアンドスペース形成されている。したがって、ワード線ＷＬ１，ＷＬ２…の線幅と、選択ゲート線ＳＧ１,ＳＧ２…の線幅は共に最小線幅で形成することができる。
本発明の第１の実施の形態に係る半導体記憶装置は、図１５に示すように、メモリセルアレイ上の列方向に延伸する複数の活性領域ＡＡi，ＡＡi+1，…ＡＡnに対応するビット線パターンと、ビット線パターンに直交し、行方向に延伸すると共に、非一様に配置される複数のワード線パターンＷＬ１，ＷＬ２…と、複数のワード線パターンに平行に配列される複数の選択ゲート線パターンＳＧ１，ＳＧ２…と、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、配線の隣の配線とは接触していないボーダーレスコンタクト１４と、複数のワード線パターン及び選択ゲート線パターンの内の一部分を２重露光により除去して形成した、コンタクト形成予定領域内に配置されたビット線コンタクト（ＣＢ）１１とを備える。
（検討例）
本発明の検討例に係る半導体記憶装置は、図４５の模式的平面図に示すように、メモリセルアレイ１とその周辺回路３を備え、メモリセルアレイの周辺端部においては、図中のＢで示すように、配線パターンの一部分における重なりを防止するために、鍵型形状の配線パターンを使用し、メモリセルアレイ内においては、図中のＡで示すように、ビット線ＢＬに相当する一定のライン・アンド・スペースの配線パターンを使用している。
同様に、本発明の検討例に係る半導体記憶装置は、図４６の模式的平面図に示すように、メモリセルブロック３３の周辺部近傍においては、図中のＣ及びＤに示すように、コンタクトホールを設定するために、斜め配線パターン４を使用している。
更に、本発明の検討例に係る半導体記憶装置は、図４７の模式的平面図に示すように、半導体チップ１００上に形成されたメモリセルアレイ１の周辺部のセンスアンプ６の領域においても、図中のＥに示すように、斜め配線パターン４の形状を備えており、メモリセルアレイ１内のビット線引き出し部１９においては、図中Ａで示すように、ビアコンタクト１３を配置する近傍領域の幅を広く形成している。
本発明の検討例に係る半導体記憶装置は、半導体チップ１００上のメモリセルアレイ内のビット線引き出し部（Ｍ０）１９の近傍において、図４８に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３及びビット線コンタクト１１を配置している。
（二重露光）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法において使用する二重露光について説明する。
（ａ）図１に示すように、半導体チップ１００上にワード線ＷＬ１，ＷＬ２のパターン，選択ゲート線ＳＧ１，ＳＧ２，ダミー配線ＤＥのパターンを形成する。
（ｂ）次に、図２に示すように、ワード線ＷＬ２の周辺部のパターンＰ１及びＰ３と、ダミー配線ＤＥのパターンＰ２に対して二重露光を実施して、これらのパターンＰ１，Ｐ２，Ｐ３を除去する。
（ｃ）次に、図３に示すように、パターンＰ１，Ｐ３が除去されたことにより形成されえるスペースを利用して、ボーダーレスコンタクト（ＣＧ）１４を配置すると共に、パターンＰ３が除去されたスペースを利用して、ビット線コンタクト（ＣＢ）１１を直線状に配置形成する。
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図４に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、一対の選択ゲート線ＳＧ１のパターンの間の間隔として、３Ｌとしている。ここで、Ｌは最小のライン・アンド・スペース（最小線幅）を表す。図４中の点線で示すように、ダミー配線ＤＥを１本分だけ二重露光によって除去することで、図４のパターン構造を実現することができる。例えば、本発明の第１の実施の形態の変形例１に係る半導体記憶装置は、図４に示すように、複数のワード線パターン及び選択ゲート線パターンの内の一本を２重露光により除去して形成した、最小線幅Ｌの３倍の幅の寸法を有するコンタクト形成予定領域を備える。
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図５に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、選択ゲート線ＳＧ２と選択ゲート線ＳＧ１のパターンの間の間隔として、５Ｌとしている。図５中の点線で示すように、ダミー配線ＤＥと選択ゲート線ＳＧ１を１本分だけ二重露光によって除去することで、図５のパターン構造を実現することができる。例えば、本発明の第１の実施の形態の変形例２に係る半導体記憶装置は、図５に示すように、複数のワード線パターン及び選択ゲート線パターンの内の二本を２重露光により除去して形成した、最小線幅Ｌの５倍の幅の寸法を有するコンタクト形成予定領域を備える。
（第１の実施の形態の変形例３）
本発明の第１の実施の形態の変形例３に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図６に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、一対の選択ゲート線ＳＧ２のパターンの間の間隔として、７Ｌとしている。図６中の点線で示すように、ダミー配線ＤＥと一対の選択ゲート線ＳＧ１を二重露光によって除去することで、図６のパターン構造を実現することができる。
例えば、本発明の第１の実施の形態の変形例３に係る半導体記憶装置は、図６に示すように、複数のワード線パターン及び選択ゲート線パターンの内の三本を２重露光により除去して形成した、最小線幅Ｌの７倍の幅の寸法を有するコンタクト形成予定領域を備える。
本発明の第１の実施の形態の変形例１〜３においては、最小線幅Ｌの３倍、５倍、７倍の幅の寸法を有するコンタクト形成予定領域を備える例について説明したが、これらの値に限られるものではないことは勿論である。最小線幅Ｌの１倍であってもよく、或いは又、９倍、１１倍の幅の寸法を有するコンタクト形成予定領域を備えていても良い。更に一般的には、最小線幅Ｌの２ｋ−１（ｋは１以上の正の整数）倍の幅の寸法を有するコンタクト形成予定領域を備えていても良い。
（製造方法）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法を以下に説明する。図７乃至図１０は、図３のＩ−Ｉ線に沿う模式的素子断面構造図に対応し、図１１は、図３のＩＩ―Ｉ線に沿う模式的素子断面構造に対応する。
（ａ）図７に示すように、ウェル若しくは半導体基板２６上にゲート絶縁膜３０、例えばポリシリコンからなるフローティングゲート８、例えばアルミナ膜からなるゲート間絶縁膜７、例えばポリシリコンからなるコントロールゲート２を順次形成後、全面にハードマスク２８を形成し、更にリソグラフィーとパターニングによってレジスト２７のパターンを形成する。
（ｂ）次に、図８に示すように、レジスト２７のパターンをマスクとして、コントロールゲート２の表面が露出するまで、ハードマスク２８をエッチングにより除去する。
（ｃ）次に、図９に示すように、レジスト４０のパターンをリソグラフィーとパターニングによって形成後、ハードマスク２８のパターンを1本分を二重露光によって除去する。
（ｄ）次に、図１０に示すように、レジスト４０を除去後、ハードマスク２８のパターンを利用して、全面エッチングを実施して、ゲート絶縁膜３０、フローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造を形成する。
（ｅ）次に、図１１に示すように、全面に層間絶縁膜３６を堆積し、リソグラフィーとパターニングによって、ビット線コンタクト（ＣＢ）１１及びボーダーレスコンタクト（ＣＧ）１４を形成する。
（第１の実施の形態の変形例４）
本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法を以下に説明する。
（ａ）図１２に示すように、半導体チップ１００上にワード線若しくは選択ゲート線のパターンを形成後、これらの電極配線パターン上のボーダーレスコンタクトの形成予定領域となる二重露光領域１６を設定する。
この二重露光領域１６は、例えばレチクルの交換のみで、同じレジストに２回露光現像工程（ＰＥＰ）を実施することによって、形成することができる。
（ｂ）次に、図１３に示すように、ビット線コンタクト（ＣＢ）１１の形成予定領域となるパターンＰ２と、ソース線コンタクト（ＣＳ）１２の形成予定領域となるパターンＰ４に対して２重露光を実施して、パターンＰ２及びＰ４を除去する。
（ｃ）次に、図１４に示すように、ビット線コンタクト（ＣＢ）１１を直線状に配置形成すると共に、ソース線コンタクト（ＣＳ）１２及びボーダーレスコンタクト（ＣＧ）１４を形成する。
（第１の実施の形態の変形例５）
本発明の第１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターンは、図１５に示すように、非一様性パターン形状として階段状構造を有する。
（素子断面構造）
図１５のＩ−Ｉ線に沿うボーダーレスコンタクト部分の模式的素子断面構造は、図１６に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に積層構造として配置されるフローティングゲート８、ゲート間絶縁膜７及びコントロールゲート２とから形成されるスタックゲート構造と、コントロールゲート２上にバリアメタル９を介して接触するボーダーレスコンタクト１４とから構成される。ボーダーレスコンタクト１４は、図１５及び図１６に示すように、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、接触する配線の隣の配線とは接触していない。更に詳細には、図１６に示すように、メモリセルアレイ端から引き出された配線の側面の一部分に接触するが、下地のウェル若しくは半導体基板２６とは接触していない。
比較的セルルールピッチが緩やかな場合のコンタクトの構造例は、図１７（ａ）に示すように、フローティングゲート８、層間絶縁膜７及びコントロールゲート２からなるスタックゲート構造に対して、層間絶縁膜５８を介して一部重なりをもってセルフアライン形成されたビット線コンタクト（ＣＢ）１１及び、図１７（ｂ）に示すように、スタックゲート構造に隣接して形成されるソース線コンタクト（ＣＳ）１２のように表される。
一方、セルルールピッチが更に微細化された場合のコンタクトの構造例は、図１８（ａ）に示すように、フローティングゲート８、層間絶縁膜７及びコントロールゲート２からなるスタックゲート構造に対して、コントロールゲート２上に形成されるボーダーレスコンタクト１４及び、選択ゲート電極１５上に形成される選択ゲートコンタクト（ＳＧ）１５ａ、図１８（ｂ）に示すように、拡散層に対するビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２のように表される。
図１５のＩＩＩ−ＩＩＩ線に沿うボーダーレスコンタクト１４（ＣＧ）及び選択ゲート線引き出し部（Ｍ０）２０の部分の模式的素子断面構造は、図１９に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に配置される選択ゲート電極（ＳＧ１，ＳＧ２）１５と、選択ゲート電極１５上にバリアメタル１０を介して接触するボーダーレスコンタクト１４と、ボーダーレスコンタクト１４の接触する選択ゲート線引き出し部（Ｍ０）２０とから構成される。
図１５のＩＩ−ＩＩ線に沿うボーダーレスコンタクト１４（ＣＧ）及び選択ゲート線引き出し部（Ｍ０）２０の部分の模式的素子断面構造は、図２０に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に配置される選択ゲート電極（ＳＧ１，ＳＧ２）１５と、選択ゲート電極１５上にバリアメタル１０を介して接触するボーダーレスコンタクト１４と、ボーダーレスコンタクト１４の接触する選択ゲート線引き出し部（Ｍ０）２０とから構成される。メモリセルアレイ端から引き出された一対の選択ゲート線１５の両方の一部分に接触し、一対の選択ゲート配線の隣の配線とは接触していないボーダーレスコンタクト１４を備える。
以上のように、本発明の第１の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図２１に示すように、メモリセルアレイ上の列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…と、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に直交し、行方向に延伸する複数のワード線ＷＬi-1，ＷＬi，ＷＬi+1…（図示省略）と、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…はそれぞれ非一様パターンにてストライプ状に配置され、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の列方向に沿った終端部において、ビット線のパターン欠損領域を挟んでビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…上に配置され、行方向に直線状に配列されるビアコンタクト（Ｍ０−Ｖ１）１３とを備える。
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３の行方向のピッチは、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…が行方向に配列されるピッチの２倍である構成を有する。
或いは又、金属埋め込み層を更に備え、ビアコンタクト（Ｍ０−Ｖ１）１３は、金属埋め込み層の一部分に接触する構成を有する。
或いは又、金属埋め込み層は、タングステン電極膜５０である構成を有する。
本発明の第２の実施の形態に係る半導体記憶装置は、図２１に示すように、半導体チップ１００上に形成されるビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4に対応して形成されるビット線引き出し部（Ｍ０）１９において非一様性パターンを備え、ビット線コンタクト（ＣＢ）１１の配置パターンピッチに対して、ビアコンタクト（Ｍ０−Ｖ１）１３の配置パターンピッチは倍ピッチの関係にある。
即ち、本発明の第２の実施の形態に係る半導体記憶装置は、図２１を参照して、メモリセルアレイ上の列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…のパターンと、ビット線パターンに直交し、行方向に延伸する複数のワード線パターン（図示省略）と、複数のビット線パターン上にそれぞれ非一様に配置され、ストライプ形状を有する複数のビット線引き出し部（Ｍ０）１９と、ビット線引き出し部（Ｍ０）１９の終端部分近傍において、二重露光によりビット線引き出し部（Ｍ０）１９の一部のパターンＰ５，Ｐ６（図２２）を除去した領域を挟んでビット線引き出し部（Ｍ０）１９上に配置されるビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビアコンタクト（Ｍ０−Ｖ１）１３は、ビット線引き出し部（Ｍ０）１９のパターンの倍のピッチで行方向に配置される構成を備える。
或いは又、メモリセルアレイ内に形成された例えば、タングステン電極膜（Ｍ０）５０からなる金属埋め込み層を更に備え、ビット線引き出し部（Ｍ０）１９の終端部分近傍において配置されるビアコンタクト（Ｍ０−Ｖ１）１３は、タングステン電極膜（Ｍ０）５０の一部分に接触する構成を有する。
（ビット線引き出し部の形成方法）
（ａ）図２２に模式的に示すように、半導体チップ１００上において、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するビット線引き出し部（Ｍ０）１９の電極パターンを形成後、パターンＰ５及びＰ６で示されるパターンを形成する。
（ｂ）次に、図２３に模式的に示すように、二重露光によって、パターンＰ５及びＰ６に相当する終端部分のパターンを除去すると共に、ビアコンタクト（Ｍ０−Ｖ１）１３を最小ライン・アンド・スペースの倍のピッチで配置する。
（ｃ）更に、図２１に示すように、ビット線コンタクト（ＣＢ）１１を各ビット線引き出し部（Ｍ０）１９に対して配置する。
（製造方法）
本発明の第２の実施の形態に係る半導体記憶装置は、図２１のＩ―Ｉ線に沿う模式的素子断面構造を用いて、以下の製造工程に従って形成することができる。
（ａ）図２４に示すように、層間絶縁膜３８上にマスク５４を用いて、ビット線引き出し部（Ｍ０）１９に対応する金属配線形成用のパターンを形成する。
（ｂ）次に、図２５に示すように、レジスト５２のパターンをリソグラフィーとパターニングにより形成後、エッチングを実施して層間絶縁膜３８に対して、金属埋め込み層形成予定領域５６を形成する。
（ｃ）次に、図２６に示すように、金属埋め込み層形成予定領域５６の内側にバリアメタル４２を形成後、レジスト５２及びマスク５４を除去し、全面に例えばタングステン電極膜５０を厚く形成する。
（ｄ）次に、図２７に示すように、エッチング若しくは化学的機械的研磨技術（ＣＭＰ）等の技術を用いて、タングステン電極膜５０を層間絶縁膜３８が露出するまで平坦化し、除去する。
（ｅ）更に、図２８の拡大図に示すように、層間絶縁膜４８を堆積後、上記（ａ）〜（ｄ）の工程と同様に、ビアコンタクト１３形成用のパターンを形成し、層間絶縁膜４８をエッチングにより除去し、タングステン電極膜（Ｍ０）の表面を露出し、バリアメタル４４を形成後、金属膜若しくはポリシリコン等によって、ビアコンタクト（Ｖ１）４６を埋め込み、ビアコンタクト（Ｍ０−Ｖ１）１３を形成する。
本発明の第２の実施の形態に係る半導体記憶装置によれば、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…と、行方向に延伸する複数のワード線ＷＬi-1，ＷＬi，ＷＬi+1…（図示省略）と、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の終端部上に各々形成された複数のビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…は直線状に形成され、少なくとも隣接する２本のビット線の列方向の長さは、互いに異なる構成を有する。
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３は、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の内の一本のビット線の一部分に接触し、ビット線に隣接するビット線とは接触していない構成を有する。
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３の上部に配置され、ビアコンタクト（Ｍ０−Ｖ１）１３の一部分に対して接触する電極膜からなる別のビアコンタクト（Ｖ１−Ｍ１）１０を更に備える。
或いは又、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…は、中心部分は短く、行方向に順次階段形状に長く配置される構成を有する。
本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、半導体チップ１００上に形成されるビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部において、階段状の非一様性パターンを備え、ビアコンタクト（Ｍ０−Ｖ１）１３を配置し、更にビアコンタクト（Ｍ０−Ｖ１）１３に対して、ビアコンタクト（Ｖ１−Ｍ１）１０を配置する構成を有する。
即ち、本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、メモリセルアレイ上の列方向に延伸すると共に、非一様に配置される複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…のパターンと、ビット線パターンに直交し、行方向に延伸する複数のワード線パターン（図示省略）と、メモリセルアレイ上のビット線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触するビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビアコンタクト（Ｍ０−Ｖ１）１３は接触する配線の隣の配線とは接触していない構成を有する。
更に、図３６に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３の一部分に対して接触する更に別のビアコンタクト（Ｖ１−Ｍ１）１０を備える。
本発明の第３の実施の形態に係る半導体記憶装置によれば、図３２乃至図３５に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３の上部に対して、ビアコンタクト（Ｖ１−Ｍ１）１０を形成する。
（ビット線パターンの周辺端部の形成方法）
（ａ）図３０に模式的に示すように、半導体チップ１００上において、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4に対応するパターンを形成後、パターンＰ７で示されるパターンを形成する。
（ｂ）次に、図３１に模式的に示すように、二重露光によって、パターンＰ７に相当する周辺端部分のパターンを除去すると共に、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に配置する。
（製造方法）
本発明の第３の実施の形態に係る半導体記憶装置は、図２９のＩ―Ｉ線に沿う模式的素子断面構造を用いて、以下の製造工程に従って形成することができる。
（ａ）図３２に示すように、ビアコンタクト（Ｖ１）４６を形成後、層間絶縁膜６８を堆積し、更に層間絶縁膜６８上にマスク７２を用いて、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応する金属配線形成用のパターンを形成し、レジスト７０を塗布後、リソグラフィーとパターニングによって、レジスト７０のパターンを形成し、エッチングを実施して図２９に対応するビット線ＢＬj-2，ＢＬj-1，ＢＬjに対応するパターン部分の層間絶縁膜６８をビアコンタクト（Ｖ１）４６の表面が露出するまで除去する。
（ｂ）次に、図３３に示すように、エッチング除去された溝部分にバリアメタル６２を形成し、溝底部においてビアコンタクト（Ｖ１）４６が露出した溝内においては、バリアメタル６２とビアコンタクト（Ｖ１）４６を接触させる。
（ｃ）次に、図３４に示すように、マスク７２及びレジスト７０を除去し、全面に例えば銅（Ｃｕ）電極膜６０を厚く形成する。
（ｄ）次に、図３５に示すように、エッチング若しくは化学的機械的研磨技術（ＣＭＰ）等の技術を用いて、銅（Ｃｕ）電極膜６０を層間絶縁膜６８が露出するまで平坦化し、除去する。
以上の製造工程によって、最終的に図３６の拡大図に示すように、ビアコンタクト（Ｖ１−Ｍ１）１０を形成することができる。
本発明の第３の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することができる。
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置は、図３７に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次放物線形状に長く配置される。
本発明の第４の実施の形態に係る半導体記憶装置は、図３７に示すように、ワード線ＷＬ１，ＷＬ２…の周辺端部において、二重露光によって除去された放物線形状の非一様性パターンを備える。放物線形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
本発明の第４の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
本発明の第４の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第４の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
本発明の第４の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された放物線形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体記憶装置は、図３８に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は長く、列方向に順次楕円形状に長く短く配置される。
本発明の第５の実施の形態に係る半導体記憶装置は、図３８に示すように、ワード線ＷＬ１，ＷＬ２…の周辺端部において、二重露光によって除去された非一様性パターンを備える。楕円形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
本発明の第５の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
本発明の第５の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても楕円形状の非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第５の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
本発明の第５の実施の形態に係る半導体記憶装置及びその製造方法によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された楕円形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
（第６の実施の形態）
本発明の第６の実施の形態に係る半導体記憶装置は、図３９に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次放物線形状に長く配置される。
本発明の第６の実施の形態に係る半導体記憶装置は、図３９に示すように、ワード線ＷＬ１，ＷＬ２…の両側の周辺端部において、二重露光によって除去された放物線形状の非一様性パターンを備える。放物線形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
本発明の第６の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
本発明の第６の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第６の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
本発明の第６の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの両側の周辺端部分において、二重露光によって除去された放物線形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
（第７の実施の形態）
（ＮＡＮＤ型）
本発明の第７の実施の形態に係る半導体記憶装置は、図４０に示すように、ＮＡＮＤ型回路構成を備える。
ＮＡＮＤセルユニット２４は、図４０に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
本発明の第７の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層を介して複数個のメモリセルがビット線方向に直列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が配置され、更にこれらの選択ゲートトランジスタを介して、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２に接続されている。結果として、１つのメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。
本発明の第７の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
又、本発明の第７の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第７の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
（第８の実施の形態）
（ＡＮＤ型）
本発明の第８の実施の形態に係る半導体記憶装置は、図４１に示すように、ＡＮＤ型回路構成を備える。
ＡＮＤセルユニット２３は、図４１に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
図４１において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図４１に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット２３では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。ビット線側選択トランジスタＳＧＳ１のドレインは、ビット線コンタクトＣＢを介してビット線ＢＬj-1，ＢＬj，ＢＬj+1・・・に接続されている。ソース線側選択トランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
本発明の第８の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
又、本発明の第８の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第８の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
（第９の実施の形態）
（ＮＯＲ構成）
本発明の第９の実施の形態に係る半導体記憶装置は、図４２に示すように、ＮＯＲ型回路構成を備える。
図４２において、点線で囲まれた２９がＮＯＲセルユニットを示す。ＮＯＲセルユニット２９内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2に接続されている。更に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット２９が配列されており、各ワード線ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセル間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
本発明の第９の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
又、本発明の第９の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第９の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
（第１０の実施の形態）
本発明の第１０の実施の形態に係る半導体記憶装置は、図４３に示すように、２トランジスタ／セル型回路構成を備える。
本発明の第１０の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのドレイン領域は拡散層１８を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタＭＴのソース領域は拡散層１８を介して選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、拡散層１８を介してソース線コンタクト（ＣＳ）１２に接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図４３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールに共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
結果として、図４３に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
本発明の第１０の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
又、本発明の第１０の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第１０の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
（第１１の実施の形態）
本発明の第１１の実施の形態に係る半導体記憶装置は、図４４に示すように、３トランジスタ／セル型回路構成を備える。
本発明の第１１の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備え、メモリセルの両側には、選択ゲート電極１５を有する選択トランジスタが配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクト（ＣＳ）１２に接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図４４に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート２に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲートに対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲートに対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
結果として、図４４に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
本発明の第１１の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。このような３トランジスタ／セル方式の回路構成においても、図４４に示すように、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２の配置が直線的である。
本発明の第１１の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
又、本発明の第１１の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
又、本発明の第１１の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
（その他の実施の形態）
上記のように、本発明は第１乃至第１１の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、本発明の第１乃至第１１の実施の形態の説明においては、主として、２値ＮＡＮＤ型
ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。例えば、４値ＮＡＮＤ型ＥＥＰＲＯＭであれば、２値ＮＡＮＤ型ＥＥＰＲＯＭに較べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第１の実施の形態の変形例３に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。 本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。 本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。 本発明の第１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 図１５のＩ−Ｉ線に沿うボーダーレスコンタクト部分の模式的素子断面構造図。 （ａ）セルフアライン形成によるビット線コンタクト（ＣＢ）１１部分の素子断面構造図、（ｂ）ソース線コンタクト（ＣＳ）１２部分の素子断面構造図。 （ａ）ボーダーレスコンタクト（ＣＧ）１４と選択ゲートコンタクト（ＳＧ）１５ａの素子断面構造図、（ｂ）ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２の素子断面構造図。 図１５のＩＩＩ−ＩＩＩ線に沿うボーダーレスコンタクト及び選択ゲート線引き出し部（Ｍ０）部分の模式的素子断面構造図。 図１５のＩＩ−ＩＩ線に沿うボーダーレスコンタクト及び選択ゲート線引き出し部（Ｍ０）部分の模式的素子断面構造図。 本発明の第２の実施の形態に係る半導体記憶装置の模式的平面パターン図であって、ビット線引き出し部（Ｍ０）近傍におけるビット線コンタクト（ＣＢ）とビアコンタクト（Ｍ０−Ｖ１）の配置パターンの説明図。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。 ビアコンタクト（Ｍ０−Ｖ１）近傍における模式的素子断面構造図。 本発明の第３の実施の形態に係る半導体記憶装置の模式的平面パターン図であって、ビット線端部近傍におけるビアコンタクト（Ｍ０−Ｖ１）の配置パターンの説明図。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。 ビアコンタクト（Ｖ１−Ｍ１）近傍における模式的素子断面構造図。 本発明の第４の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第５の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第６の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第７の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第８の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第９の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第１０の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の第１１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。 本発明の検討例に係る半導体記憶装置の模式的平面図。 本発明の検討例に係る半導体記憶装置のメモリセルブロック近傍における模式的平面図。 本発明の検討例に係る半導体記憶装置のメモリセルアレイ及びセンスアンプ近傍における模式的平面図。 本発明の検討例に係る半導体記憶装置のメモリセルアレイ内のビット線引き出し部近傍における模式的平面図。
符号の説明
１…メモリセルアレイ
２…コントロールゲート
３…周辺回路
４…斜め配線パターン
６…センスアンプ
７…ゲート間絶縁膜
８…フローティングゲート
９，４２，４４，６２…バリアメタル
１０…ビアコンタクト（Ｖ１−Ｍ１）
１１…ビット線コンタクト（ＣＢ）
１２…ソース線コンタクト（ＣＳ）
１３…ビアコンタクト（Ｍ０−Ｖ１）
１４…ワード線コンタクト（ボーダーレスコンタクト,コントロールゲートコンタクトＣＧ）
１５…選択ゲート電極
１５ａ…選択ゲートコンタクト（ＳＧ）
１６…二重露光領域
１７…ポリシリコンコンタクト
１８…拡散層
１９…ビット線引き出し部（Ｍ０）
２０…選択ゲート線引き出し部（Ｍ０）
２３…ＡＮＤセルユニット
２４…ＮＡＮＤセルユニット
２６…ウェル若しくは半導体基板
２７，４０，５２，７０…レジスト
２８…ハードマスク
２９…ＮＯＲセルユニット
３０…ゲート絶縁膜
３２…素子分離領域（ＳＴＩ）
３３…メモリセルブロック
３４…ページ単位
３６，３８，４８，５８，６８…層間絶縁膜
４６…ビアコンタクト（Ｖ１）
５０…タングステン電極膜（Ｍ０）
６０…銅（Ｃｕ）電極膜
５６…金属埋め込み層形成予定領域
７２…マスク
１００…半導体チップ
ＭＴ，Ｍ０〜Ｍ１５…メモリセルトランジスタ
ＳＴ１，ＳＧ１…ビット線側選択ゲートトランジスタ
ＳＴ２，ＳＧ２…ソース線側選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ…選択ゲート線
ＢＬ,ＢＬ０ 〜ＢＬｎ−１,…ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…，…ビット線
ＷＬ,ＷＬ０〜ＷＬ１５，…ＷＬi-1，ＷＬi，ＷＬi+1…，…ワード線
ＳＬ…ソース線

Claims (5)

  1. 列方向に延伸する複数のビット線と、
    行方向に延伸する複数のワード線と、
    前記ワード線の終端部に各々形成された複数のワード線コンタクトと
    を備え、前記ワード線は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、パターン欠損領域として除去することにより互いに異なり、前記ワード線コンタクトは、更に前記ワード線の側面の一部分に接触すると共に、下地半導体基板とは接触していないことを特徴とする半導体記憶装置。
  2. 前記複数のワード線及び前記複数のワード線に平行に形成された複数の選択ゲート線の内、すくなくとも１本を除去することにより設定されるコンタクト形成領域と、
    前記コンタクト形成領域内に配置されるビット線コンタクトと
    を更に備え、前記コンタクト形成領域は、前記複数のワード線及び前記複数の選択ゲート線の内の少なくとも１本をパターン欠損領域として除去することにより形成されることを特徴とする請求項１記載の半導体記憶装置。
  3. 半導体基板上に行方向に延伸する複数のワード線を形成する工程と、
    ワード線コンタクトに隣接するワード線の行方向の端部のパターンを除去しパターン欠損領域を形成する工程と、
    前記パターン欠損領域を利用して前記ワード線コンタクトを形成する工程と、
    列方向に延伸する複数のビット線を形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
  4. 前記複数のワード線に平行に形成された複数の選択ゲート線を形成する工程と、
    前記ワード線コンタクトに隣接するワード線の行方向の端部のパターンを除去しパターン欠損領域を形成する工程と同時に、前記選択ゲート線のうち、すくなくとも１本を除去することによりコンタクト形成領域を形成する工程と
    を有することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
  5. 前記パターン欠損領域により前記複数のワード線は中心部は短く、前記列方向に順次放物線形状に長く配置されるか、前記複数のワード線は中心部は長く、前記列方向に順次放物線形状に短く配置されることを特徴とする請求項３または４に記載の半導体記憶装置の製造方法。
JP2004295268A 2004-10-07 2004-10-07 半導体記憶装置およびその製造方法 Expired - Fee Related JP4498088B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004295268A JP4498088B2 (ja) 2004-10-07 2004-10-07 半導体記憶装置およびその製造方法
US11/125,274 US7528452B2 (en) 2004-10-07 2005-05-10 Semiconductor memory
KR1020050093783A KR100655343B1 (ko) 2004-10-07 2005-10-06 불휘발성 반도체 기억 장치
US12/370,638 US7847363B2 (en) 2004-10-07 2009-02-13 Semiconductor memory
US12/856,850 US8093662B2 (en) 2004-10-07 2010-08-16 Semiconductor memory
US13/332,665 US8742529B2 (en) 2004-10-07 2011-12-21 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004295268A JP4498088B2 (ja) 2004-10-07 2004-10-07 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006108510A JP2006108510A (ja) 2006-04-20
JP4498088B2 true JP4498088B2 (ja) 2010-07-07

Family

ID=36145054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004295268A Expired - Fee Related JP4498088B2 (ja) 2004-10-07 2004-10-07 半導体記憶装置およびその製造方法

Country Status (3)

Country Link
US (4) US7528452B2 (ja)
JP (1) JP4498088B2 (ja)
KR (1) KR100655343B1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4498088B2 (ja) 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
JP4488926B2 (ja) * 2005-02-21 2010-06-23 株式会社東芝 マスクパターンデータ形成方法、フォトマスク、及び半導体デバイスの製造方法
JP4768469B2 (ja) * 2006-02-21 2011-09-07 株式会社東芝 半導体装置の製造方法
US7662721B2 (en) 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
KR100827509B1 (ko) * 2006-05-17 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP4171032B2 (ja) 2006-06-16 2008-10-22 株式会社東芝 半導体装置及びその製造方法
JP5132098B2 (ja) * 2006-07-18 2013-01-30 株式会社東芝 半導体装置
JP4917387B2 (ja) * 2006-08-28 2012-04-18 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置およびその製造方法
KR100810616B1 (ko) * 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법
US7977218B2 (en) * 2006-12-26 2011-07-12 Spansion Llc Thin oxide dummy tiling as charge protection
JP4864756B2 (ja) * 2007-02-09 2012-02-01 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置
US7763987B2 (en) 2007-02-27 2010-07-27 Qimonda Ag Integrated circuit and methods of manufacturing a contact arrangement and an interconnection arrangement
US7948021B2 (en) 2007-04-27 2011-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
JP2009016444A (ja) 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ
JP5486152B2 (ja) * 2007-07-30 2014-05-07 スパンション エルエルシー 半導体装置およびその製造方法
JP4504402B2 (ja) * 2007-08-10 2010-07-14 株式会社東芝 不揮発性半導体記憶装置
US8021933B2 (en) * 2007-08-29 2011-09-20 Qimonda Ag Integrated circuit including structures arranged at different densities and method of forming the same
KR101340510B1 (ko) * 2007-12-27 2013-12-12 삼성전자주식회사 테스트 장치 및 반도체 집적 회로 장치
US8062971B2 (en) 2008-03-19 2011-11-22 Infineon Technologies Ag Dual damascene process
KR100961203B1 (ko) * 2008-04-29 2010-06-09 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
US20090302472A1 (en) * 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
KR101471857B1 (ko) * 2008-11-17 2014-12-11 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 레이아웃 방법
KR101565798B1 (ko) * 2009-03-31 2015-11-05 삼성전자주식회사 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
US8247904B2 (en) * 2009-08-13 2012-08-21 International Business Machines Corporation Interconnection between sublithographic-pitched structures and lithographic-pitched structures
JP5275283B2 (ja) * 2010-03-30 2013-08-28 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8837250B2 (en) * 2010-07-20 2014-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for word line decoder layout
JP5395837B2 (ja) * 2011-03-24 2014-01-22 株式会社東芝 半導体装置の製造方法
US8796778B2 (en) 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
KR101936393B1 (ko) * 2011-12-21 2019-01-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8866306B2 (en) 2013-01-02 2014-10-21 International Business Machines Corporation Signal path and method of manufacturing a multiple-patterned semiconductor device
US9082624B2 (en) 2013-01-02 2015-07-14 International Business Machines Corporation Signal path of a multiple-patterned semiconductor device
US20160351573A1 (en) * 2013-03-25 2016-12-01 Hiroshi Yoshino Semiconductor device and method for manufacturing the same
US9099533B2 (en) 2013-07-02 2015-08-04 International Business Machines Corporation Semiconductor device with distinct multiple-patterned conductive tracks on a same level
KR102257038B1 (ko) 2014-06-23 2021-05-28 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
US10032674B2 (en) 2015-12-07 2018-07-24 International Business Machines Corporation Middle of the line subtractive self-aligned contacts
KR102471722B1 (ko) 2018-01-03 2022-11-29 삼성전자주식회사 반도체 메모리 장치
KR102369509B1 (ko) 2018-01-08 2022-03-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN113451270B (zh) * 2020-03-25 2023-12-05 长鑫存储技术有限公司 位线结构和半导体存储器
CN113451269B (zh) * 2020-03-25 2022-07-22 长鑫存储技术有限公司 字线结构和半导体存储器
CN112349720B (zh) * 2020-10-16 2023-06-20 福建省晋华集成电路有限公司 半导体存储装置
TWI746332B (zh) * 2020-12-30 2021-11-11 華邦電子股份有限公司 半導體連接結構及其製造方法
CN114864580B (zh) * 2021-02-03 2024-06-04 华邦电子股份有限公司 半导体连接结构及其制造方法
US20230200058A1 (en) * 2021-12-21 2023-06-22 Micron Technology, Inc. Semiconductor device and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004015056A (ja) * 2002-06-05 2004-01-15 Samsung Electronics Co Ltd ライン型パターンを有する半導体素子及びそのレイアウト方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2862584B2 (ja) * 1989-08-31 1999-03-03 株式会社東芝 不揮発性半導体メモリ装置
JP3532325B2 (ja) 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JPH10242147A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
US5936874A (en) * 1997-06-19 1999-08-10 Micron Technology, Inc. High density semiconductor memory and method of making
JP2000019709A (ja) 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP4128737B2 (ja) 2000-11-14 2008-07-30 株式会社東芝 半導体装置及び半導体記憶装置の製造方法
US6711044B2 (en) * 2001-07-02 2004-03-23 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device with a countermeasure to a signal delay
JP3910889B2 (ja) 2002-08-20 2007-04-25 株式会社東芝 半導体メモリ
JP4632625B2 (ja) 2002-11-14 2011-02-16 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
DE10261457B3 (de) * 2002-12-31 2004-03-25 Infineon Technologies Ag Integrierte Schaltungsanordnung mit einem Transistorarray aus vertikalen FET-Auswahltransistoren
US8062845B2 (en) * 2003-07-21 2011-11-22 Creighton University Rapid nucleic acid isolation method and compositions
US6870211B1 (en) * 2003-10-10 2005-03-22 International Business Machines Corporation Self-aligned array contact for memory cells
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US7327591B2 (en) * 2004-06-17 2008-02-05 Texas Instruments Incorporated Staggered memory cell array
JP4498088B2 (ja) 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004015056A (ja) * 2002-06-05 2004-01-15 Samsung Electronics Co Ltd ライン型パターンを有する半導体素子及びそのレイアウト方法

Also Published As

Publication number Publication date
KR20060052071A (ko) 2006-05-19
US7847363B2 (en) 2010-12-07
KR100655343B1 (ko) 2006-12-08
US7528452B2 (en) 2009-05-05
US8093662B2 (en) 2012-01-10
US8742529B2 (en) 2014-06-03
US20120119304A1 (en) 2012-05-17
JP2006108510A (ja) 2006-04-20
US20090154214A1 (en) 2009-06-18
US20100309708A1 (en) 2010-12-09
US20060077702A1 (en) 2006-04-13

Similar Documents

Publication Publication Date Title
JP4498088B2 (ja) 半導体記憶装置およびその製造方法
KR101192359B1 (ko) Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
US7643345B2 (en) Semiconductor memory device which includes stacked gate having charge accumulation layer and control gate
JP5111980B2 (ja) 半導体装置
JP4455017B2 (ja) 不揮発性半導体記憶装置
US9806088B2 (en) Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
JP2004241558A (ja) 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
US7285815B2 (en) EEPROM device having selecting transistors and method of fabricating the same
US7813203B2 (en) Semiconductor memory device and method of manufacturing of the same
US8315094B2 (en) Semiconductor memory device
US9343467B2 (en) Semiconductor device
US20100151641A1 (en) Semiconductor device and method for manufacturing the same
US8994088B2 (en) Semiconductor storage device and manufacturing method thereof
KR20040035569A (ko) 플래시 ｅｅｐｒｏｍ 단위셀 및 이를 포함하는 메모리어레이 구조체
JP2003051557A (ja) 不揮発性半導体記憶装置
KR100855579B1 (ko) 반도체 메모리 장치 및 그 형성 방법
KR20080037592A (ko) 비휘발성 반도체 기억 장치 및 그 제조 방법
JP2005302872A (ja) 不揮発性半導体記憶装置及びその製造方法
US8728888B2 (en) Manufacturing method of semiconductor storage device
JP2010258032A (ja) 不揮発性半導体記憶装置およびその製造方法
JP4564511B2 (ja) 半導体装置及びその製造方法
KR20160120964A (ko) 반도체 소자
JP2009170659A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100323

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100413

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees