KR20100042886A - 반도체 소자 내 워드 라인에 안정적인 전압을 공급하는 방법 - Google Patents

반도체 소자 내 워드 라인에 안정적인 전압을 공급하는 방법 Download PDF

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Abstract

본 발명은 고집적 반도체 기억 장치 내 워드 라인에 연결된 단위셀 모두에 활성화 전압을 안정적으로 공급함으로써 동작 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 장치는 셀 어레이 내 워드 라인의 양단에 연결된 워드 라인 콘택을 통해 전압을 공급하여 단위셀을 활성화하는 것을 특징으로 한다.
반도체, 워드 라인, 워드 라인 콘택

Description

반도체 소자 내 워드 라인에 안정적인 전압을 공급하는 방법{METHOD OF SUPPLYING STABLE VOLTAGE TO WORD LINE IN SEMICONDUCTOR DEVICE}
본 발명은 고집적 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 복수의 단위셀과 연결된 워드 라인에 전압을 안정적으로 공급하기 위한 셀 어레이 구조에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 소자라 한다. 이러한 반도체 소자의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라 인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
복수의 단위셀 각각에 포함된 트랜지스터의 게이트는 서로 연결되어 워드 라인(word line)을 구성한다. 워드 라인은 로우(row) 디코더로부터 인가받은 전압을 단위셀 내 트랜지스터로 전달하는 역할을 하며, 최근에는 반도체 기억 장치의 집적도를 높이기 위해 트랜지스터의 게이트와 별도로 구분되는 워드 라인을 형성하기보다는 복수의 단위셀 내 포함된 트랜지스터들의 게이트를 하나의 연결된 패턴으로 형성하는 것이 일반적이다.
도 1은 일반적인 반도체 기억 장치 내 셀 어레이를 설명하는 평면도이다.
도시된 바와 같이, 셀 어레이 내에는 복수의 활성 영역(102)이 정의되어 있고, 활성 영역과 교차하는 복수의 워드 라인(104)이 형성되어 있다. 특히, 하나의 활성 영역(102) 상에 두 개의 워드 라인(104)이 교차하여 두 개의 단위셀이 형성되는 구조를 설명한다.
복수의 워드 라인(104) 각각은 셀 어레이의 바깥 부분에 워드라인 연결 패드(106)과 연결되어 있다. 워드라인 연결 패드(106)는 셀 어레이 외부로부터 공급받은 워드 라인을 활성화하기 위한 전압을 워드 라인(104)에 전달하기 위한 워드 라인 콘택(108)을 포함할 수 있도록 형성된 것으로, 워드 라인(104)보다는 폭이 넓 은 사각형 형태를 가진다. 이때, 워드라인 연결 패드(106)는 워드 라인(104) 보다 선폭이 크기 때문에 복수의 워드 라인(104) 일측에 모두 형성하지 않고, 복수의 워드 라인(104)의 절반은 워드라인 연결 패드(106)를 일측에 형성하여 연결하고 나머지 절반은 워드라인 연결 패드(106)를 타측에 형성하여 연결한다. 도 1은 셀 어레이의 한쪽 측면을 설명하는 것으로, 두 개의 워드 라인(104) 당 하나의 워드라인 연결 패드(106)가 형성되는 것을 보여준다.
도 2는 도 1에 도시된 셀 어레이 내 워드 라인(104) 및 워드라인 연결 패드(106)를 형성하기 위한 디자인 규칙을 설명하는 개념도이다.
도시된 바와 같이, 셀 어레이의 집적도를 최대한 높이고 동작의 안정성을 높이기 위해, 복수의 워드 라인(104) 각각은 디자인 규칙(Design Rule)에 정의된 최소 선폭(F)에 따른 크기(CD)를 가지며, 서로 최소 선폭(F) 만큼 서로 떨어져 있다. 워드 라인(104) 뿐만 아니라, 워드 라인 콘택(108)을 포함하는 워드라인 연결 패드(106) 역시 최소 선폭(F) 이상으로 서로 이격되어 있어야한다. 또한, 워드라인 연결 패드(106)와 이웃한 워드 라인(104) 사이에도 최소 선폭(F) 이상으로 서로 이격되어야 한다.
도 3a 및 3b는 도 1에 도시된 셀 어레이 내 복수의 워드 라인 및 복수의 워드라인 연결 패드를 형성하는 방법을 설명하는 평면도이다.
도 3a를 참조하면, 반도체 기판상에 섬(island) 형태를 가지는 복수의 활성 영역(302)을 정의하는 소자 분리막(304)을 형성한다. 이후, 복수의 활성 영역(302)과 교차하는 게이트 하부 전극(306)을 형성한다.
도 3b를 참조하면, 게이트 하부 전극(306) 상에 게이트 상부 전극(308)을 형성하고 게이트 상부 전극(308)과 동등한 높이에 워드라인 연결 패드(310)를 형성한다. 워드 라인 콘택(312)을 포함하는 워드라인 연결 패드(310)를 게이트 하부 전극(306) 아닌 게이트 상부 전극(308)의 형성시에 같은 높이로 형성하는 것은 워드라인 연결 패드(310)와 연결되지 않는 이웃한 워드 라인(304)와의 간섭을 최소화하기 위함이다.
전술한 바와 같이, 셀 어레이 내 복수의 활성 영역을 교차하는 복수의 워드 라인은 셀 어레이의 외곽 영역에 형성되어 있는 워드라인 연결 패드를 통해 단위셀을 활성화시키기 위한 전압을 인가받는다. 아울러, 셀 어레이의 집적도를 높이기 위해 워드라인 연결 패드 워드 라인의 일측에만 연결되어 있다.
최근 반도체 기억 장치의 데이터 저장 용량이 증가하고 집적도가 증가하면서, 셀 어레이 내에 포함된 단위셀의 개수 및 셀 어레이 내 하나의 워드 라인에 연결된 단위셀의 개수 역시 증가하였다. 그 결과, 각각의 워드 라인에 연결된 단위셀의 개수가 증가함에 따라 워드라인 연결 패드를 통해 전달되는 활성화 전압이 모든 단위셀에 정상적으로 전달되지 못하는 상황이 발생하게 되었다. 각각의 단위셀에 정상적인 활성화 전압을 인가하지 못하고 전압 레벨이 일정수준 이하로 떨어지거나 전압이 전달되는 속도가 저하되는 경우, 반도체 기억 장치의 동작 특성 중 쓰기 복구 시간(Write Recovery Time, tWR)이 악화되어 동작의 신뢰성을 보장할 수 없게된다.
구체적으로 설명하면, 통상의 반도체 기억 장치에서 워드 라인에 활성화 전 압이 인가되면, 정해진 시간 내에 연결된 복수의 단위셀에 저장된 데이터를 출력하고 출력된 데이터를 원래의 단위셀에 재저장하는 동작까지 이루어져야 한다. 하지만, 워드 라인에 인가되는 전압이 해당하는 워드 라인에 연결된 모든 단위셀에 원활하게 공급되지 못할 경우 단위셀이 활성화되는 시간은 서로 달라져 데이터가 출력되는 시간 및 출력된 데이터가 재저장되는 시간이 충분하지 않은 경우가 발생할 수 있다.
전술한 종래의 반도체 기억 장치의 집적도가 증가하면 증가할수록 워드 라인을 구성하는 게이트 전극은 작은 저항에도 전압의 전달이 원활하지 못할 수 있으며, 제조 과정에서 발생한 작은 정렬 오차에 의해 발생하는 저항 역시 무시하기 어려워 진다. 특히, 셀 어레이의 외곽 영역에 워드 라인을 형성하는 과정에서 수행되는 노광 공정의 광 근접 효과(Optic Proximity Effect)로 인하여, 워드 라인의 끝단이 짧아지거나 크기가 축소되는 등의 왜곡 현상이 발생하기 쉽다. 이러한 왜곡은 워드 라인의 저항을 증가시켜 워드라인 연결 패드를 통해 전달되는 활성화 전압이 단위셀 모두에게 안정적으로 공급되지 못하게 한다. 이러한 이유로, 반도체 기억 장치의 오동작이 유발되며, 소자 신뢰성이 저하되는 등의 문제점이 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 기억 장치 내 셀 어레이에 포함된 각각의 워드 라인에 일측이 아닌 양 끝단 모두를 통해 활성화 전압을 공급할 수 있도록 하여 워드 라인에 연결된 단위셀 모두에 활성화 전압을 안정적으로 공급함으로써 동작 신뢰성을 높일 수 있는 반도체 기억 장치를 제공한다.
본 발명은 셀 어레이 내 워드 라인의 양단에 연결된 워드 라인 콘택을 통해 전압을 공급하여 단위셀을 활성화하는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 워드 라인은 서로 다른 높이에 형성되는 제 1 게이트 전극과 제 2 게이트 전극을 포함한다.
바람직하게는, 상기 워드 라인 중 일부에서는 상기 제 1 게이트 전극과 같은 높이에 형성된 제 1 워드 라인 연결 패드를 통해 상기 워드 라인 콘택이 연결되고, 상기 워드 라인 중 나머지에서는 상기 제 2 게이트 전극과 같은 높이에 형성된 제 2 워드 라인 연결 패드를 통해 상기 워드 라인 콘택이 연결된 것을 특징으로 한다.
바람직하게는, 상기 셀 어레이 내에 상기 워드 라인 중 상기 일부와 상기 워드 라인 중 상기 나머지는 서로 교번적으로 배치된 것을 특징으로 한다.
바람직하게는, 상기 제 1 워드 라인 연결 패드와 상기 워드 라인 중 상기 나 머지는 디자인 규칙 상 최소 거리만큼 수평적으로 격리되고, 상기 제 2 워드 라인 연결 패드는 상기 워드 라인 중 상기 일부와 상기 최소 거리만큼 수평적으로 격리되는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상에 정의된 활성 영역, 게이트 하부 전극 및 게이트 상부 전극을 포함하며, 상기 활성 영역과 교차하는 두 개의 워드 라인, 상기 두 개의 워드 라인 중 하나의 게이트 하부 전극에 전압을 공급하기 위한 제 1 워드 라인 콘택 및 상기 두 개의 워드 라인 중 다른 하나의 게이트 상부 전극에 전압을 공급하기 위한 제 2 워드 라인 콘택을 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 제 1 워드 라인 콘택과 상기 제 2 워드 라인 콘택은 상기 두 개의 워드 라인의 양단에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치는 상기 제 1 워드 라인 콘택과 상기 게이트 하부 전극을 연결하기 위한 제 1 연결 패드; 및 상기 제 2 워드 라인 콘택과 상기 게이트 하부 전극을 연결하기 위한 제 2 연결 패드를 더 포함한다.
바람직하게는, 상기 제 1 연결 패드와 상기 제 2 연결 패드는 서로 다른 높이에 형성되어 있는 것을 특징으로 한다.
바람직하게는, 상기 제 1 연결 패드와 상기 두 개의 워드 라인 중 상기 다른 하나는 디자인 규칙 상 최소 거리만큼 수평적으로 격리되고, 상기 제 2 연결 패드는 상기 두 개의 워드 라인 중 상기 하나와 상기 최소 거리만큼 수평적으로 격리되는 것을 특징으로 한다.
나아가, 본 발명은 반도체 기판 상부에 복수의 게이트 하부 전극과 상기 복 수의 게이트 하부 전극의 일부와 연결된 복수의 제 1 연결 패드를 동일한 높이에 형성하는 단계 및 복수의 게이트 상부 전극과 상기 복수의 게이트 상부 전극의 일부와 연결된 복수의 제 2 연결 패드를 동일한 높이에 형성하는 단계를 포함하고, 상기 복수의 게이트 상부 전극은 상기 복수의 게이트 하부 전극 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 복수의 게이트 상부 전극과 상기 복수의 게이트 하부 전극은 한 쌍씩 셀 어레이 내 복수의 워드 라인을 구성하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 복수의 제 1 연결 패드와 상기 복수의 제 2 연결 패드 상에 복수의 워드 라인 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 복수의 워드 라인 콘택은 상기 셀 어레이의 외곽에 지그재그 형태로 위치하는 것을 특징으로 한다.
바람직하게는, 상기 복수의 제 1 연결 패드와 상기 복수의 제 2 연결 패드는 상기 복수의 워드 라인에 교번적으로 연결된 것을 특징으로 한다.
본 발명은 고집적 반도체 기억 장치에서 셀 어레이 내 워드 라인의 양 끝단 모두를 통해 활성화 전압을 공급함으로써 저항 등의 이유로 워드 라인에 연결된 복수의 단위셀에 활성화 전압이 원활하게 전달되지 못해 쓰기 복구 시간(Write Recovery Time, tWR) 등의 동작 특성이 악화되는 것을 막을 수 있는 장점이 있다.
또한, 본 발명은 워드 라인을 통해 복수의 단위셀에 활성화 전압을 안정적으 로 공급할 수 있도록 하여 반도체 기억 장치의 제조 공정에서 고집적화로 인한 미세 패턴의 형성시 발생할 수 있는 패턴의 미세한 왜곡 및 미세한 접촉 불량 등의 이유로 게이트 전극 및 워드 라인에 발생하는 저항을 극복할 수 있어 반도체 기억 장치의 수율을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 기억 장치는 대용량화되고 고집적화된 셀 어레이 내 워드 라인에 양끝단을 통해 활성화 전압을 공급하여 워드 라인에 연결된 단위셀을 활성화함으로써, 저항 등의 방해 요인으로 인해 워드 라인을 통해 전압이 원활하게 전달되지 않는 현상을 방지한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 셀 어레이에 포함된 내 복수의 워드 라인 및 복수의 워드라인 연결 패드를 형성하는 방법을 설명하는 평면도이다.
도 4a를 참조하면, 반도체 기판상에 섬(island) 형태를 가지는 복수의 활성 영역(402)을 정의하는 소자 분리막(404)을 형성한다. 이후, 복수의 활성 영역(402)과 교차하는 게이트 하부 전극(406)을 형성한다. 이때, 게이트 하부 전극(406)과 동등한 높이에 복수의 게이트 하부 전극(406) 중 일부의 양끝단에 연결되는 제 1 워드라인 연결 패드(407)를 형성한다.
도 4b를 참조하면, 게이트 하부 전극(406) 상에 게이트 상부 전극(408)을 형성하고, 게이트 상부 전극(408)과 동등한 높이에 게이트 상부 전극(408)의 일부의 양끝단에 연결되는 제 2 워드라인 연결 패드(410)를 형성한다. 이때, 제 2 워드라인 연결 패드(410)는 제 1 워드라인 연결 패드(407)가 형성되지 않은 게이트 하부 전극(406) 상에 형성된 게이트 상부 전극(408)에만 연결된다. 즉, 셀 어레이 내 복수의 워드 라인은 게이트 하부 전극(406)과 게이트 상부 전극(408)으로 구성되어 있다. 여기서, 복수의 워드 라인 중 일부의 양끝단에는 제 1 워드라인 연결 패드(407)가 형성되어 있고, 복수의 워드 라인 중 나머지의 양끝단에는 제 2 워드라인 연결 패드(408)가 형성되어 있다. 이때, 셀 어레이의 집적도를 높이기 위해서, 제 1 워드라인 연결 패드(407)와 연결된 워드 라인과 제 2 워드라인 연결 패드(410)와 연결된 워드 라인은 교번적으로 셀 어레이 내에 배치되는 것이 바람직하다.
이후, 제 1 워드라인 연결 패드(407) 및 제 2 워드라인 연결 패드(410)와 연결되는 제 1 및 제 2 워드 라인 콘택(412a, 412b)을 형성한다. 도 4b에 도시된 바와 같이, 제 1 및 제 2 워드 라인 콘택(412a, 412b)은 셀 어레이의 외곽에 지그재그 형태로 배열되는 것이 특징이다. 아울러, 제 1 및 제 2 워드 라인 콘택(412a, 412b)은 제 1 워드라인 연결 패드(407)와 제 2 워드라인 연결 패드(410)의 높이가 서로 다르기 때문에, 제 1 워드 라인 콘택(412a)이 제 2 워드 라인 콘택(412b)보다 더 깊게 형성된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치는 반도체 기판 상에 정의된 활성 영역(402)과 각각의 활성 영역(402)과 교차하는 두 개의 워드 라인을 포함한다. 각각의 워드 라인은 게이트 하부 전극(406)과 게이트 상부 전 극(408)으로 구성된다. 두 개의 워드 라인 중 하나는 게이트 하부 전극(406)에 제 1 워드 라인 콘택(412a)이 연결되어 있고, 두 개의 워드 라인 중 다른 하나는 게이트 상부 전극(408)에 제 2 워드 라인 콘택(412b)이 연결되어 있는 것이 특징이다.
한편, 도 4a 및 도 4b는 하나의 활성 영역(402) 상에 두 개의 워드 라인이 교차함으로써 하나의 활성 영역(402)에 두 개의 단위셀이 형성되는 구조를 가지는 경우를 예로 들어 설명하였으나, 하나의 활성 영역에 하나의 워드 라인이 교차하여 하나의 단위셀이 형성되는 셀 어레이의 구조에도 본 발명은 동등하게 적용될 수 있다.
도 5a 내지 5c는 도 4a 및 4b에 도시된 반도체 기억 장치의 구조를 설명하는 평면도와 단면도이다.
도 5a를 참조하면, 셀 어레이 내 형성된 복수의 워드 라인은 각각 디자인 규칙 상 최소 거리(F)만큼의 선폭을 가지고 있으며, 이웃한 워드 라인과 수평적으로 최소 거리(F)만큼 서로 격리되어 있음을 알 수 있다. 아울러, 제 1 워드라인 연결 패드(407)와 이웃한 워드 라인의 게이트 하부 전극(406)도 서로 디자인 규칙상 최소 거리(F)만큼 수평적으로 격리되고, 제 2 워드라인 연결 패드(410) 역시 이웃한 워드 라인의 게이트 상부 전극(408)과 최소 거리(F)만큼 수평적으로 격리된다.
도 5b 및 5c를 참조하면, 반도체 기판 상에 소자 분리막(404)으로 정의된 활성 영역(402) 상에 리세스가 형성되어 있고, 리세스에 게이트 하부 전극(406)이 증착됨을 알 수 있다. 이때, 제 1 워드라인 연결 패드(407)은 게이트 하부 전극(406)의 양끝단에 소자 분리막(404)을 일부 식각하고 게이트 하부 전극(406)의 증착시 도전 물질을 매립함으로써 형성된다.
이후, 게이트 하부 전극(406) 상에 게이트 상부 전극(408)을 형성한다. 이때, 게이트 상부 전극(408)과 동등한 높이에 제 2 워드라인 연결 패드(410)를 형성할 공간을 확보한 후 게이트 상부 전극(408) 증착 시 도전 물질을 매립함으로써 제 2 워드라인 연결 패드(410)를 형성한다. 이후, 게이트 상부 전극(408) 상에 게이트 하드 마스크막(411)를 증착하여 절연과 동시에 게이트 패턴을 보호하고, 게이트 하드 마스크막(411) 상에 층간 절연막(413)을 형성한다. 마지막으로, 제 1 워드라인 연결 패드(407)와 제 2 워드라인 연결 패드(410) 상부에 제 1 및 제 2 워드 라인 콘택(412a, 412b)을 형성한다. 이후, 제 1 및 제 2 워드 라인 콘택(412a, 412b)의 상부에 전압을 전달해주는 금속 배선(414)을 형성한다.
특히, 도 5b 및 5c를 참조하면, 본 발명에서는 제 1 워드라인 연결 패드(407)와 제 2 워드라인 연결 패드(410)가 형성되는 높이가 다를 뿐만 아니라, 그에 따라 각각의 워드 라인을 구성하는 게이트 하부 전극(406)과 게이트 상부 전극(408) 중 하나와 연결되는 형태에도 차이가 있음을 알 수 있다. 이를 통해, 본 발명은 워드 라인의 양끝단을 통해 전압을 공급하면서도 셀 어레이의 집적도를 높일 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치는 워드 라인의 양끝단에 연결된 워드 라인 콘택을 통해 전압을 공급함으로써 쓰기 복구 시간(Write Recovery Time, tWR) 등의 동작 특성이 악화되는 것을 막을 수 있다. 또한, 셀 어레이의 외곽에 워드 라인 콘택이 지그재그 패턴으로 배열되도록 하여 반도체 기억 장치의 집적도를 향상시킬 수 있다. 이를 위해, 워드 라인 콘택과 워드 라인을 연결하기 위한 연결 패드를 서로 다른 높이에 형성함으로써 이웃한 워드 라인 사이에 간섭을 줄인다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 반도체 기억 장치 내 셀 어레이를 설명하는 평면도.
도 2는 도 1에 도시된 셀 어레이 내 워드 라인 및 워드라인 연결 패드를 형성하기 위한 디자인 규칙을 설명하는 개념도.
도 3a 및 3b는 도 1에 도시된 셀 어레이 내 복수의 워드 라인 및 복수의 워드라인 연결 패드를 형성하는 방법을 설명하는 평면도.
도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 셀 어레이에 포함된 내 복수의 워드 라인 및 복수의 워드라인 연결 패드를 형성하는 방법을 설명하는 평면도.
도 5a 내지 5c는 도 4a 및 4b에 도시된 반도체 기억 장치의 구조를 설명하는 평면도와 단면도.

Claims (15)

  1. 셀 어레이 내 워드 라인의 양단에 연결된 워드 라인 콘택을 통해 전압을 공급하여 단위셀을 활성화하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 워드 라인은 서로 다른 높이에 형성되는 제 1 게이트 전극과 제 2 게이트 전극을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 워드 라인 중 일부에서는 상기 제 1 게이트 전극과 같은 높이에 형성된 제 1 워드 라인 연결 패드를 통해 상기 워드 라인 콘택이 연결되고, 상기 워드 라인 중 나머지에서는 상기 제 2 게이트 전극과 같은 높이에 형성된 제 2 워드 라인 연결 패드를 통해 상기 워드 라인 콘택이 연결된 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 셀 어레이 내에 상기 워드 라인 중 상기 일부와 상기 워드 라인 중 상기 나머지는 서로 교번적으로 배치된 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제 1 워드 라인 연결 패드와 상기 워드 라인 중 상기 나머지는 디자인 규칙 상 최소 거리만큼 수평적으로 격리되고, 상기 제 2 워드 라인 연결 패드는 상기 워드 라인 중 상기 일부와 상기 최소 거리만큼 수평적으로 격리되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 상에 정의된 활성 영역;
    게이트 하부 전극 및 게이트 상부 전극을 포함하며, 상기 활성 영역과 교차하는 두 개의 워드 라인;
    상기 두 개의 워드 라인 중 하나의 게이트 하부 전극에 전압을 공급하기 위한 제 1 워드 라인 콘택; 및
    상기 두 개의 워드 라인 중 다른 하나의 게이트 상부 전극에 전압을 공급하기 위한 제 2 워드 라인 콘택
    을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제 1 워드 라인 콘택과 상기 제 2 워드 라인 콘택은 상기 두 개의 워드 라인의 양단에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제 1 워드 라인 콘택과 상기 게이트 하부 전극을 연결하기 위한 제 1 연결 패드; 및
    상기 제 2 워드 라인 콘택과 상기 게이트 하부 전극을 연결하기 위한 제 2 연결 패드를 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제 1 연결 패드와 상기 제 2 연결 패드는 서로 다른 높이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제 1 연결 패드와 상기 두 개의 워드 라인 중 상기 다른 하나는 디자인 규칙 상 최소 거리만큼 수평적으로 격리되고, 상기 제 2 연결 패드는 상기 두 개의 워드 라인 중 상기 하나와 상기 최소 거리만큼 수평적으로 격리되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상부에 복수의 게이트 하부 전극과 상기 복수의 게이트 하부 전극의 일부와 연결된 복수의 제 1 연결 패드를 동일한 높이에 형성하는 단계; 및
    복수의 게이트 상부 전극과 상기 복수의 게이트 상부 전극의 일부와 연결된 복수의 제 2 연결 패드를 동일한 높이에 형성하는 단계를 포함하고,
    상기 복수의 게이트 상부 전극은 상기 복수의 게이트 하부 전극 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 복수의 게이트 상부 전극과 상기 복수의 게이트 하부 전극은 한 쌍씩 셀 어레이 내 복수의 워드 라인을 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 복수의 제 1 연결 패드와 상기 복수의 제 2 연결 패드 상에 복수의 워드 라인 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 복수의 워드 라인 콘택은 상기 셀 어레이의 외곽에 지그재그 형태로 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 복수의 제 1 연결 패드와 상기 복수의 제 2 연결 패드는 상기 복수의 워드 라인에 교번적으로 연결된 것을 특징으로 하는 반도체 장치의 제조 방법.
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