CN110021599A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括埋入在衬底的上部中并在第一方向上延伸的字线、以及连接到字线的字线接触插塞。字线的端部包括在第一方向上暴露的接触表面，并且字线接触插塞连接到该接触表面。

Description

半导体存储器件
技术领域
实施方式涉及半导体存储器件和制造其的方法。
背景技术
随着半导体器件已变得更加高度集成，半导体器件中包括的图案的宽度已经减小。然而，因为需要新的曝光技术和/或昂贵的曝光技术来形成精细图案，所以正在研究新的集成技术。
发明内容
在一方面中，一种半导体存储器件可以包括埋入在衬底的上部中并在第一方向上延伸的字线、以及连接到字线的字线接触插塞。字线的端部可以包括在第一方向上暴露的接触表面，并且字线接触插塞可以连接到该接触表面。
在一方面中，一种半导体存储器件可以包括：衬底，包括单元阵列区域和***电路区域；字线，埋入在衬底的上部中并在第一方向上从单元阵列区域延伸到***电路区域；以及字线接触插塞，连接到字线的端部。当在俯视图中看时，每个字线接触插塞可以具有在第一方向上的长轴，并且每个字线接触插塞的一部分可以与字线的端部重叠。
在一方面中，一种半导体存储器件可以包括：衬底，包括单元阵列区域和***电路区域；字线，埋入在衬底的上部中并在第一方向上从单元阵列区域延伸到***电路区域；字线接触插塞，连接到字线的端部；以及***接触插塞，连接到***电路区域的衬底的上部。字线接触插塞的顶表面可以设置在与***接触插塞的顶表面基本相同的水平处。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域普通技术人员将变得明显，附图中：
图1示出根据一些实施方式的半导体存储器件的示意性框图。
图2示出根据一些实施方式的半导体存储器件的俯视图。
图3A和3B分别示出沿图2的线A-A'和B-B'截取的剖视图。
图3C示出沿图2的线C-C'和D-D'截取的剖视图。
图4示出图3A的区域“A”的放大图。
图5至7示出根据一些实施方式的半导体存储器件的俯视图。
图8A和9A示出根据一些实施方式的制造半导体存储器件的方法中的阶段的沿图2的线A-A'截取的剖视图。
图8B和9B示出沿图2的线B-B'截取的剖视图。
图8C和9C示出沿图2的线C-C'和D-D'截取的剖视图。
具体实施方式
在下文中，将参照附图更详细地描述实施方式。
图1是示出根据一些实施方式的半导体存储器件的示意性框图。图2是示出根据一些实施方式的半导体存储器件的俯视图。图3A和3B分别是沿图2的线A-A'和B-B'截取的剖视图，图3C是沿图2的线C-C'和D-D'截取的剖视图。图4是图3A的区域“A”的放大图。
参照图1，半导体存储器件可以包括单元阵列区域CAR和用于驱动单元阵列区域CAR的***电路区域PCR。单元阵列区域CAR可以包括存储单元。***电路区域PCR可以设置在单元阵列区域CAR周围，例如在其整个外缘周围。***电路区域PCR可以包括字线驱动器、感测放大器、行解码器和列解码器以及控制电路。例如，***电路区域PCR可以包括第一***电路区域P1和第二***电路区域P2。单元阵列区域CAR可以在第一***电路区域P1与第二***电路区域P2之间。例如，字线驱动器可以在第一***电路区域P1和第二***电路区域P2中。
参照图2和3A至3C，器件隔离层102可以在衬底100中以限定有源部分ACT。在俯视图中，衬底100可以沿彼此交叉例如垂直的第一方向D1和第二方向D2延伸。在剖视图中，衬底100可以沿与第一方向D1和第二方向D2交叉例如垂直的第三方向D3延伸。当在俯视图中看时，每个有源部分ACT可以具有沿第四方向D4延伸的条形，第四方向D4与第一、第二和第三方向D1至D3交叉。
当在俯视图中看时，每个有源部分ACT可以对应于衬底100的由器件隔离层102围绕的部分。衬底100可以包括半导体材料。例如，衬底100可以是硅衬底、锗衬底或硅锗衬底。器件隔离层102可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)或氮氧化物(例如硅氮氧化物)中的至少一种。有源部分ACT可以彼此平行，并且可以布置成相邻的对，使得在俯视图中，每个有源部分ACT的端部与邻近于其的另一有源部分ACT的中心部分相邻。例如，一行中下部最左的有源部分ACT与上一行中的有源部分ACT相邻，使得沿第四方向D4的第一端或上端与该上一行中的有源部分的中心部分相邻，而该上一行中的有源部分沿第四方向D4的第二端或下端与该行中的有源部分相邻。
字线WL可以与有源部分ACT交叉。字线WL可以埋入衬底100的上部中，并且可以在平行于衬底100的顶表面的第一方向D1上延伸。字线WL可以由导电材料形成，例如金属、导电金属氮化物和/或掺杂半导体。在一些实施方式中，每个字线WL可以包括由彼此不同的材料形成的下图案BE和上图案UE。
例如，下图案BE可以是包括钨、钛、钽和/或其任何导电氮化物的金属图案。例如，上图案UE可以是包括掺杂有P型或N型掺杂剂的多晶硅的半导体图案。沿着第三方向D3，下图案BE的厚度可以大于上图案UE的厚度。下图案BE和上图案UE的每个可以沿第一方向D1延伸。
栅极电介质层115可以在每个字线WL与衬底100之间。栅极电介质层115可以包括硅氧化物层、硅氮氧化物层或高k电介质层中的至少一个。
每个有源部分ACT可以与一对字线WL交叉。每个有源部分ACT可以包括第一掺杂区域112a，第一掺杂区域112a在与每个有源部分ACT交叉的一对字线WL之间。每个有源部分ACT可以包括第二掺杂区域112b，第二掺杂区域112b与第一掺杂区域112a间隔开且其间插置有一对字线WL。例如，一对第二掺杂区域112b可以提供在每个有源部分ACT的两个边缘区域中。第一掺杂区域112a和第二掺杂区域112b可以具有与衬底100的导电类型不同的导电类型。第一掺杂区域112a和第二掺杂区域112b可以掺杂有N型掺杂剂。字线WL以及与其相邻的第一掺杂区域112a和第二掺杂区域112b可以构成晶体管。
字线WL的顶表面可以沿第三方向D3低于有源部分ACT的顶表面。字线盖图案117可以分别设置在字线WL上。字线盖图案117可以具有在第一方向D1上沿字线WL延伸的线形。例如，字线盖图案117可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
位线结构BL可以设置在衬底100上。位线结构BL可以沿第二方向D2延伸。每个位线结构BL可以包括第一导电图案122、第二导电图案131和掩模图案141。第一导电图案122、第二导电图案131和掩模图案141可以沿第二方向D2延伸。
第一导电图案122可以包括半导体材料。例如，第一导电图案122可以包括掺杂多晶硅。第二导电图案131可以包括金属(例如钨、钛或钽)或导电金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)中的至少一种。阻挡图案可以提供在第一导电图案122与第二导电图案131之间。例如，阻挡图案可以包括例如钨的硅化物的金属-硅化合物和/或例如钨氮化物的导电金属氮化物。掩模图案141可以包括氮化物(例如硅氮化物)或氮氧化物(例如硅氮氧化物)中的至少一种。
下绝缘图案101可以在衬底100与位线结构BL之间。例如，下绝缘图案101可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。在一些实施方式中，下绝缘图案101可以包括在俯视图中彼此间隔开的区段。
第一接触插塞126可以将位线结构BL连接到第一掺杂区域112a。当在俯视图中看时，第一接触插塞126可以提供在位线结构BL和第一掺杂区域112a的交叉点处。如图3C所示，第一接触插塞126可以沿第三方向D3穿透第一导电图案122，从而连接到位线结构BL的第二导电图案131。第一接触插塞126可以穿透下绝缘图案101。第一接触插塞126可以包括掺杂半导体材料，例如掺杂多晶硅。
围栏绝缘图案153可以在与位线结构BL交叉的第一方向D1上延伸，并且可以填充位线结构BL之间的空间的部分。例如，围栏绝缘图案153可以包括硅氮化物和/或硅氮氧化物。围栏绝缘图案153的侧壁和位线结构BL的侧壁可以限定接触区域CR。围栏绝缘图案153可以提供在位线结构BL之间。
第二接触插塞161可以提供在接触区域CR中。第二接触插塞161可以分别连接到第二掺杂区域112b。第二接触插塞161的顶表面可以高于位线结构BL的第二导电图案131的顶表面。第二接触插塞161可以包括掺杂半导体材料，例如掺杂多晶硅。
连接垫169可以提供在第二接触插塞161上。连接垫169可以分别在第二接触插塞161上。连接垫169的下部可以填充接触区域CR的上部区域。连接垫169的上部可以延伸到位线结构BL上，例如，可以与位线结构BL的上表面直接接触。每个连接垫169可以包括阻挡层167和金属层168。例如，阻挡层167可以包括导电金属氮化物，例如钛氮化物、钽氮化物或钨氮化物。例如，金属层168可以包括钛、钨或钽中的至少一种。连接垫169可以通过沿第三方向D3延伸的提供在隔离区域183中的隔离绝缘层185而沿第一方向D1彼此间隔开，例如彼此分开。例如，隔离绝缘层185可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
欧姆层164可以提供在沿第三方向D3彼此连接的第二接触插塞161和连接垫169之间。欧姆层164可以包括金属硅化物，诸如钨硅化物、钛硅化物或钽硅化物。
间隔物结构SS可以提供在每个位线结构BL的两个侧壁上。每个间隔物结构SS可以包括沿第一方向顺序地堆叠在位线结构BL的侧壁上的第一间隔物11、第二间隔物21和第三间隔物31。第一间隔物可以在第二间隔物21和第三间隔物31的底表面之下沿第一方向D1延伸。根据一些实施方式，每个间隔物结构SS还可以包括沿着第一方向D1覆盖第二间隔物21和第三间隔物31的顶表面的第四间隔物41(见图3C)。第一间隔物11和第四间隔物41可以沿第三方向延伸，以使其顶表面处于相同的高度。
间隔物结构SS可以沿着位线结构BL在第二方向D2上延伸。在一些实施方式中，第一间隔物11可以沿着形成在衬底100的上部中的开口109的侧壁和底表面共形地延伸。间隙填充绝缘层118可以被提供以填充开口109。例如，间隙填充绝缘层118可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
第三间隔物31可以由与第一间隔物11相同的材料形成。例如，第一间隔物11和第三间隔物31可以包括硅氮化物或硅氮氧化物中的至少一种。第二间隔物21可以沿第一方向D1提供在第一间隔物11与第三间隔物31之间。例如，第二间隔物21可以包括硅氧化物。在某些实施方式中，第二间隔物21可以在其中包括空隙。第四间隔物41可以由与第一间隔物11和第三间隔物31相同的材料形成。
数据存储元件DS可以提供在连接垫169上。每个数据存储元件DS可以通过穿透第四层间绝缘层194的第一上接触197电连接到每个连接垫169。每个数据存储元件DS可以通过连接垫169中的对应一个和第二接触插塞161中的对应一个电连接到第二掺杂区域112b中的对应一个。在一些实施方式中，数据存储元件DS可以是包括下电极、电介质层和上电极的电容器。在某些实施方式中，数据存储元件DS可以包括磁隧道结(MTJ)图案。在某些实施方式中，数据存储元件DS可以包括相变材料或可变电阻材料。
***晶体管PT可以提供在***电路区域PCR中(见图3B)。在一些实施方式中，每个***晶体管PT可以包括***栅电极PG、***栅极绝缘层PI和源/漏区域103。在一些实施方式中，***晶体管PT可以是字线驱动器的一部分。
***接触插塞PC可以被提供以连接到***电路区域PCR的衬底100的上部。***接触插塞PC可以连接到***晶体管PT，例如源/漏区域103。例如，***接触插塞PC可以提供在沿第三方向D3穿透第一至第三层间绝缘层191、192和193的第二接触孔H2中。***接触插塞PC可以包括阻挡层155和金属层154。例如，阻挡层155可以包括导电金属氮化物，例如，诸如钛氮化物、钽氮化物或钨氮化物。例如，金属层154可以包括钛、钨或钽中的至少一种。
***接触插塞PC可以通过第二上接触198连接到第一***互连线PL。在一些实施方式中，第二上接触198可以穿透第四层间绝缘层194和第五层间绝缘层195以将接触插塞PC电连接到第一***互连线PL。
如可在图3A中看到地，沿第三方向D3延伸的字线接触插塞LC可以被提供以连接到字线WL的端部。字线接触插塞LC可以提供在***电路区域PCR中。每个字线WL的端部可以包括沿第三方向D3延伸的、在字线WL的延伸方向即第一方向D1上暴露的接触表面CS。字线WL和字线接触插塞LC可以通过接触表面CS彼此连接。在一些实施方式中，每个字线WL可以包括基本上平行的一对侧壁，并且接触表面CS可以连接该对侧壁。
如图4所示，接触表面CS可以包括：第一接触表面S1，其是下图案BE(即金属图案)的侧壁的一部分；以及第二接触表面S2，其是上图案UE(即半导体图案)的侧壁的一部分。换言之，字线接触插塞LC可以连接到字线WL的侧壁。第一接触表面S1的面积可以大于第二接触表面S2的面积。
字线接触插塞LC可以包括与第一接触表面S1与第二接触表面S2之间的边界相邻的台阶部分ST。例如，接触表面CS可以包括台阶表面，并且台阶部分ST可以与台阶表面接触。例如，台阶表面可以是第一接触表面S1的一部分。字线接触插塞LC沿第一方向D1的宽度可以在台阶部分ST处不连续地减小。字线接触插塞LC可以沿第三方向D3延伸第二接触部分S2和一部分第一接触部分S1的整体。换言之，字线接触插塞LC的下表面可以高于字线WL的下表面。
每个字线接触插塞LC的一部分可以与每个字线WL重叠。例如，字线接触插塞LC的下部可以包括沿第一方向D1与字线WL重叠的第一部分R1以及沿第一方向D1与器件隔离层102重叠的第二部分R2。换言之，沿着第一方向D1，第二部分R2可以不与字线WL重叠。第一部分R1可以沿第三方向D3延伸以与接触表面CS接触。第二部分R2可以沿第三方向D3延伸以与器件隔离层102接触。第一部分R1可以沿第一方向D1比第二部分R2宽。
当在俯视图中看时(见图2)，每个字线接触插塞LC可以在第一方向D1上具有长轴LX。例如，字线接触插塞LC在俯视图中可以具有在第一方向D1上比在第二方向D2上长的条形。或者，字线接触插塞LC在俯视图中可以具有在第一方向D1上比在第二方向D2上长的椭圆形状。字线接触插塞LC的短轴SX与长轴LX的比率可以范围从大约1:2至大约1:7。
每个字线接触插塞LC可以包括阻挡层151和金属层152。例如，阻挡层151可以包括导电金属氮化物，诸如钛氮化物、钽氮化物或钨氮化物。例如，金属层152可以包括钛、钨或钽中的至少一种。
字线接触插塞LC的顶表面TS1(图3A)可以沿第三方向D3位于与***接触插塞PC的顶表面TS2(图3B)基本相同的水平处。连接垫169的顶表面TS3(图3C)可以沿第三方向D3位于与字线接触插塞LC的顶表面TS1和***接触插塞PC的顶表面TS2基本相同的水平处。
字线接触插塞LC可以通过第三上接触196连接到第二***互连线ML。在一些实施方式中，第三上接触196可以穿透第四层间绝缘层194和第五层间绝缘层195以将字线接触插塞LC电连接到第二***互连线ML。
图5至7是示出根据一些实施方式的半导体存储器件的俯视图。在下文中，为了说明的容易和方便，将省略对与上述实施方式中相同的元件或部件的描述。
参照图5，根据一些实施方式的半导体存储器件可以包括单元阵列区域CAR和***电路区域PCR。***电路区域PCR可以包括第一***电路区域P1和第二***电路区域P2，单元阵列区域CAR插置在其间。每个字线WL的端部可以分别在第一***电路区域P1和第二***电路区域P2中。
每个字线WL可以连接到第一***电路区域P1或第二***电路区域P2中的字线接触插塞LC。例如，奇数序号的字线WL可以连接到第二***电路区域P2中的字线接触插塞LC，偶数序号的字线WL可以连接到第一***电路区域P1中的字线接触插塞LC。
根据一些实施方式，每个字线WL可以包括线部LP和分别设置在线部LP的两端的端部EP。字线接触插塞LC可以连接到端部EP。端部EP在第二方向D2上的宽度可以大于线部LP在第二方向D2上的宽度。端部EP的平面形状在图5中为圆形。在某些实施方式中，端部EP的平面形状可以是其它各种形状中的一种，例如其至少一部分沿第二方向比线部LP更宽的椭圆形、矩形等。
字线WL的端部EP可以沿着第二方向D2以Z字形形式布置。例如，第一***电路区域P1中的端部EP可以沿第二方向D2以Z字形形式布置。例如，第一端部EP1以及在第一方向D1上从第一端部EP1移位或偏移的第二端部EP2可以在第二方向D2上交替地布置。在一些实施方式中，第三端部EP3可以提供在第一端部EP1与第二端部EP2之间。每个第三端部EP3可以在彼此相邻的第一端部EP1和第二端部EP2之间。例如，每个第三端部EP3比第二端部EP2沿第一方向从第一端部EP1移位或偏移更小的量，例如，可以是第二端部EP2的偏移的一半。结果，字线WL的端部EP可以沿第二方向D2以波形布置。
连接到端部EP的字线接触插塞LC也可以沿着第二方向D2以Z字形形式布置。例如，第一***电路区域P1中的字线接触插塞LC可以沿第二方向D2以Z字形形式布置。如图5所示，第二***电路区域P2中的字线接触插塞LC可以沿第二方向D2布置成线，例如，沿着第一方向D1不偏移或移位，因为奇数序数的字线WL的端部EP沿第一方向D1相对于彼此不偏移。或者，第二***电路区域P2中的字线接触插塞LC可以像设置在第一***电路区域P1中的字线接触插塞LC那样以Z字形形式布置。
参照图6，与图5不同，在根据一些实施方式的半导体存储器件中，线部LP在第二方向D2上的宽度可以基本上等于端部EP在第二方向D2上的宽度。第一***电路区域P1中的端部EP可以沿第二方向D2布置成线，例如，沿第一方向D1没有偏移或移位。第一***电路区域P1中的字线接触插塞LC也可以沿第二方向D2布置成线，例如，沿第一方向D1没有偏移或移位。第二***电路区域P2中的端部EP可以沿第二方向D2布置成线。第二***电路区域P2中的字线接触插塞LC也可以沿第二方向D2布置成线。
参照图7，在根据一些实施方式的半导体存储器件中，一个或一些字线WL的端部EP的形状可以不同于另一个或另一些字线WL的端部EP的形状。例如，当在俯视图中看时，奇数序数的字线WL的每个端部EP的一个表面可以具有例如与第二方向D2成一角度的倾斜形状，而偶数序数的字线WL的每个端部EP的表面可以基本上平行于第二方向D2。例如，端部EP4可以具有沿第二方向成镜像的倾斜形状，并且端部EP5可以沿着第一方向是端部EP4的镜像。相邻的端部EP可以以与图5中的方式相似的方式彼此偏移。第一***电路区域P1中的字线接触插塞LC可以沿第二方向D2以Z字形形式布置，而第二***电路区域P2中的字线接触插塞LC可以布置成线。
图8A和9A是沿图2的线A-A'截取的剖视图，以示出根据一些实施方式的制造半导体存储器件的方法中的阶段。图8B和9B是沿图2的线B-B'截取的剖视图。图8C和9C是沿图2的线C-C'和D-D'截取的剖视图。
参照图2和8A至8C，器件隔离层102可以在衬底100中形成，以在单元阵列区域CAR中限定有源部分ACT。器件隔离沟槽可以在衬底100中形成，并且器件隔离层102可以填充器件隔离沟槽。当在俯视图中看时，每个有源部分ACT可以具有沿第四方向D4延伸的条形。可以使用器件隔离层102作为离子注入掩模来执行离子注入工艺，以在有源部分ACT的上部中形成掺杂区域。有源部分ACT和器件隔离层102可以被图案化以形成凹陷区域105。一对凹陷区域105可以与每个有源部分ACT交叉。掺杂区域可以被凹陷区域105分成第一掺杂区域112a和第二掺杂区域112b。
栅极电介质层115可以在凹陷区域105的内表面上形成。栅极电介质层115可以通过热氧化工艺、化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺形成。随后，栅极导电层可以被形成以填充凹陷区域105，并且栅极导电层可以被蚀刻以分别在凹陷区域105中形成字线WL。在一些实施方式中，栅极导电层可以包括金属层和金属层上的半导体层。因此，每个字线WL可以包括沿第三方向D3顺序堆叠的下图案BE和上图案UE。
字线WL的顶表面可以凹入，从而沿着第三方向D3低于有源部分ACT的顶表面。绝缘层可以在衬底100上形成以填充凹陷区域105，并且可以对绝缘层执行蚀刻工艺以分别在字线WL上形成字线盖图案117。
绝缘层和导电层可以在衬底100的整个表面上顺序地形成，然后可以被图案化以形成沿第三方向顺序堆叠的下绝缘图案101和第一导电图案122。例如，下绝缘图案101可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成。在一些实施方式中，下绝缘图案101可以形成为包括彼此间隔开的区段。第一导电图案122可以具有与下绝缘图案101的平面形状对应的平面形状。下绝缘图案101可以形成为同时覆盖两个相邻的有源部分ACT的端部(即彼此相邻的第二掺杂区域112b)。器件隔离层102、衬底100和字线盖图案117的上部可以使用下绝缘图案101和第一导电图案122作为蚀刻掩模被蚀刻，以形成开口109。开口109可以暴露第一掺杂区域112a。
初始接触图案可以被形成以填充开口109。导电层可以在衬底100上形成，并且可以对导电层执行平坦化工艺以形成初始接触图案。例如，初始接触图案可以由掺杂多晶硅形成。第二导电层可以在第一导电图案122上形成，并且掩模图案141可以在第二导电层上形成。第二导电层和第一导电图案122可以使用掩模图案141作为蚀刻掩模被蚀刻。例如，蚀刻工艺可以包括各向异性蚀刻工艺。结果，位线结构BL可以被形成，每个位线结构BL包括第一导电图案122、第二导电图案131和掩模图案141。此时，初始接触图案也可以被蚀刻以形成第一接触插塞126。
第一间隔物11可以在位线结构BL的侧壁上形成。例如，第一间隔物11可以使用CVD工艺或ALD工艺形成。第一间隔物11可以沿着开口109的侧壁和底表面延伸。例如，第一间隔物11可以由硅氮化物或硅氮氧化物形成。
间隙填充绝缘层118可以被提供以填充开口109。绝缘层可以被形成以填充开口109，并且可以对绝缘层执行回蚀刻工艺以形成间隙填充绝缘层118。例如，间隙填充绝缘层118可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
第二间隔物21和第三间隔物31可以在第一间隔物11的侧壁上顺序地形成。例如，第二间隔物21可以由硅氧化物形成。第三间隔物31可以由与
第一间隔物11相同的材料形成。例如，第三间隔物31可以由硅氮化物或硅氮氧化物形成。
围栏绝缘图案153可以在位线结构BL之间形成。例如，围栏绝缘图案153可以包括硅氮化物或硅氮氧化物。暴露第二掺杂区域112b的接触区域CR可以通过使用围栏绝缘图案153和掩模图案141作为蚀刻掩模的各向异性蚀刻工艺被形成。下绝缘图案101的部分以及第一间隔物11和第三间隔物31的部分也可以通过该各向异性蚀刻工艺被去除。
***晶体管PT可以在***电路区域PCR的衬底100上形成。每个***晶体管PT可以包括***栅电极PG、***栅极绝缘层PI和源/漏区域103。***栅电极PG可以与位线结构BL一起形成。第一层间绝缘层191和第二层间绝缘层192可以被形成以顺序地覆盖***晶体管PT。例如，第一层间绝缘层191和第二层间绝缘层192的每个可以包括硅氧化物、硅氮氧化物或硅氮化物中的至少一种。
参照图2和图9A至9C，第二接触插塞161可以在接触区域CR的下部区域中形成。第二接触插塞161可以由诸如掺杂多晶硅的掺杂半导体材料形成。例如，多晶硅层可以被形成以填充接触区域CR，并且可以对多晶硅层执行回蚀刻工艺以形成第二接触插塞161。第二接触插塞161的顶表面可以高于第二导电图案131的顶表面。
第二间隔物21和第三间隔物31的由第二接触插塞161暴露的上部可以被蚀刻。此后，第四间隔物41可以在第一间隔物11的暴露的侧壁上形成。例如，第四间隔物41可以由硅氮化物或硅氮氧化物形成。在一些实施方式中，第四间隔物41可以由与第一间隔物11和第三间隔物31相同的材料形成。形成第四间隔物41的工艺可以包括诸如回蚀刻工艺的蚀刻工艺，并且第二接触插塞161的上部也可以在该蚀刻工艺期间被蚀刻。
欧姆层164可以在第二接触插塞161上形成。欧姆层164的形成可以包括金属层的沉积工艺以及热处理工艺。欧姆层164可以包括金属硅化物，例如钨硅化物、钛硅化物或钽硅化物。
第三层间绝缘层193可以被形成以覆盖***电路区域PCR。第一接触孔H1可以被形成以穿透第一至第三层间绝缘层191、192和193。第一接触孔H1可以分别暴露字线WL的端部。第一接触孔H1的下部区域可以分别暴露字线WL的接触表面CS。接触表面CS可以包括：第一接触表面S1，其是下图案BE的侧壁的一部分；以及第二接触表面S2，其是上图案UE的侧壁的一部分。
第二接触孔H2可以被形成以穿透第一至第三层间绝缘层191、192和193。第二接触孔H2可以暴露***电路区域PCR的衬底100。例如，第二接触孔H2可以暴露***晶体管PT的源/漏区域103。第一接触孔H1可以与第二接触孔H2同时形成。换言之，第一接触孔H1和第二接触孔H2可以通过相同的蚀刻工艺形成。在形成第一接触孔H1和第二接触孔H2期间，单元阵列区域CAR可以被第三层间绝缘层193覆盖。在形成第一接触孔H1和第二接触孔H2之后，第三层间绝缘层193的至少一部分可以从单元阵列区域CAR被去除。
因为字线WL被埋入衬底100的上部中，所以第一接触孔H1可以比第二接触孔H2深。因此，当形成第二接触孔H2时，第二接触孔H2下方的衬底100可能被过度蚀刻。为了防止这种现象，可以使用其中衬底材料例如半导体材料(例如硅)的蚀刻速率相对较低的蚀刻工艺来执行形成第一接触孔H1和第二接触孔H2的工艺。因此，可以解决第二接触孔H2下方的衬底100被过度蚀刻(例如，第二接触孔H2穿透源/漏区域103)的问题。然而，在这种情况下，第一接触孔H1可能不完全穿透包括半导体材料的上图案UE。因此，形成在第一接触孔H1中的字线接触插塞可能不完全连接到下图案BE而引起电阻和/或断开的增加。
然而，根据实施方式，第一接触孔H1可以形成为与字线WL的端部重叠。当在用于形成第一接触孔H1和第二接触孔H2的蚀刻工艺中器件隔离层102的蚀刻速率高于上图案UE的蚀刻速率时，可以容易地暴露下图案BE的侧壁。换言之，暴露下图案BE的第一接触孔H1可以在使对上图案UE的蚀刻速率的影响最小化的同时被形成。结果，可以改善半导体存储器件的电特性，并且还可以提高半导体存储器件的可靠性。
再次参照图2和3A至3C，字线接触插塞LC可以在第一接触孔H1中形成。***接触插塞PC可以在第二接触孔H2中形成。字线接触插塞LC和***接触插塞PC可以同时形成。连接垫169可以在接触区域CR中形成。连接垫169可以与字线接触插塞LC和***接触插塞PC同时形成。结果，连接垫169的顶表面TS3、字线接触插塞LC的顶表面TS1和***接触插塞PC的顶表面TS2可以设置在基本相同的水平处。
例如，阻挡层和金属层可以在第一接触孔H1和第二接触孔H2以及接触区域CR中顺序地形成，然后，可以对金属层和阻挡层执行平坦化工艺。结果，可以形成每个包括阻挡层和金属层的字线接触插塞LC、***接触插塞PC和连接垫169。
连接垫169的形成可以包括对阻挡层167和金属层168执行图案化工艺以形成穿透阻挡层167和金属层168的隔离区域183。隔离绝缘层185可以在隔离区域183中形成。连接垫169可以通过隔离绝缘层185彼此间隔开。隔离绝缘层185可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成。
第四层间绝缘层194可以在连接垫169上形成。第一上接触197可以在第四层间绝缘层194中形成。数据存储元件DS可以在第一上接触197上形成。例如，每个数据存储元件DS可以是包括下电极、电介质层和上电极的电容器。第五层间绝缘层195可以被形成以覆盖数据存储元件DS，然后，第二上接触198和第三上接触196可以被形成以穿透第四层间绝缘层194和第五层间绝缘层195。第四层间绝缘层194和第五层间绝缘层195的每个可以由硅氧化物或硅氮氧化物形成。第一至第三上接触197、198和196可以包括诸如钨的金属材料。连接到第二上接触198的第一***互连线PL可以被形成，并且连接到第三上接触196的第二***互连线ML可以被形成。第一***互连线PL和第二***互连线ML可以形成在第五层间绝缘层195上。例如，第一***互连线PL和第二***互连线ML可以同时形成。
根据实施方式，可以改善字线接触插塞与下图案之间的电连接。因此，可以改善半导体存储器件的电特性和可靠性。
这里已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情形下，在本申请的提交时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变而不背离如所附权利要求中阐明的本发明的精神和范围。
2018年1月3日在韩国知识产权局提交的题为“半导体存储器件”的韩国专利申请第10-2018-0000764号通过引用全文合并于此。

Claims (25)

1.一种半导体存储器件，包括：
字线，埋入在衬底的上部中并且在第一方向上延伸；以及
连接到所述字线的字线接触插塞，
其中所述字线的端部包括接触表面，所述接触表面在所述第一方向上暴露并且沿与所述第一方向交叉的第二方向延伸，以及
其中所述字线接触插塞连接到所述接触表面。
2.如权利要求1所述的半导体存储器件，其中
所述字线包括：
金属图案；和
在所述金属图案上的半导体图案；以及
所述接触表面包括：
第一接触表面，是所述金属图案的侧壁的一部分；和
第二接触表面，是所述半导体图案的侧壁的一部分。
3.如权利要求2所述的半导体存储器件，其中所述字线接触插塞包括台阶部分，所述台阶部分与所述第一接触表面和所述第二接触表面之间的边界相邻。
4.如权利要求3所述的半导体存储器件，其中所述台阶部分与所述第一接触表面接触。
5.如权利要求2所述的半导体存储器件，其中所述第一接触表面的表面积大于所述第二接触表面的表面积。
6.如权利要求1所述的半导体存储器件，其中，当在俯视图中看时，所述字线接触插塞在所述第一方向上比在与所述第一方向和所述第二方向交叉的第三方向上更长。
7.如权利要求6所述的半导体存储器件，其中
当在俯视图中看时，所述字线接触插塞具有沿所述第三方向的短轴和沿所述第一方向的长轴，以及
所述短轴与所述长轴的比率范围从1:2至1:7。
8.如权利要求1所述的半导体存储器件，还包括：
器件隔离层，在所述衬底中以限定有源部分，
其中所述字线接触插塞包括：
与所述字线的所述端部重叠的第一部分；和
与所述器件隔离层重叠的第二部分。
9.如权利要求1所述的半导体存储器件，还包括：
被器件隔离层限定在所述衬底中的有源部分；
在所述有源部分上的数据存储元件；以及
在所述有源部分与所述数据存储元件之间的连接垫，
其中所述字线接触插塞的顶表面在所述第二方向上位于与所述连接垫的顶表面基本相同的水平处。
10.如权利要求9所述的半导体存储器件，还包括：
与所述字线交叉的位线结构，
其中所述连接垫的每个的下部提供在所述位线结构之间，以及
其中所述连接垫的每个的上部延伸到所述位线结构上。
11.如权利要求1所述的半导体存储器件，还包括：
***接触插塞，连接到***电路区域的所述衬底的上部，
其中所述字线接触插塞的顶表面在所述第二方向上位于与所述***接触插塞的顶表面基本相同的水平处。
12.一种半导体存储器件，包括：
衬底，包括单元阵列区域和***电路区域；
字线，埋入在所述衬底的上部中并且在第一方向上从所述单元阵列区域延伸到所述***电路区域；以及
字线接触插塞，连接到所述字线的端部，
其中，当在俯视图中看时，所述字线接触插塞的每个具有在所述第一方向上的长轴，并且所述字线接触插塞的每个的一部分与所述字线的所述端部重叠。
13.如权利要求12所述的半导体存储器件，还包括：
器件隔离层，在所述衬底中以限定有源部分，
其中所述字线接触插塞的每个包括：
与所述字线的所述端部重叠的第一部分；和
与所述器件隔离层重叠的第二部分。
14.如权利要求12所述的半导体存储器件，其中
所述字线的所述端部包括在所述第一方向上暴露的接触表面，以及
所述字线接触插塞与所述接触表面接触。
15.如权利要求14所述的半导体存储器件，其中
所述字线的每个包括：
金属图案；和
在所述金属图案上的半导体图案，以及
所述接触面的每个包括：
第一接触表面，是所述金属图案的侧壁的一部分；和
第二接触表面，是所述半导体图案的侧壁的一部分。
16.如权利要求12所述的半导体存储器件，其中所述字线的所述端部沿着与所述第一方向交叉的第二方向以Z字形形式布置。
17.如权利要求16所述的半导体存储器件，其中
所述字线的所述端部包括在所述第二方向上交替布置的第一端部和第二端部，以及
所述第一端部相对于所述第二端部在所述第一方向上移位。
18.如权利要求17所述的半导体存储器件，其中所述字线的所述端部还包括在所述第一端部与所述第二端部之间的第三端部。
19.如权利要求12所述的半导体存储器件，其中
所述字线包括从所述端部延伸到所述单元阵列区域的线部，以及
所述端部在与所述第一方向交叉的第二方向上的宽度大于所述线部在所述第二方向上的宽度。
20.如权利要求12所述的半导体存储器件，其中所述字线接触插塞的每个在其下部处包括台阶部分。
21.一种半导体存储器件，包括：
衬底，包括单元阵列区域和***电路区域；
字线，埋入在所述衬底的上部中并且在第一方向上从所述单元阵列区域延伸到所述***电路区域；
字线接触插塞，连接到所述字线的端部；以及
***接触插塞，连接到所述***电路区域的所述衬底的上部，
其中所述字线接触插塞的顶表面在与所述***接触插塞的顶表面基本相同的水平处。
22.如权利要求21所述的半导体存储器件，其中
所述字线包括：
金属图案；和
在所述金属图案上的半导体图案，以及
所述字线接触插塞的下部沿着所述金属图案的侧壁延伸。
23.如权利要求22所述的半导体存储器件，还包括：
器件隔离层，提供在所述衬底的所述上部中，
其中所述字线的所述端部在所述器件隔离层中，以及
其中所述字线接触插塞的所述下部在所述金属图案的所述侧壁与所述器件隔离层之间。
24.如权利要求21所述的半导体存储器件，其中，当在俯视图中看时，所述字线接触插塞具有在所述第一方向上的长轴。
25.如权利要求21所述的半导体存储器件，还包括：
限定在所述衬底中的有源部分；
在所述有源部分上的数据存储元件；以及
在所述有源部分与所述数据存储元件之间的连接垫，
其中所述字线接触插塞的所述顶表面在与所述连接垫的顶表面基本相同的水平处。
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