KR20240090743A - 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치 - Google Patents
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Abstract
본 발명은 신뢰성이 높은 반도체 장치의 제조 방법을 제공한다.
그 방법은 다음의 단계를 포함한다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 산화물 반도체막을 섬 형상으로 가공하는 단계; 제 1 온도보다 높은 온도에서 가공을 수행하지 않고, 스퍼터링법에 의하여 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 보호 절연막을 형성하고 나서, 제 1 배리어막을 형성하는 단계; 제 1 배리어막을 통하여 과잉 산소 또는 산소 라디칼을 보호 절연막에 첨가하는 단계; 400℃ 미만의 제 2 온도에서 가열 처리를 수행하여 과잉 산소 또는 산소 라디칼을 산화물 반도체막으로 확산시키는 단계; 및 웨트 에칭에 의하여 제 1 배리어막의 일부 및 보호 절연막의 일부를 제거하고 나서, 제 2 배리어막을 형성하는 단계.
그 방법은 다음의 단계를 포함한다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 산화물 반도체막을 섬 형상으로 가공하는 단계; 제 1 온도보다 높은 온도에서 가공을 수행하지 않고, 스퍼터링법에 의하여 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 보호 절연막을 형성하고 나서, 제 1 배리어막을 형성하는 단계; 제 1 배리어막을 통하여 과잉 산소 또는 산소 라디칼을 보호 절연막에 첨가하는 단계; 400℃ 미만의 제 2 온도에서 가열 처리를 수행하여 과잉 산소 또는 산소 라디칼을 산화물 반도체막으로 확산시키는 단계; 및 웨트 에칭에 의하여 제 1 배리어막의 일부 및 보호 절연막의 일부를 제거하고 나서, 제 2 배리어막을 형성하는 단계.
Description
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다. 본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 포함할 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 받고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등 광범위한 전자 기기에 적용된다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서 실리콘으로 대표되는 반도체 재료가 널리 알려져 있다. 다른 재료로서는, 산화물 반도체가 주목을 받고 있다.
산화물 반도체를 사용한 트랜지스터가 안정적인 전기 특성을 갖는, 신뢰성이 높은 반도체 장치가 개시되어 있다(예를 들어, 특허문헌 1 참조). 이 반도체 장치에서는, 다량의 In을 함유하는 산화물 반도체막이 채널 측에 위치하고, Ga 등의 스태빌라이저를 다수 함유하는 산화물 반도체막이 백 채널 측에 위치하도록, 조성이 상이한 산화물 반도체막이 적층되어 있다.
다량의 In을 함유하는 산화물 반도체막은 작은 에너지 밴드 갭(E g)을 가질 수 있다(예를 들어, 3.0eV 미만). 이러한 E g가 작은 산화물 반도체막이, E g가 큰 산화물 반도체막(예를 들어, 3.0eV 이상 3.5eV 이하)보다 광에 의한 영향을 크게 받는다. 예를 들어, Eg가 작은 산화물 반도체막을 포함하는 트랜지스터에, 음 바이어스의 인가와 광의 조사를 수행하는 바이어스 온도 스트레스 테스트(광을 조사하는 네거티브 GBT(gate bias-temperature) 스트레스 테스트)를 수행하면, 트랜지스터의 신뢰성이 저하되는 경우가 있다.
광을 조사하는 네거티브 GBT 스트레스 테스트는 가속 테스트의 일종이며, 장기간의 사용에 의하여 일어나는, 광의 조사가 수행되는 트랜지스터의 특성의 변화를 단시간에 평가할 수 있다. 특히, 광을 조사하는 네거티브 GBT 스트레스 테스트 전후에서의 트랜지스터의 문턱 전압의 변화량(ΔV th)은 트랜지스터의 신뢰성을 조사하는 데 중요한 지표이다. 광을 조사하는 네거티브 GBT 스트레스 테스트 전후에서의 트랜지스터의 문턱 전압의 변화량(ΔV th)이 작을수록, 트랜지스터의 신뢰성이 높아진다.
산화물 반도체막을 포함하는 반도체 장치의 제조에 유리 기판이 사용되는 경우, 유리 기판은 공정 온도가 높으면 왜곡될 수 있다. 이하의 큰 사이즈 중 어느 사이즈를 가지면, 유리 기판은 특히 현저하게 왜곡된다: 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 및 제 10 세대(2950mm×3400mm). 그러므로, 반도체 장치의 제조에서의 공정 온도는 낮아야 한다.
상기를 고려하여, 본 발명의 일 형태의 과제는 다량의 In을 함유하는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변동을 억제하고 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치의 제조 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 비교적 낮은 온도에서의 신뢰성이 높은 반도체 장치의 제조 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치의 제조 방법을 제공하는 것이다.
또한, 상기 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 달성할 필요는 없다. 상기 과제 이외의 과제는 명세서 등의 기재로부터 명백해질 것이며 추출할 수 있다.
본 발명의 일 형태는 다음 단계를 포함하는 반도체 장치의 제조 방법이다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 그리고, 산화물 반도체막을 섬 형상으로 가공하는 단계; 그리고, 제 1 온도보다 높은 온도에서 공정을 수행하지 않고, 스퍼터링법에 의하여 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 그리고, 제 1 보호 절연막 및/또는 제 2 보호 절연막을 형성하고 나서, 제 1 배리어막을 형성하는 단계; 제 1 배리어막을 통하여 과잉 산소 또는 산소 라디칼을 제 2 보호 절연막에 첨가하는 단계; 400℃ 미만의 제 2 온도에서 가열 처리를 수행하여 과잉 산소 또는 산소 라디칼을 산화물 반도체막으로 확산시키는 단계; 및 웨트 에칭에 의하여 제 1 배리어막 또는 제 1 배리어막의 일부, 및 제 2 보호 절연막의 일부를 제거하고 나서, 제 2 배리어막을 형성하는 단계.
상기 실시형태에서, 제 1 배리어막은 인듐 주석 산화물막, 인듐 주석 실리콘 산화물막, 또는 인듐 산화물막인 것이 바람직하다.
상기 실시형태에서, 제 2 배리어막은 질화산화 실리콘막 또는 질화 실리콘막인 것이 바람직하다.
본 발명의 다른 일 형태는 다음 단계를 포함하는 반도체 장치의 제조 방법이다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 그리고, 산화물 반도체막을 섬 형상으로 가공하는 단계; 그리고, 제 1 온도보다 높은 온도에서 공정을 수행하지 않고, 스퍼터링법에 의하여 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 그리고, 제 1 보호 절연막 및/또는 제 2 보호 절연막을 형성하고 나서, 제 1 배리어막으로서 스퍼터링법에 의하여 금속 산화물막을 형성하여 과잉 산소 또는 산소 라디칼을 제 2 보호 절연막에 첨가하는 단계; 및 400℃ 미만의 제 2 온도에서 가열 처리를 수행하여 과잉 산소 또는 산소 라디칼을 산화물 반도체막으로 확산시키는 단계.
상기 실시형태에서, 금속 산화물막은 산화 알루미늄막, 산화 하프늄막, 또는 산화 이트륨막인 것이 바람직하다.
상기 실시형태에서, 산화물 반도체막은 In:M(알루미늄, 갈륨, 이트륨, 또는 주석):Zn=4:α1(1.5≤α1≤2.5):α2(2.5≤α2≤3.5)의 원자수비를 갖는 제 1 산화물 반도체막과, In:M:Zn=1:β1(0.8≤β1≤1.2):β2(0.8≤β2≤1.2)의 원자수비를 갖는 제 2 산화물 반도체막의 적층 구조를 갖는 것이 바람직하다.
상기 실시형태에서, 산화물 반도체막은 CAAC-OS를 포함하는 것이 바람직하다.
상기 실시형태에서, 제 2 온도는 375℃ 미만인 것이 바람직하다. 상기 실시형태에서, 제 2 온도는 340℃ 이상 360℃ 이하인 것이 바람직하다.
본 발명의 다른 일 형태는 다음 단계를 포함하는 반도체 장치의 제조 방법이다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 산화물 반도체막을 섬 형상으로 가공하는 단계; 스퍼터링법에 의하여 산화물 반도체막 위에, 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 1 보호 절연막 및 제 2 보호 절연막을 형성하는 단계: 제 1 온도보다 높은 제 2 온도에서 제 1 보호 절연막 및 제 2 보호 절연막을 가열하는 단계; 제 2 보호 절연막 위에 제 1 배리어막을 형성하는 단계; 제 1 배리어막을 통하여 과잉 산소 또는 산소 라디칼을 제 2 보호 절연막에 첨가하는 단계; 웨트 에칭에 의하여 제 1 배리어막의 일부 및 제 2 보호 절연막의 일부를 제거하는 단계; 및 제 1 온도보다 높은 제 3 온도에서 제 2 보호 절연막 위에 제 2 배리어막을 형성하는 단계. 제 2 온도 및 제 3 온도 중 한쪽 또는 양쪽은 단계의 공정 중에서 가장 높은 온도이다.
상기 실시형태에서, 산화물 반도체막은 In:M(알루미늄, 갈륨, 이트륨, 또는 주석):Zn=4:α1(1.5≤α1≤2.5):α2(2.5≤α2≤3.5)의 원자수비를 갖는 제 1 산화물 반도체막과, In:M:Zn=1:β1(0.8≤β1≤1.2):β2(0.8≤β2≤1.2)의 원자수비를 갖는 제 2 산화물 반도체막의 적층 구조를 갖는 것이 바람직하다.
상기 실시형태에서, 산화물 반도체막은 결정부를 포함하고 결정부는 c축 배향을 갖는 것이 바람직하다.
상기 실시형태에서, 제 1 온도는 340℃ 미만인 것이 바람직하다. 상기 실시형태에서, 제 1 온도는 100℃ 이상 200℃ 이하인 것이 바람직하다.
상기 실시형태에서, 제 2 온도는 375℃ 미만인 것이 바람직하다. 상기 실시형태에서, 제 2 온도는 340℃ 이상 360℃ 이하인 것이 바람직하다.
본 발명의 다른 일 형태는 다음 단계를 포함하는 반도체 장치의 제조 방법이다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 산화물 반도체막을 섬 형상으로 가공하는 단계; 스퍼터링법에 의하여 산화물 반도체막 위에, 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 1 보호 절연막 및 제 2 보호 절연막을 형성하는 단계: 제 1 온도보다 높은 제 2 온도에서 제 1 보호 절연막 및 제 2 보호 절연막을 가열하는 단계; 제 2 보호 절연막 위에 금속 산화물막을 형성하여 과잉 산소 또는 산소 라디칼을 제 2 보호 절연막에 첨가하는 단계; 및 제 1 온도보다 높은 제 3 온도에서 제 2 보호 절연막을 가열하여 과잉 산소 또는 산소 라디칼을 산화물 반도체막으로 확산시키는 단계. 제 2 온도 및 제 3 온도 중 한쪽 또는 양쪽은 상기 단계의 공정 중에서 가장 높은 온도이다.
본 발명의 다른 일 형태는 다음 단계를 포함하는 반도체 장치의 제조 방법이다: 제 1 온도에서 산화물 반도체막을 형성하는 단계; 산화물 반도체막을 섬 형상으로 가공하는 단계; 스퍼터링법에 의하여 산화물 반도체막 위에, 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계; 재료를 가공하여 소스 전극 및 드레인 전극을 형성하는 단계; 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 1 보호 절연막 및 제 2 보호 절연막을 형성하는 단계: 제 1 온도보다 높은 제 2 온도에서 제 1 보호 절연막 및 제 2 보호 절연막을 가열하는 단계; 및 제 1 온도보다 높은 제 3 온도에서, 제 2 보호 절연막 위에 금속 산화물막을 형성하여 과잉 산소 또는 산소 라디칼을 제 2 보호 절연막에 첨가하고, 제 2 보호 절연막의 산소, 과잉 산소, 또는 산소 라디칼을 산화물 반도체막으로 확산시키는 단계. 제 2 온도 및 제 3 온도 중 한쪽 또는 양쪽은 단계의 공정 중에서 가장 높은 온도이다.
상기 실시형태에서, 금속 산화물막은 산화 알루미늄막, 산화 하프늄막, 또는 산화 이트륨막인 것이 바람직하다.
상기 실시형태에서, 산화물 반도체막은 In:M(알루미늄, 갈륨, 이트륨, 또는 주석):Zn=4:α1(1.5≤α1≤2.5):α2(2.5≤α2≤3.5)의 원자수비를 갖는 제 1 산화물 반도체막과, In:M:Zn=1:β1(0.8≤β1≤1.2):β2(0.8≤β2≤1.2)의 원자수비를 갖는 제 2 산화물 반도체막의 적층 구조를 갖는 것이 바람직하다.
상기 실시형태에서, 산화물 반도체막은 결정부를 포함하고 결정부는 c축 배향을 갖는 것이 바람직하다.
상기 실시형태에서, 제 1 온도는 340℃ 미만인 것이 바람직하다. 상기 실시형태에서, 제 1 온도는 100℃ 이상 200℃ 이하인 것이 바람직하다.
상기 실시형태에서, 제 2 온도 및 제 3 온도 중 한쪽 또는 양쪽은 375℃ 미만인 것이 바람직하다. 상기 실시형태에서, 제 2 온도 및 제 3 온도 중 한쪽 또는 양쪽은 340℃ 이상 360℃ 이하인 것이 바람직하다.
본 발명의 일 형태에 따르면, 산화물 반도체를 포함하는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변화를 억제할 수 있고 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치의 제조 방법을 제공할 수 있다. 본 발명의 일 형태에 따르면, 비교적 낮은 온도에서의 신뢰성이 높은 반도체 장치의 제조 방법을 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출할 수 있다.
도 1의 (A) 내지 도 1의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 2의 (A) 내지 도 2의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 3의 (A) 내지 도 3의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 4의 (A) 내지 도 4의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 5의 (A) 내지 도 5의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도, 및 반도체 장치의 일 형태의 단면도 및 상면도이다.
도 6의 (A) 및 도 6의 (B)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 7의 (A) 내지 도 7의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 8은 밴드 구조를 나타낸 것이다.
도 9의 (A) 및 도 9의 (B)는 반도체 장치의 일 형태를 도시한 단면도이다.
도 10의 (A) 내지 도 10의 (D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도이다.
도 11의 (A) 내지 도 11의 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다.
도 12의 (A) 내지 도 12의 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 13의 (A) 및 도 13의 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 14는 전자 조사에 의하여 유발되는 In-Ga-Zn 산화물의 결정부에서의 변화를 나타낸 것이다.
도 15의 (A) 및 도 15의 (B)는 CAAC-OS 및 nc-OS의 성막 모델을 나타낸 모식도이다.
도 16의 (A) 내지 도 16의 (C)는 InGaZnO4 결정 및 펠릿을 나타낸 것이다.
도 17의 (A) 내지 도 17의 (D)는 CAAC-OS의 성막 모델을 나타낸 모식도이다.
도 18은 표시 장치의 일 형태를 도시한 상면도이다.
도 19는 표시 장치의 일 형태를 도시한 단면도이다.
도 20은 표시 장치의 일 형태를 도시한 단면도이다.
도 21의 (A) 내지 도 21의 (C)는 표시 장치를 도시한 블록도 및 회로도이다.
도 22는 표시 모듈을 도시한 것이다.
도 23의 (A) 내지 도 23의 (G)는 전자 기기를 도시한 것이다.
도 24는 반도체 장치의 회로 구성을 도시한 것이다.
도 25의 (A) 내지 도 25의 (C)는 실시예에서의 트랜지스터의 I d-V g 특성을 나타낸 것이다.
도 2의 (A) 내지 도 2의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 3의 (A) 내지 도 3의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 4의 (A) 내지 도 4의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 5의 (A) 내지 도 5의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도, 및 반도체 장치의 일 형태의 단면도 및 상면도이다.
도 6의 (A) 및 도 6의 (B)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 7의 (A) 내지 도 7의 (C)는 반도체 장치의 제조 공정의 예를 도시한 단면도이다.
도 8은 밴드 구조를 나타낸 것이다.
도 9의 (A) 및 도 9의 (B)는 반도체 장치의 일 형태를 도시한 단면도이다.
도 10의 (A) 내지 도 10의 (D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도이다.
도 11의 (A) 내지 도 11의 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다.
도 12의 (A) 내지 도 12의 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 13의 (A) 및 도 13의 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 14는 전자 조사에 의하여 유발되는 In-Ga-Zn 산화물의 결정부에서의 변화를 나타낸 것이다.
도 15의 (A) 및 도 15의 (B)는 CAAC-OS 및 nc-OS의 성막 모델을 나타낸 모식도이다.
도 16의 (A) 내지 도 16의 (C)는 InGaZnO4 결정 및 펠릿을 나타낸 것이다.
도 17의 (A) 내지 도 17의 (D)는 CAAC-OS의 성막 모델을 나타낸 모식도이다.
도 18은 표시 장치의 일 형태를 도시한 상면도이다.
도 19는 표시 장치의 일 형태를 도시한 단면도이다.
도 20은 표시 장치의 일 형태를 도시한 단면도이다.
도 21의 (A) 내지 도 21의 (C)는 표시 장치를 도시한 블록도 및 회로도이다.
도 22는 표시 모듈을 도시한 것이다.
도 23의 (A) 내지 도 23의 (G)는 전자 기기를 도시한 것이다.
도 24는 반도체 장치의 회로 구성을 도시한 것이다.
도 25의 (A) 내지 도 25의 (C)는 실시예에서의 트랜지스터의 I d-V g 특성을 나타낸 것이다.
도면을 참조하여 실시형태에 대하여 이하에서 설명하겠다. 실시형태를 다양한 모드로 실행할 수 있고, 본 발명의 취지 및 범위로부터 벗어남이 없이 모드 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
도면에서, 사이즈, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 그러므로, 본 발명의 일 형태는 이러한 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 일 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한, 본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 사이의 혼동을 피하기 위하여 사용되고, 이 용어는 구성 요소를 수적으로 한정하지 않는다.
또한, 본 명세서에서, "위에", "상방에", "아래에", 및 "하방에" 등, 배치를 설명하는 용어는, 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하는 데 편의상 사용된다. 또한, 구성 요소들 사이의 위치 관계는 각각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 위치 관계는 본 명세서에 사용된 용어로 설명되는 것에 한정되지 않고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 적어도 이하의 3개의 단자를 갖는 소자이다: 게이트, 드레인, 및 소스. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하며, 드레인, 채널 영역, 및 소스를 통하여 전류를 흘릴 수 있다. 또한, 본 명세서 등에서, 채널 영역이란 전류가 주로 흐르는 영역을 말한다.
또한, 예를 들어, 상이한 극성을 갖는 트랜지스터가 채용되거나 또는 회로 동작에서 전류가 흐르는 방향이 변화되면, 소스 및 드레인의 기능이 전환될 수 있다. 그러므로, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어를 전환할 수 있다.
또한, 본 명세서 등에서, "전기적으로 접속된다"라는 표현은 구성 요소가 "어떤 전기적 작용을 갖는 물체"를 통하여 접속되어 있는 경우를 포함한다. "어떤 전기적 작용을 갖는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호를 송수신할 수 있기만 하면, 특별한 제한은 없다. "어떤 전기적 작용을 갖는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 용량 소자, 및 다양한 기능을 갖는 소자가 있다.
또한, 본 명세서 등에서, "산화질화 실리콘막"이란 질소보다 높은 비율로 산소를 포함하는 막을 말하고, "질화산화 실리콘막"이란 산소보다 높은 비율로 질소를 포함하는 막을 말한다.
본 명세서 등에서 도면을 참조하여 발명의 구조를 설명하는 데 있어서, 동일한 부분에는 상이한 도면에서 공통의 부호가 사용된다.
본 명세서 등에서, "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한, "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서 등에서, "막" 및 "층"이라는 용어를 경우에 따라 서로 교환할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우도 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치, 및 반도체 장치의 제조 방법에 대하여, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (C), 도 6의 (A) 및 도 6의 (B), 도 7의 (A) 내지 도 7의 (C), 도 8, 및 도 9의 (A) 및 도 9의 (B)를 참조하여 설명하겠다.
<반도체 장치의 구조예 1>
도 5의 (C)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 상면도이다. 도 5의 (B)는 도 5의 (C)의 일점쇄선(X1-X2)을 따라 자르는 단면도이며, 도 5의 (C)의 일점쇄선(Y1-Y2)을 따라 자르는 단면도이다. 또한, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 및 도 5의 (A)는 도 5의 (B)에서의 트랜지스터(100)의 제조 공정을 도시한 단면도이다. 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 및 도 5의 (A) 및 도 5의 (B) 각각에서, 일점쇄선(X1-X2)을 따라 자르는 단면도를 왼쪽에 도시하고, 일점쇄선(Y1-Y2)을 따라 자르는 단면도를 오른쪽에 도시하였다.
또한, 도 5의 (C)에서, 복잡성을 피하기 위하여, 트랜지스터(100)의 구성 요소의 일부(예를 들어, 게이트 절연막으로서 기능하는 절연막)를 도시하지 않았다. 일점쇄선(X1-X2)의 방향을 채널 길이 방향이라고 부르는 경우가 있고, 일점쇄선(Y1-Y2)의 방향을 채널 폭 방향이라고 부르는 경우가 있다. 도 5의 (C)와 같이, 구성 요소의 일부는 이하에서 설명하는 트랜지스터의 상면도에서 도시되지 않는 경우가 있다.
트랜지스터(100)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)과 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 산화물 반도체막(108)과 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 트랜지스터(100) 위, 구체적으로는, 도전막(112a), 도전막(112b), 및 산화물 반도체막(108) 위에 절연막(114), 절연막(116), 및 절연막(118)이 제공된다. 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 절연막(114)을 제 1 보호 절연막, 절연막(116)을 제 2 보호 절연막, 및 절연막(118)을 제 3 보호 절연막이라고도 한다.
산화물 반도체막(108)은 도전막(104) 측의 제 1 산화물 반도체막(108a), 및 제 1 산화물 반도체막(108a) 위의 제 2 산화물 반도체막(108b)을 포함한다. 또한, 도전막(104)은 게이트 전극으로서 기능한다. 또한, 절연막(106) 및 절연막(107)은 트랜지스터(100)의 게이트 절연막으로서 기능한다.
산화물 반도체막(108)에는, In-M(M은 알루미늄, 갈륨, 이트륨, 또는 주석) 산화물 또는 In-M-Zn 산화물을 사용할 수 있다. 산화물 반도체막(108)에 In-M-Zn 산화물을 사용하는 것이 특히 바람직하다.
제 1 산화물 반도체막(108a)이 In:M:Zn=4:α1(1.5≤α1≤2.5):α2(2.5≤α2≤3.5)의 원자수비를 갖는 것이 바람직하다. 제 2 산화물 반도체막(108b)이 In:M:Zn=1:β1(0.8≤β1≤1.2):β2(0.8≤β2≤1.2)의 원자수비를 갖는 것이 바람직하다.
제 1 산화물 반도체막(108a)이 상기 원자수비, 즉, In의 원자수비가 M의 원자수비보다 높은 조성을 가지면, 트랜지스터(100)의 전계 효과 이동도(단순히, 이동도 또는 μFE라고도 함)를 향상시킬 수 있다. 구체적으로는, 트랜지스터(100)의 전계 효과 이동도를 10cm2/Vs보다 높게 할 수 있고, 바람직하게는 30cm2/Vs보다 높게 할 수 있다.
예를 들어, 게이트 신호를 생성하는 게이트 드라이버(구체적으로는, 게이트 드라이버에 포함되는 시프트 레지스터의 출력 단자와 접속되는 디멀티플렉서)에 전계 효과 이동도가 높은 트랜지스터를 사용하면, 반도체 장치 또는 표시 장치의 슬림 베젤화를 수행할 수 있다.
또한, 제 1 산화물 반도체막(108a)이 In의 원자수비가 M의 원자수비보다 높은 조성을 가지면, 광 조사에 의하여 트랜지스터(100)의 전기 특성이 변화되기 쉽다. 그러나, 본 발명의 일 형태에 따른 반도체 장치에서는, 제 1 산화물 반도체막(108a) 위에 제 2 산화물 반도체막(108b)이 형성된다. 제 2 산화물 반도체막(108b)에서의 In의 원자수비가 제 1 산화물 반도체막(108a)에서의 In의 원자수비보다 낮기 때문에, 제 2 산화물 반도체막(108b)은 제 1 산화물 반도체막(108a)보다 E g가 크다. 이러한 이유로, 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 적층 구조인 산화물 반도체막(108)은 광을 조사하는 네거티브 바이어스 스트레스 테스트에 대한 저항이 높다.
광 조사에서, 상기 작층 구조를 갖는 산화물 반도체막(108)에 의하여 흡수되는 광량을 저감할 수 있다. 결과적으로, 광 조사로 인한 트랜지스터(100)의 전기 특성의 변화를 저감할 수 있다.
트랜지스터(100)에 포함되는 산화물 반도체막(108)에 산소 결손이 형성되면, 캐리어로서 기능하는 전자가 생성된다; 결과적으로, 트랜지스터(100)가 노멀리 온이 되기 쉬워진다. 또한, 노멀리 온 트랜지스터란, 0V의 게이트 전압(V g)에서 전류(예를 들어, 드레인과 소스 사이의 전류(I ds))가 흐르는 트랜지스터를 말한다. 그러므로, 안정적인 트랜지스터 특성을 위해서는, 산화물 반도체막(108)의 산소 결손, 특히 제 1 산화물 반도체막(108a)의 산소 결손을 저감하는 것이 중요하다. 본 발명의 일 형태에 따른 트랜지스터의 구조에서는, 산화물 반도체막(108) 위의 절연막, 여기서는 산화물 반도체막(108) 위의 절연막(114) 및/또는 절연막(116)에 과잉 산소를 도입함으로써, 절연막(114) 및/또는 절연막(116)으로부터 산화물 반도체막(108)으로 산소를 이동시켜, 산화물 반도체막(108), 특히 제 1 산화물 반도체막(108a)의 산소 결손을 보충한다. 또는, 절연막(116) 위에 형성되는 제 1 배리어막을 형성할 때에 절연막(116)에 과잉 산소를 도입하고, 절연막(116)으로부터 산화물 반도체막(108)으로 산소를 이동시켜, 산화물 반도체막(108), 특히, 제 1 산화물 반도체막(108a)의 산소 결손을 보충한다.
절연막(114) 및 절연막(116)은 각각 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(114) 및 절연막(116)은 산소를 방출할 수 있는 절연막이다. 또한, 예를 들어, 성막 후의 절연막(114) 및 절연막(116)에 산소를 도입하는 식으로 절연막(114) 및 절연막(116)에 산소 과잉 영역이 형성된다. 산소의 도입 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 채용하여도 좋다.
제 1 산화물 반도체막(108a)의 산소 결손을 보충하기 위해서는, 제 2 산화물 반도체막(108b)의 채널 영역 및 그 부근의 두께가 얇은 것이 바람직하다. 예를 들어, 제 2 산화물 반도체막(108b)의 채널 영역 및 그 부근의 두께는 바람직하게는 1nm 이상 20nm 이하, 더 바람직하게는 3nm 이상 10nm 이하이다.
또한, 제 1 산화물 반도체막(108a)의 산소 결손을 보충하기 위해서는, 제 2 산화물 반도체막(108b)의 산소 투과성이 높은 것이 바람직하다. 제 2 산화물 반도체막(108b)의 산소 투과성이 높으면, 절연막(114) 및 절연막(116)의 과잉 산소를 제 1 산화물 반도체막(108a)으로 적합하게 확산시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치에서, 산화물 반도체막은 적층 구조, 및 과잉 산소를 함유하는 산화물 반도체막과 접촉되는 절연막을 갖는다; 따라서, 반도체 장치의 신뢰성을 높일 수 있다. 또한, 본 발명의 일 형태에서는, 반도체 장치의 제조 공정에서의 온도를 낮게(대표적으로는, 400℃ 미만 또는 375℃ 미만(바람직하게는, 340℃ 이상 360℃ 이하)) 할 수 있다. 또한, 반도체 장치의 제조 공정에 대해서는 이하에서 설명하겠다.
본 실시형태의 반도체 장치의 다른 구성 요소에 대하여 이하에서 상세히 설명하겠다.
<기판>
기판(102)의 재료 등에 대해서는, 재료가 적어도 이후에 수행될 가열 처리에 견딜 수 있을 정도로 높은 내열성을 갖기만 하면, 특별한 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 기판을 기판(102)으로서 사용하여도 좋다. 유리 기판이 기판(102)으로서 사용되는 경우, 다음의 사이즈 중 어느 사이즈를 갖는 유리 기판을 사용할 수 있다: 제 6 세대, 제 7 세대, 제 8 세대, 제 9 세대, 및 제 10 세대. 따라서, 대형의 표시 장치를 제조할 수 있다. 이러한 대형의 기판을 사용하면 제조 비용을 저감할 수 있기 때문에 바람직하다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 분리층을 사용할 수 있다. 이러한 경우, 트랜지스터(100)를 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
<게이트 전극, 소스 전극, 및 드레인 전극으로서 기능하는 도전막>
게이트 전극으로서 기능하는 도전막(104), 소스 전극으로서 기능하는 도전막(112a), 및 드레인 전극으로서 기능하는 도전막(112b)을, 각각 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)로부터 선택되는 금속 원소; 이들 금속 원소 중 어느 금속 원소를 성분으로서 포함하는 합금; 또는 이들 금속 원소 중 어느 금속 원소의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
또한, 도전막(104), 도전막(112a), 및 도전막(112b)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택되는 하나 또는 복수의 원소와 알루미늄을 함유한 합금막 또는 질화막을 사용하여도 좋다.
인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여, 도전막(104), 도전막(112a), 및 도전막(112b)을 형성할 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(104), 도전막(112a), 및 도전막(112b)에 사용하여도 좋다. Cu-X 합금막을 사용하면, 가공하는 데 있어서 웨트 에칭 가공을 사용할 수 있기 때문에 제조 비용을 저감할 수 있다.
<게이트 절연막으로서 기능하는 절연막>
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107) 각각으로서, PECVD(plasma enhanced chemical vapor deposition)법 또는 스퍼터링법 등에 의하여 형성된 다음 막 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한, 절연막(106) 및 절연막(107)의 적층 구조 대신에, 상기 재료로부터 선택되는 재료를 사용하여 형성되는 단층의 절연막 또는 3층 이상의 절연막을 사용하여도 좋다.
절연막(106)은 산소의 투과를 억제하는 블로킹막으로서 기능한다. 예를 들어, 과잉 산소가 절연막(107), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(108)에 공급되는 경우, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(107)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 절연막(107)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 절연막(107)을 산소 분위기에서 형성한다. 또는, 성막 후의 절연막(107)에 산소를 도입함으로써, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 채용하여도 좋다.
절연막(107)에 산화 하프늄이 사용되는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 그러므로, 산화 하프늄을 사용한 절연막(107)은 산화 실리콘을 사용한 절연막(107)보다 두께를 두껍게 할 수 있다; 따라서, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 유전율이 높다. 그러므로, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위하여, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예는 단사정계 구조 및 입방정계 구조를 포함한다. 또한, 본 발명의 일 형태는 상기 예에 한정되지 않는다.
본 실시형태에서는, 절연막(106)으로서 질화 실리콘막이 형성되고, 절연막(107)으로서 산화 실리콘막이 형성된다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높으며, 산화 실리콘막의 정전 용량과 동등한 정전 용량을 위하여 더 두꺼운 두께를 필요로 한다. 따라서, 질화 실리콘막이 트랜지스터(100)의 게이트 절연막으로서 사용되면, 절연막의 물리적인 두께를 증가시킬 수 있다. 이것은 트랜지스터(100)의 내압의 저하를 저감시키고, 또한 내압을 향상시킴으로써, 트랜지스터(100)에 대한 정전 방전 대미지를 저감시킬 수 있다.
<산화물 반도체막>
상술한 재료 중 어느 재료를 사용하여 산화물 반도체막(108)을 형성할 수 있다. 산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 형성에 사용되는 스퍼터링 타깃의 금속 원소의 원자수비가 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 바람직하다. 산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 갖는 산화물 반도체막(108)을 용이하게 형성할 수 있다. 또한, 성막되는 산화물 반도체막(108)의 금속 원소의 원자수비가 스퍼터링 타깃의 금속 원소의 상기 원자수비에서 오차로서 ±40%의 범위 내에서 변동된다. 예를 들어, In:Ga:Zn=4:2:4.1의 원자수비를 갖는 스퍼터링 타깃을 사용하면, 산화물 반도체막(108)에서의 In:Ga:Zn의 원자수비가 4:2:3 부근이 될 수 있다.
In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1 등의 원자수비를 갖는 스퍼터링 타깃을 사용하여 제 1 산화물 반도체막(108a)을 형성할 수 있다. 제 1 산화물 반도체막(108a)이 In:M:Zn=4:α1(1.5≤α1≤2.5):α2(2.5≤α2≤3.5)의 원자수비를 갖는 것이 바람직하다.
In:M:Zn=1:1:1 또는 In:M:Zn=1:1:1.2 등의 원자수비를 갖는 스퍼터링 타깃을 사용하여 제 2 산화물 반도체막(108b)을 형성할 수 있다. 제 2 산화물 반도체막(108b)이 In:M:Zn=1:β1(0.8≤β1≤1.2):β2(0.8≤β2≤1.2)의 원자수비를 갖는 것이 바람직하다. 또한, 제 2 산화물 반도체막(108b)의 형성에 사용되는 스퍼터링 타깃에서의 금속 원소의 원자수비가 반드시 In≥M 및 Zn≥M을 만족시킬 필요는 없고, In<M 또는 Zn<M을 만족시켜도 좋다. 예를 들어, 스퍼터링 타깃은 In:M:Zn=1:3:2, In:M:Zn=1:3:4, 또는 In:M:Zn=1:3:6의 원자수비를 가질 수 있다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다. 특히, 2eV 이상, 바람직하게는 2eV 이상 3.0eV 이하의 에너지 갭을 갖는 산화물 반도체막이 제 1 산화물 반도체막(108a)으로서 사용되는 것이 바람직하고, 2.5eV 이상 3.5eV 이하의 에너지 갭을 갖는 산화물 반도체막이 제 2 산화물 반도체막(108b)으로서 사용되는 것이 바람직하다. 또한, 제 2 산화물 반도체막(108b)의 에너지 갭은 제 1 산화물 반도체막(108a)의 에너지 갭보다 큰 것이 바람직하다.
제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b) 각각의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
캐리어 밀도가 낮은 산화물 반도체막이 제 1 산화물 반도체막(108a)으로서 사용되어, 제 1 산화물 반도체막(108a)의 캐리어 밀도를 1×10-9/cm3 이상 8×1011/cm3 미만, 바람직하게는 1×10-9/cm3 이상 1×1011/cm3 미만, 더 바람직하게는 1×10-9/cm3 이상 1×1010/cm3 미만으로 할 수 있다. 캐리어 밀도가 낮은 산화물 반도체막이 제 2 산화물 반도체막(108b)으로서 사용되어, 제 2 산화물 반도체막(108b)의 캐리어 밀도를 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하로 할 수 있다.
또한, 조성은 상기에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 갖는 산화물 반도체막을 사용할 수 있다. 또한, 요구되는 트랜지스터의 반도체 특성을 얻기 위해서는, 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b) 각각의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소:산소의 원자수비, 원자간 거리, 및 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
또한, 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b) 각각으로서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하는 경우, 트랜지스터가 더 우수한 전기 특성을 가질 수 있기 때문에 바람직하다. 여기서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 결손의 수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 낮은 캐리어 밀도를 가질 수 있다. 따라서, 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 음이 되는 일이 거의 없다(노멀리 온이 되는 일이 거의 없다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에, 트랩 상태의 밀도가 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮다. 1×106μm의 채널 폭 및 10μm의 채널 길이(L)를 갖는 소자의 오프 상태 전류를, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V일 때 반도체 파라미터 애널라이저의 측정 한계 이하, 즉, 1×10-13A 이하로 할 수 있다.
따라서, 채널 영역이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높아질 수 있다. 산화물 반도체막의 트랩 상태에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서, 트랩 상태의 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다. 불순물의 예에는, 수소, 질소, 알칼리 금속, 및 알칼리 토금속이 있다.
산화물 반도체막에 함유되는 수소는 금속 원자와 결합된 산소와 반응하여 물을 형성하고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에서 산소 결손을 일으킨다. 산소 결손으로의 수소의 침입으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 금속 원자와 결합되는 산소에 수소의 일부를 결합함으로써, 캐리어로서 기능하는 전자의 생성을 일으키는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(108)에서는 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로, SIMS에 의하여 측정된 산화물 반도체막(108)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하이다.
제 1 산화물 반도체막(108a)은 제 2 산화물 반도체막(108b)보다 수소 농도가 낮은 영역을 포함하는 것이 바람직하다. 제 1 산화물 반도체막(108a)이 제 2 산화물 반도체막(108b)보다 수소 농도가 낮은 영역을 포함하면, 반도체 장치의 신뢰성을 높일 수 있다.
제 14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 제 1 산화물 반도체막(108a)에 함유되면, 제 1 산화물 반도체막(108a)에서 산소 결손이 증가되고, 제 1 산화물 반도체막(108a)은 n형의 막이 된다. 따라서, 제 1 산화물 반도체막(108a)에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도), 또는 제 1 산화물 반도체막(108a)과의 계면 부근의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정된다.
또한, SIMS에 의하여 측정되는, 제 1 산화물 반도체막(108a)에서의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어가 생성될 수 있고, 이 경우 트랜지스터의 오프 상태 전류가 증가될 수 있다. 그러므로, 제 1 산화물 반도체막(108a)에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 질소를 포함하면, 제 1 산화물 반도체막(108a)은 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 n형이 되기 쉬워진다. 따라서, 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온 특성을 갖기 쉬워진다. 이러한 이유로, 산화물 반도체막의 질소는 가능한 한 저감되는 것이 바람직하다; SIMS에 의하여 측정되는 질소의 농도를 예를 들어, 5×1018atoms/cm3 이하로 설정하는 것이 바람직하다.
제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b) 각각은 예를 들어, 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어, 다결정 구조, 미결정 구조, 비정질 구조, 또는 이하에서 설명하는 c축 배향된 결정성 산화물 반도체(CAAC-OS)를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 밀도가 가장 높은 한편, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
여기서, 산화물 반도체막(108), 및 산화물 반도체막(108)과 접촉되는 절연막을 포함하는 밴드 구조에 대하여 도 8을 참조하여 설명한다.
도 8은 절연막(107), 제 1 산화물 반도체막(108a), 제 2 산화물 반도체막(108b), 및 절연막(114)을 포함하는 적층의 두께 방향에서의 밴드 구조의 예를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 절연막(107), 제 1 산화물 반도체막(108a), 제 2 산화물 반도체막(108b), 및 절연막(114) 각각의 전도대 하단의 에너지 준위(E c)를 밴드 구조에 나타내었다.
도 8의 밴드 구조에서, 절연막(107) 및 절연막(114) 각각으로서 산화 실리콘막이 사용되고, 제 1 산화물 반도체막(108a)으로서, In:Ga:Zn=4:2:4.1의 금속 원소의 원자수비를 갖는 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막이 사용되고, 제 2 산화물 반도체막(108b)으로서, In:Ga:Zn=1:1:1.2의 금속 원소의 원자수비를 갖는 금속 산화물 타깃을 사용하여 형성되는 금속 산화물막이 사용된다.
도 8에 도시된 바와 같이, 전도대 하단의 에너지 준위는 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)에서 서서히 변동된다. 바꿔 말하면, 전도대 하단의 에너지 준위가 연속적으로 변동 또는 연속적으로 접속된다. 이러한 밴드 구조를 얻기 위해서는, 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 계면에, 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 존재하지 않는다.
제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b) 사이에 연속 접합을 형성하기 위해서는, 로드록실이 제공된 멀티 체임버 성막 장치(스퍼터링 장치)를 사용함으로써, 막을 대기에 노출시키지 않고 연속적으로 형성한다.
도 8의 밴드 구조로 함으로써, 제 1 산화물 반도체막(108a)은 웰로서 기능하고, 적층 구조를 갖는 트랜지스터에서 채널 영역이 제 1 산화물 반도체막(108a)에 형성된다.
제 2 산화물 반도체막(108b)이 제공되지 않는 경우, 트랩 상태가 제 1 산화물 반도체막(108a)에 형성될 수 있다. 그러나, 상기 적층 구조에서는, 트랩 상태를 제 2 산화물 반도체막(108b)에 형성할 수 있다. 따라서, 트랩 상태를 제 1 산화물 반도체막(108a)으로부터 멀리할 수 있다.
또한, 트랩 상태는 채널 영역으로서 기능하는 제 1 산화물 반도체막(108a)의 전도대 하단의 에너지 준위(E c)보다 진공 준위로부터 멀어질 수 있어, 전자가 트랩 상태에 축적되기 쉬워진다. 트랩 상태에 전자가 축적되면, 전자는 음의 고정 전하가 되어, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 그러므로, 트랩 상태의 에너지 준위가 제 1 산화물 반도체막(108a)의 전도대 하단의 에너지 준위(E c)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조는 트랩 상태에서의 전자의 축적을 억제한다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
도 8에서, 제 2 산화물 반도체막(108b)의 전도대 하단의 에너지 준위는, 제 1 산화물 반도체막(108a)의 전도대 하단의 에너지 준위보다 진공 준위에 가깝다. 대표적으로는, 제 1 산화물 반도체막(108a)의 전도대 하단과, 제 2 산화물 반도체막(108b)의 전도대 하단 사이의 에너지 준위에서의 차이는 0.15eV 이상 또는 0.5eV 이상 및 2eV 이하 또는 1eV 이하이다. 즉, 제 2 산화물 반도체막(108b)의 전자 친화력과 제 1 산화물 반도체막(108a)의 전자 친화력 사이의 차이는 0.15eV 이상 또는 0.5eV 이상 및 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 제 1 산화물 반도체막(108a)은 전류의 주요 경로로서 기능하며, 채널 영역으로서 기능한다. 또한, 제 2 산화물 반도체막(108b)은 채널 영역이 형성되는 제 1 산화물 반도체막(108a)에 포함되는 하나 이상의 금속 원소를 포함하기 때문에, 계면 산란이 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 계면에 일어나기 어렵다. 따라서, 계면에서는 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
제 2 산화물 반도체막(108b)이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 전도율이 충분히 낮은 재료를 제 2 산화물 반도체막(108b)에 사용한다. 또는, 제 1 산화물 반도체막(108a)보다 전자 친화력(진공 준위와 전도대 하단 사이의 에너지 준위에서의 차이)이 작고 제 1 산화물 반도체막(108a)으로부터의 전도대 하단의 에너지 준위에서의 차이(밴드 오프셋)를 갖는 재료가 제 2 산화물 반도체막(108b)에 사용된다. 또한, 드레인 전압의 값으로 인한 문턱 전압들 사이의 차이의 생성을 억제하기 위해서는, 전도대 하단의 에너지 준위가 제 1 산화물 반도체막(108a)보다 진공 준위에 0.2eV 이상, 바람직하게는 0.5eV 이상 가까운 재료를 사용하여 제 2 산화물 반도체막(108b)을 형성하는 것이 바람직하다.
제 2 산화물 반도체막(108b)은 스피넬 결정 구조를 갖지 않는 것이 바람직하다. 이것은 제 2 산화물 반도체막(108b)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역의 계면에서 제 1 산화물 반도체막(108a)으로 도전막(112a) 및 도전막(112b)의 구성 원소가 확산될 수 있기 때문이다. 또한, 제 2 산화물 반도체막(108b)이 이하에서 설명하는 CAAC-OS인 경우, 도전막(112a) 및 도전막(112b)의 구성 원소, 예를 들어, 구리 원소에 대하여 더 높은 블로킹성이 얻어지기 때문에 바람직하다.
제 2 산화물 반도체막(108b)의 두께는 제 1 산화물 반도체막(108a)으로의 도전막(112a) 및 도전막(112b)의 구성 원소의 확산을 억제하는 만큼 두껍고, 절연막(114)으로부터 제 1 산화물 반도체막(108a)으로의 산소의 공급을 억제하지 않는 만큼 얇다. 예를 들어, 제 2 산화물 반도체막(108b)의 두께가 10nm 이상이면, 제 1 산화물 반도체막(108a)으로의 도전막(112a) 및 도전막(112b)의 구성 원소의 확산을 억제할 수 있다. 제 2 산화물 반도체막(108b)의 두께를 100nm 이하로 하면, 절연막(114) 및 절연막(116)으로부터 제 1 산화물 반도체막(108a)에 효과적으로 산소를 공급할 수 있다.
<트랜지스터의 보호 절연막으로서 기능하는 절연막>
절연막(114) 및 절연막(116)은 각각 산화물 반도체막(108)에 산소를 공급하는 기능을 갖는다. 절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산소를 함유한다. 또한, 절연막(114)은 산소를 투과할 수 있는 절연막이다. 또한, 절연막(114)은 나중의 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 대미지를 완화하는 막으로서도 기능한다.
절연막(114)으로서는, 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(114)의 결함 수가 적고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드(dangling bond)에 의하여 g=2.001에 나타나는 신호에 상당하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은 절연막(114) 내에서의 결함의 밀도가 높으면, 산소가 결함에 결합되고, 절연막(114)을 통과하는 산소량이 감소되기 때문이다.
또한, 외측으로부터 절연막(114)에 침입하는 모든 산소가 절연막(114) 외측으로 이동하지는 않고, 일부의 산소는 절연막(114)에 잔존한다. 또한, 절연막(114)에 산소가 침입하고 절연막(114)에 포함되는 산소가 절연막(114) 외측으로 이동하는 식으로, 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서, 산소를 투과시킬 수 있는 산화물 절연막이 형성되면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소를, 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
질소 산화물로 인하여 상태의 밀도가 낮은 산화물 절연막을 사용하여 절연막(114)을 형성할 수 있다. 또한, 산화물 반도체막의 가전자대 상단의 에너지(E v_os)와 전도대 하단의 에너지(E c_os) 사이에, 질소 산화물로 인한 상태 밀도를 형성할 수 있다. 상기 산화물 절연막으로서는, 질소 산화물을 더 적게 방출하는 산화질화 실리콘막, 또는 질소 산화물을 더 적게 방출하는 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물을 더 적게 방출하는 산화질화 실리콘막은, 열 탈착 분광법 분석에서 질소 산화물보다 암모니아를 많이 방출하는 막이다; 산화질화 실리콘막으로부터 방출되는 암모니아 분자의 수는, 대표적으로, 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 막으로부터 방출된 암모니아 분자의 수는 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출된 암모니아 분자의 수이다.
예를 들어, 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는, NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면으로 확산되면, 전자가 절연막(114) 측의 준위에 의하여 포획되는 경우가 있다. 결과적으로, 포획된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 부근에 잔존한다; 따라서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 그러므로, 절연막(114)과 산화물 반도체막(108)의 계면에서 전자가 포획되기 어렵다.
절연막(114)에 상기 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압에서의 시프트를 저감할 수 있어, 트랜지스터의 전기 특성에서의 변동의 저감으로 이어진다.
또한, 절연막(114)의 100K 이하에서의 ESR 스펙트럼에서는, 트랜지스터의 제조 공정의 가열 처리, 대표적으로는, 400℃ 미만 또는 375℃ 미만(바람직하게는, 340℃ 이상 360℃ 이하)의 온도에서의 가열 처리에 의하여, 2.037 이상 2.039 이하의 g인자에 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에 나타나는 제 3 신호가 관찰된다. X 밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 신호 및 제 2 신호의 스플릿 폭과 제 2 신호 및 제 3 신호의 스플릿 폭은 각각 약 5mT이다. 2.037 이상 2.039 이하의 g인자에 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에 나타나는 제 3 신호의 스핀 밀도의 합계는, 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, 2.037 이상 2.039 이하의 g인자에 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에 나타나는 제 3 신호는 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 신호에 상당한다. 질소 산화물의 대표적인 예는 일산화 질소 및 이산화 질소를 포함한다. 바꿔 말하면, 2.037 이상 2.039 이하의 g인자에 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에 나타나는 제 3 신호의 스핀 밀도의 합계가 낮을수록, 산화물 절연막이 함유하는 질소 산화물의 양이 작아진다.
SIMS에 의하여 측정되는 상기 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
상기 산화물 절연막을 기판 온도 220℃ 이상 350℃ 이하에서, 실레인 및 일산화 이질소를 사용하여 PECVD법에 의하여 형성함으로써, 치밀하고 단단한 막을 형성할 수 있다.
화학량론적 조성을 초과하여 산소를 함유하는 산화물 절연막을 사용하여 절연막(116)이 형성된다. 산소의 일부는 가열함으로써 화학량론적 조성을 초과하여 산소를 함유하는 산화물 절연막으로부터 방출된다. 화학량론적 조성을 초과하여 산소를 함유하는 산화물 절연막은, TDS 분석에서, 산소 원자로 환산된, 방출되는 산소량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상의 산화물 절연막이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
절연막(116)으로서는, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연막(116)에서의 결함 수는 적고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인한 g=2.001에 나타나는 신호에 상당하는 스핀 밀도가 1.5×1018spins/cm3 미만, 바람직하게는 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(116)은 절연막(114)보다 산화물 반도체막(108)으로부터 이격하여 제공된다; 따라서, 절연막(116)은 절연막(114)보다 결함의 밀도가 높아도 좋다.
또한, 동일한 종류의 재료로 형성되는 절연막을 사용하여 절연막(114) 및 절연막(116)을 형성할 수 있다; 따라서, 절연막(114)과 절연막(116)의 경계를 명확히 관찰할 수 없는 경우가 있다. 따라서, 본 실시형태에서는, 절연막(114)과 절연막(116)의 경계를 파선에 의하여 나타내었다. 절연막(114)과 절연막(116)의 2층 구조에 대하여 본 실시형태에서 설명하였지만, 본 발명은 이 구조에 한정되지 않는다. 예를 들어, 절연막(114) 및 절연막(116) 중 어느 한쪽의 단층 구조를 채용하여도 좋다.
절연막(118)은 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등을 블로킹하는 기능을 갖는다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114) 및 절연막(116)에 포함되는 산소의 외부 확산, 및 외측으로부터 산화물 반도체막(108)으로의 수소 또는 물 등의 침입을 방지할 수 있다. 절연막(118)으로서는, 예를 들어, 질화물 절연막을 사용할 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성된다. 특히, 질화산화 실리콘막 또는 질화 실리콘막이 절연막(118)으로서 사용되는 경우, 산소의 외부 확산을 방지할 수 있기 때문에 바람직하다.
또한, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등에 대한 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 및 물 등에 대한 블로킹 효과를 갖는 산화물 절연막을 절연막(118)으로서 제공하여도 좋다. 산소, 수소, 및 물 등에 대한 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막 등을 들 수 있다. 산소, 수소, 및 물 등에 대한 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄막, 산화 하프늄막, 또는 산화 이트륨막이 특히 바람직하다.
상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막을 스퍼터링법 또는 PECVD법에 의하여 형성할 수 있지만, 이러한 막을 다른 방법, 예를 들어, 열 CVD(chemical vapor deposition)법 또는 ALD(atomic layer deposition)법에 의하여 형성하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
열 CVD법은 막의 형성에 플라스마를 이용하지 않기 때문에, 플라스마 대미지로 인한 결함이 생성되지 않는다는 장점을 갖는다.
원료 가스 및 산화제를 체임버에 동시에 공급하고, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스와 산화제를 기판 부근 또는 기판 위에서 서로 반응시키는 식으로 열 CVD법에 의한 기판 위의 성막을 수행하여도 좋다.
체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 체임버에 순차적으로 도입하고 나서, 그 가스 도입의 순서를 반복하는 식으로, ALD법에 의한 성막을 수행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써, 2종류 이상의 원료 가스가 순차적으로 체임버에 공급된다. 예를 들어, 제 1 원료 가스가 도입되어, 원료 가스가 혼합되지 않도록 제 1 원료 가스를 도입할 때 또는 제 1 원료 가스를 도입한 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스가 동시에 도입되는 경우, 불활성 가스는 캐리어 가스로서 기능하고, 불활성 가스도 제 2 원료 가스와 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층을 형성한다; 그리고, 제 2 원료 가스가 도입되어 제 1 층과 반응한다; 결과적으로, 제 1 층 위에 제 2 층이 적층되어; 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 가스 도입의 순서를 반복하는 횟수에 의하여 박막의 두께를 조절할 수 있다; 그러므로, ALD법에 의하여 두께를 정밀히 조절할 수 있기 때문에, 미세한 FET를 제조하기에 적합하다.
본 실시형태에서의 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막을 MOCVD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연이 사용된다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상기 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용하는 성막 장치에 의하여 산화 하프늄막이 형성되는 경우, 2종류의 가스, 즉 산화제로서의 오존(O3), 및 용매 및 하프늄 전구체 화합물을 함유하는 액체(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 증발시킴으로써 얻어지는 원료 가스가 사용된다. 또한, 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료의 예는 테트라키스(에틸메틸아마이드)하프늄을 포함한다.
예를 들어, ALD법을 사용하는 성막 장치에 의하여 산화 알루미늄막이 형성되는 경우, 2종류의 가스, 예를 들어, 산화제로서의 H2O와, 용매 및 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 증발시킴으로써 얻어지는 원료 가스가 사용된다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)를 포함한다.
예를 들어, ALD법을 사용하는 성막 장치로 산화 실리콘막이 형성되는 경우, 헥사클로로다이실레인을 막이 형성되는 표면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 사용하는 성막 장치로 텅스텐막이 형성되는 경우, WF6 가스 및 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성하고 나서, WF6 가스 및 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, 산화물 반도체막, 예를 들어 In-Ga-Zn-O막이, ALD법을 사용하는 성막 장치로 형성되는 경우, In(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성하고, 그리고 Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성하고 나서, Zn(CH3)2 가스 및 O3 가스를 사용하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합함으로써, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, Ar 등의 불활성 가스로 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<반도체 장치의 구조예 2>
도 5의 (B) 및 도 5의 (C)에서의 트랜지스터(100)의 구조예와는 상이한 구조예에 대하여, 도 6의 (A) 및 도 6의 (B)를 참조하여 설명하겠다. 또한, 어떤 부분이 상술한 기능과 비슷한 기능을 갖는 경우, 그 부분에는 동일한 해치 패턴을 적용하고, 특별히 그 부분을 부호에 의하여 표시하지 않는 경우가 있다.
도 6의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(170)의 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점쇄선(X1-X2)을 따라 자르는 단면도이며, 도 6의 (A)의 일점쇄선(Y1-Y2)을 따라 자르는 단면도이다. 도 6의 (B)에서, 일점쇄선(X1-X2)을 따라 자르는 단면도를 왼쪽에 도시하고, 일점쇄선(Y1-Y2)을 따라 자르는 단면도를 오른쪽에 도시하였다.
트랜지스터(170)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)과 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 산화물 반도체막(108)과 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b), 절연막(116) 위의 절연막(118), 절연막(118) 위의 도전막(120a), 및 절연막(118) 위의 도전막(120b)을 포함한다. 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(170)의 제 2 게이트 절연막으로서 기능한다. 도전막(120a)은, 절연막(114), 절연막(116), 및 절연막(118)에 제공된 개구(142c)를 통하여 도전막(112b)과 전기적으로 접속된다. 트랜지스터(170)의 도전막(120a)은 예를 들어, 표시 장치에 사용되는 화소 전극으로서 기능한다. 트랜지스터(170)의 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
도 6의 (B)의 오른쪽에서의 단면도에 도시된 바와 같이, 도전막(120b)은 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)에 제공된 개구(142a) 및 개구(142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)과 접속된다. 따라서, 도전막(120b)과 도전막(104)에는 동일한 전위가 공급된다.
또한, 본 실시형태에서는 개구(142a) 및 개구(142b)가 제공되어, 도전막(120b)과 도전막(104)이 서로 접속되는 구조에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 개구(142a) 및 개구(142b) 중 한쪽만이 제공되어 도전막(120b)과 도전막(104)이 서로 접속되는 구조, 또는 개구(142a) 및 개구(142b)가 제공되지 않고 도전막(120b)과 도전막(104)이 서로 접속되지 않는 구조를 채용하여도 좋다. 또한 도전막(120b)과 도전막(104)이 서로 접속되지 않는 경우, 도전막(120b) 및 도전막(104)에 상이한 전위를 인가할 수 있다.
도 6의 (B)의 왼쪽에서의 단면도에 도시된 바와 같이, 산화물 반도체막(108)은, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 각각과 대향하도록 배치되며, 게이트 전극으로서 기능하는 2개의 도전막 사이에 끼워진다. 제 2 게이트 전극으로서 기능하는 도전막(120b)의 채널 길이 방향 및 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 길이 방향 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(108) 전체가 절연막(114), 절연막(116), 및 절연막(118)을 개재(介在)하여 도전막(120b)으로 덮인다. 제 2 게이트 전극으로서 기능하는 도전막(120b)은 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구(142a) 및 개구(142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)과 접속되기 때문에, 채널 폭 방향에서의 산화물 반도체막(108)의 측면은, 절연막(114), 절연막(116), 및 절연막(118)을 개재하여, 제 2 게이트 전극으로서 기능하는 도전막(120b)과 대향한다.
바꿔 말하면, 트랜지스터(170)의 채널 폭 방향에서, 제 1 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120b)은, 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)에 제공된 개구를 통하여 서로 접속되고; 도전막(104) 및 도전막(120b)은 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 트랜지스터(170)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(170)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 할 수 있다.
트랜지스터(170)는 s-channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유발시키기 위한 전계를 산화물 반도체막(108)에 효과적으로 인가할 수 있다; 그러므로, 트랜지스터(170)의 전류 구동 능력을 향상시키고 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 높일 수 있기 때문에, 트랜지스터(170)의 사이즈를 축소할 수 있다. 또한, 트랜지스터(170)가 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 둘러싸이는 구조를 갖기 때문에, 트랜지스터(170)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(170)의 다른 구성 요소는 상술한 트랜지스터(100)의 구성 요소와 동일하고, 트랜지스터(100)의 효과와 비슷한 효과를 얻을 수 있다.
본 실시형태의 트랜지스터의 구조를 서로 자유로이 조합할 수 있다. 예를 들어, 도 5의 (A) 및 도 5의 (B)에 도시된 트랜지스터(100)를 표시 장치의 화소에서의 트랜지스터로서 사용할 수 있고, 도 6의 (A) 및 도 6의 (B)에 도시된 트랜지스터(170)를 표시 장치의 게이트 드라이버에서의 트랜지스터로서 사용할 수 있다.
<반도체 장치의 제조 방법 1>
다음에, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 제조 방법에 대하여, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 및 도 5의 (A)를 참조하여 상세히 설명하겠다. 또한, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 및 도 5의 (A)는 반도체 장치의 제조 방법을 도시한 단면도이다.
우선, 도전막을 기판(102) 위에 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공함으로써, 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그리고, 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107)을 도전막(104) 위에 형성한다(도 1의 (A) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 게이트 전극으로서 기능하는 도전막(104)으로서, 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다. PECVD법에 의하여, 두께 400nm의 질화 실리콘막을 절연막(106)으로서 형성하고, 두께 50nm의 산화질화 실리콘막을 절연막(107)으로서 형성한다.
또한, 절연막(106)은 질화 실리콘막들의 적층 구조를 가질 수 있다. 구체적으로는, 절연막(106)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가질 수 있다. 3층 구조의 예는 다음과 같다.
예를 들어, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 두께 50nm를 갖도록 제 1 질화 실리콘막을 형성할 수 있다.
유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 두께 300nm를 갖도록 제 2 질화 실리콘막을 형성할 수 있다.
유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 두께 50nm를 갖도록 제 3 질화 실리콘막을 형성할 수 있다.
또한, 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 각각을 350 이하의 기판 온도에서 형성할 수 있다.
절연막(106)이 질화 실리콘막의 3층 구조를 가지면, 예를 들어, 구리(Cu)를 함유하는 도전막이 도전막(104)으로서 사용되는 경우, 다음의 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 소량의 수소를 방출하며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)은, 나중에 형성되는 산화물 반도체막(108)(구체적으로는, 제 1 산화물 반도체막(108a))과의 계면의 특성을 향상시키기 위하여, 산소를 함유하는 절연막인 것이 바람직하다.
다음에, 산화물 반도체막(109)을 절연막(107) 위에 제 1 온도에서 형성한다. 우선, 제 1 산화물 반도체막(109a)을 형성하고 나서, 제 2 산화물 반도체막(109b)을 형성하는 식으로 산화물 반도체막(109)을 형성한다(도 1의 (B) 참조).
산화물 반도체막(109)을 형성하는 제 1 온도는 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 가열 처리를 수행하면서 산화물 반도체막(109)을 형성하여, 산화물 반도체막(109)의 결정성을 향상시킬 수 있다. 대형의 유리 기판(예를 들어, 제 6 세대 내지 제 10 세대의 유리 기판 중 어느 유리 기판)을 기판(102)으로서 사용하는 경우, 제 1 온도가 150℃ 이상 340℃ 미만이면, 기판(102)이 왜곡되는 경우가 있다. 그러나, 대형의 유리 기판을 사용하는 경우라도, 제 1 온도가 100℃ 이상 150℃ 미만이면 유리 기판의 왜곡을 방지할 수 있다.
제 1 산화물 반도체막(109a) 및 제 2 산화물 반도체막(109b)을 동일한 기판 온도 또는 상이한 기판 온도에서 형성한다. 제 1 산화물 반도체막(109a) 및 제 2 산화물 반도체막(109b)을 동일한 기판 온도에서 형성한면, 제조 비용을 저감할 수 있기 때문에 바람직하다.
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1의 원자수비를 가짐)을 사용한 스퍼터링법에 의하여 제 1 산화물 반도체막(109a)을 형성하고 나서, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2의 원자수비를 가짐)을 사용한 스퍼터링법에 의하여 제 2 산화물 반도체막(109b)을 진공에서 연속적으로 형성한다. 제 1 산화물 반도체막(109a) 및 제 2 산화물 반도체막(109b)을 기판 온도 170℃에서 형성한다.
산화물 반도체막(109)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다. 또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스에 사용되는 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 수분 등이 산화물 반도체막(109)에 침입하는 것을 최소한으로 할 수 있다.
산화물 반도체막(109)을 스퍼터링법에 의하여 형성하는 경우, 산화물 반도체막(109)에 대하여 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프로 고진공 상태(약 5×10-7Pa 내지 1×10-4Pa 정도까지)가 되도록 스퍼터링 장치의 체임버를 배기하는 것이 바람직하다. 또는, 가스, 특히, 탄소 또는 수소를 함유하는 가스의 배기 시스템으로부터 체임버 내부로의 역류를 방지하도록 터보 분자 펌프 및 콜드 트랩을 조합하는 것이 바람직하다.
그리고, 산화물 반도체막(109)을 가공하여, 섬 형상의 산화물 반도체막(108)을 형성한다. 또한, 제 1 산화물 반도체막(109a)을 섬 형상의 제 1 산화물 반도체막(108a)으로 가공하고, 제 2 산화물 반도체막(109b)을 섬 형상의 제 2 산화물 반도체막(108b)으로 가공한다(도 1의 (C) 참조).
그 후, 제 1 온도보다 높은 온도에서 가열 처리를 수행하지 않고, 절연막(107) 및 산화물 반도체막(108) 위에 스퍼터링법에 의하여, 소스 전극 및 드레인 전극이 되는 도전막(112)을 형성한다(도 2의 (A) 참조). 바꿔 말하면, 섬 형상의 산화물 반도체막(108)을 형성하기 위한 산화물 반도체막(109)의 가공 후의 공정 온도, 및 도전막(112)의 형성 전의 온도는 제 1 온도 이하이다.
본 실시형태에서는, 도전막(112)으로서, 두께 50nm의 텅스텐막과 두께 400nm의 알루미늄막이 순차적으로 적층된 적층막을 스퍼터링법에 의하여 형성한다. 본 실시형태에서 도전막(112)은 2층 구조를 갖지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전막(112)은 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막이 순차적으로 적층된 3층 구조를 가져도 좋다.
다음에, 도전막(112) 위의 원하는 영역에 마스크(136a) 및 마스크(136b)를 형성한다(도 2의 (B) 참조).
본 실시형태에서는, 감광성 수지막을 도전막(112) 위에 형성하고 리소그래피 공정을 통하여 패터닝하는 식으로, 마스크(136a) 및 마스크(136b)를 형성한다.
그리고, 도전막(112), 마스크(136a), 및 마스크(136b) 위에서 에칭제(138)를 도포하여 도전막(112)을 가공함으로써, 서로 분리된 도전막(112a) 및 도전막(112b)을 형성한다(도 2의 (C) 참조).
본 실시형태에서는, 도전막(112)을 드라이 에칭 장치로 가공한다. 또한, 도전막(112)의 가공 방법은 이에 한정되지 않는다. 예를 들어, 에칭제(138)로서 화학 용액을 사용하여, 웨트 에칭 장치로 도전막(112) 및 제 2 산화물 반도체막(108b)을 가공하여도 좋다. 또한, 웨트 에칭 장치를 사용하는 경우보다 드라이 에칭 장치를 사용하여 도전막(112)을 가공하는 경우에 더 미세한 패턴을 형성할 수 있다. 그러나, 도전막(112)을 가공하기 위하여 웨트 에칭 장치를 사용하면, 드라이 에칭 장치를 사용하는 경우보다 제조 비용을 삭감할 수 있다.
그리고, 제 2 산화물 반도체막(108b), 도전막(112a), 도전막(112b), 마스크(136a), 및 마스크(136b) 위에서 에칭제(139)를 도포하여 제 2 산화물 반도체막(108b)의 표면(백 채널 측)을 세척한다(도 3의 (A) 참조).
세척을, 예를 들어, 인산 등의 화학 용액을 사용하여 수행하여도 좋다. 인산 등의 화학 용액을 사용한 세척에 의하여 제 2 산화물 반도체막(108b) 표면에 부착된 불순물(예를 들어, 도전막(112a) 및 도전막(112b)에 포함되는 원소)을 제거할 수 있다. 또한, 세척을 반드시 수행할 필요는 없다; 세척을 수행할 필요가 없는 경우가 있다.
도전막(112a) 및 도전막(112b)의 형성 및/또는 세척을 통하여, 도전막(112a) 또는 도전막(112b)으로 덮이지 않는 제 2 산화물 반도체막(108b)의 영역이 제 1 산화물 반도체막(108a)보다 얇아지는 경우가 있다.
그러나, 도전막(112a) 및 도전막(112b)의 형성 및/또는 세척을 통하여, 도전막(112a) 또는 도전막(112b)으로 덮이지 않는 제 2 산화물 반도체막(108b)의 영역이, 도전막(112a) 또는 도전막(112b)으로 덮이는 제 2 산화물 반도체막(108b)의 영역보다 얇아지는 경우가 있다. 도 9의 (A) 및 도 9의 (B)는 이러한 경우의 예를 도시한 것이다. 도 9의 (A) 및 도 9의 (B)는 반도체 장치의 예를 도시한 단면도이다. 도 9의 (A) 및 도 9의 (B) 각각에서, 일점쇄선(X1-X2)을 따라 자르는 단면도를 왼쪽에 도시하고, 일점쇄선(Y1-Y2)을 따라 자르는 단면도를 오른쪽에 도시하였다. 도 9의 (A)는 도 5의 (B)에 도시된 트랜지스터(100)의 제 2 산화물 반도체막(108b)이 도전막(112a) 또는 도전막(112b)으로 덮이는 제 2 산화물 반도체막(108b)의 영역보다 얇아지는 예를 도시한 것이다. 도 9의 (B)는 제 2 산화물 반도체막(108b)의 두께를 미리 제 1 산화물 반도체막(108a)의 두께보다 얇게 하고, 도전막(112a) 또는 도전막(112b)으로 덮이지 않는 영역의 두께가 도 5의 (B)에 도시된 트랜지스터(100)와 실질적으로 동일한 두께인 예를 도시한 것이다.
그리고, 마스크(136a) 및 마스크(136b)를 제거함으로써, 소스 전극으로서 기능하는 도전막(112a) 및 드레인 전극으로서 기능하는 도전막(112b)을 제 2 산화물 반도체막(108b) 위에 형성한다. 산화물 반도체막(108)은 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 적층 구조를 갖는다(도 3의 (B) 참조).
다음에, 제 1 보호 절연막으로서 기능하는 절연막(114), 및 제 2 보호 절연막으로서 기능하는 절연막(116)을 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에 형성하고 나서, 제 1 배리어막(131)을 형성한다(도 3의 (C) 참조).
또한, 절연막(114)을 형성한 후에, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기에 노출시키지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하여 연속적으로 절연막(116)을 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(114) 및 절연막(116)의 산소를 산화물 반도체막(108)으로 이동시킬수 있다; 따라서, 산화물 반도체막(108)에서의 산소 결손의 수를 저감할 수 있다.
예를 들어, 절연막(114)으로서, PECVD법에 의하여 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 함유하는 성막 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 성막 가스의 대표적인 예는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인을 포함한다. 산화성 가스의 예는 일산화 이질소 및 이산화 질소를 포함한다. 성막 가스의 유량에 대한 산화성 가스의 유량이 20배보다 높고 100배 미만, 바람직하게는 40배 이상 80배 이하이고 처리실 내의 압력이 100Pa 미만, 바람직하게는 50Pa 이하인 조건하에서, PECVD법에 의하여, 질소를 함유하고 결함 수가 적은 절연막을 절연막(114)으로서 형성할 수 있다.
본 실시형태에서는, 절연막(114)으로서, 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화 이질소를 원료 가스로서 사용하고, 처리실 내의 압력이 20Pa이고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서, PECVD법에 의하여 산화질화 실리콘막을 형성한다.
절연막(116)으로서는, 진공 배기된 PECVD 장치의 처리실 내에 배치된 기판을 온도 180℃ 이상 350℃ 이하로 유지하고, 처리 체임버에 원료 가스를 도입하여 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건하에서, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(116)의 성막 조건으로서는, 상기 전력 밀도를 갖는 고주파 전력을 상기 압력을 갖는 반응실에 공급함으로써, 플라스마에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가되고, 원료 가스의 산화가 촉진된다; 따라서, 절연막(116)의 산소 함유량이 화학량론적 조성의 산소 함유량보다 높아진다. 한편, 상기 온도 범위 내의 기판 온도에서 형성되는 막에서는, 실리콘과 산소 사이의 결합이 약하기 때문에, 나중의 단계의 가열 처리에 의하여 막 내의 산소의 일부가 방출된다. 따라서, 화학량론적 조성을 초과하여 산소를 함유하고 산소의 일부가 가열에 의하여 방출되는 산화물 절연막을 형성할 수 있다.
또한, 절연막(116)을 형성하는 단계에서 절연막(114)은 산화물 반도체막(108)의 보호막으로서 기능한다. 그러므로, 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한, 절연막(116)의 성막 조건에서, 산화성 가스에 대한 실리콘을 함유하는 성막 가스의 유량을 증가시키면, 절연막(116)의 결함 수를 저감할 수 있다. 대표적으로는, 결함 수가 적은, 즉, ESR 측정에 의하여, 실리콘의 댕글링 본드에 의한 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연층을 형성할 수 있다. 결과적으로, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연막(114) 및 절연막(116)을 형성한 후(즉, 절연막(116)을 형성한 후, 및 제 1 배리어막(131)을 형성하기 전)에, 가열 처리를 수행하여도 좋다. 상기 가열 처리는 절연막(114) 및 절연막(116)에 함유되는 질소 산화물을 저감할 수 있다. 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 함유되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)의 산소 결손의 수를 저감할 수 있다.
절연막(114) 및 절연막(116)에 수행하는 가열 처리의 온도는 대표적으로, 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 360℃ 미만, 더욱 바람직하게는 350℃ 이상 360℃ 미만이다. 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤 및 헬륨 등)의 분위기하에서 가열 처리를 수행하여도 좋다. 또한, 수소 및 물 등이 질소, 산소, 초건조 공기, 또는 희가스에 함유되지 않는 것이 바람직한 가열 처리에는, 전기로 또는 RTA 장치 등을 사용할 수 있다.
제 1 배리어막(131)은 산소 및 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 몰리브데넘, 하프늄, 및 이트륨 중 적어도 하나)을 함유한다. 인듐 주석 산화물(ITO라고도 함), 인듐 주석 실리콘 산화물(In-Sn-Si 산화물, 이하, ITSO라고도 함), 또는 산화 인듐을 제 1 배리어막(131)에 사용하면, 요철을 양호하게 덮을 수 있기 때문에 바람직하다.
제 1 배리어막(131)을 스퍼터링법에 의하여 형성할 수 있다. 제 1 배리어막(131)이 얇으면, 절연막(116)으로부터 외측으로의 산소의 방출을 억제하기 어려워지는 경우가 있다. 한편, 제 1 배리어막(131)이 두꺼우면, 산소를 절연막(116)에 양호하게 첨가할 수 없는 경우가 있다. 그러므로, 제 1 배리어막(131)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하인 것이 바람직하다. 본 실시형태에서는, 두께 5nm의 ITSO막을 제 1 배리어막(131)으로서 형성한다.
그 후, 제 1 배리어막(131)을 통하여, 산소(140)를 제 2 보호 절연막으로서 기능하는 절연막(116)에 첨가한다. 도 4의 (A)에는 절연막(116)에 첨가되는 산소를 산소(140a)로서 모식적으로 나타내었다.
제 1 배리어막(131)을 통하여, 절연막(116)에 산소(140)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등을 사용할 수 있다. 산소(140)는 과잉 산소 또는 산소 라디칼 등이어도 좋다. 산소(140)를 첨가할 때에 기판 측에 바이어스를 인가함으로써, 산소(140)를 절연막(116)에 효과적으로 첨가할 수 있다. 바이어스로서는, 예를 들어, 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 할 수 있다. 절연막(116) 위에 제 1 배리어막(131)을 제공하고 나서 산소를 첨가하면, 제 1 배리어막(131)은 절연막(116)으로부터의 산소의 방출을 억제하기 위한 보호막으로서 기능한다. 따라서, 절연막(116)에 더 다량의 산소를 첨가할 수 있다.
그리고, 가열 처리를 400℃ 미만의 제 2 온도에서 수행함으로써, 과잉 산소 또는 산소 라디칼을 산화물 반도체막(108)으로 확산시킬 수 있다(도 4의 (B) 참조).
도 4의 (B)에는, 제 2 온도에서의 가열 처리를 화살표(141)로 모식적으로 나타내었다. 제 2 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 340℃ 이상 360℃ 미만이다. 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤 또는 헬륨 등)의 분위기하에서 제 2 온도에서의 가열 처리를 수행하여도 좋다. 또한, 전기로 또는 RTA 장치 등을 가열 처리에 사용할 수 있고, 수소 및 물 등이 질소, 산소, 초건조 공기, 또는 희가스에 함유되지 않는 것이 바람직하다.
본 실시형태에서는, 제 2 온도에서의 가열 처리로서, 350℃에서의 가열 처리를 질소 분위기에서 1시간 동안 수행한다. 또한, 트랜지스터(100)의 제조 공정에서, 가열 처리를 수행하는 제 2 온도를 가장 높게 해야 한다; 그러나, 제 2 온도와 실질적으로 동일한 온도에서의 가열 처리를 다른 단계에서 수행하여도 좋다. 예를 들어, 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)을 형성할 때의 기판 온도는 제 2 온도와 동등하게 하여도 좋다.
다음에, 제 1 배리어막(131) 또는 그 일부, 및 제 2 보호 절연막으로서 기능하는 절연막(116)의 일부를, 에칭제(142)를 사용하여 제거한다(도 4의 (C) 참조).
제 1 배리어막(131), 및 제 2 보호 절연막으로서 기능하는 절연막(116)의 일부를 제거하는 방법으로서는, 드라이 에칭법, 웨트 에칭법, 및 드라이 에칭법과 웨트 에칭법의 조합 등을 들 수 있다. 또한, 에칭제(142)는 드라이 에칭법의 경우에는 에칭 가스이고, 웨트 에칭법의 경우에는 화학 용액이다. 본 실시형태에서는, 제 1 배리어막(131)을 제거하기 위하여 웨트 에칭법을 채용하는 경우, 제조 비용을 절약할 수 있기 때문에 바람직하다.
그 후, 제 2 배리어막으로서 기능하는 절연막(118)을 절연막(116) 위에 형성한다 (도 5의 (A) 참조).
절연막(118)을 형성하기 위하여 PECVD법을 채용하면, 기판 온도가 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 360℃ 미만, 더욱 바람직하게는 350℃ 이상 360℃ 미만이다; 이 경우, 절연막(118)을 치밀하게 할 수 있다. 또한, 절연막(118)을 형성할 때의 기판 온도가 상기 범위 중 어느 온도이면, 제 1 배리어막(131)을 형성한 후의 제 2 온도에서의 가열 처리를 생략하여도 좋다.
예를 들어, PECVD법에 의하여 절연막(118)으로서 질화 실리콘막을 형성하는 경우, 실리콘을 함유하는 성막 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 암모니아의 양이 질소의 양보다 적어짐으로써, 암모니아가 플라스마 내에서 해리되어, 활성종이 생성된다. 이 활성종은 실리콘을 함유하는 성막 가스에 함유된 실리콘과 수소 사이의 결합 및 질소 분자들 사이의 삼중 결합을 절단한다. 결과적으로, 실리콘과 질소 사이의 결합이 촉진되고 실리콘과 수소 사이의 결합이 적은, 결함이 적고 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 함유하는 성막 가스의 분해 및 질소의 분해가 촉진되지 않아, 실리콘과 수소 사이의 결합이 잔존하고 결함이 증가된, 거친 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5:1 이상 50:1 이하, 바람직하게는 10:1 이상 50:1 이하로 설정한다.
본 실시형태에서는, PECVD 장치를 사용함으로써, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여, 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm이고, 질소의 유량은 5000sccm이고, 암모니아의 유량은 100sccm이다. 처리실 내의 압력은 100Pa이고, 기판 온도는 350℃이고, 평행 평판 전극에 27.12MHz의 고주파 전원으로 1000W의 고주파 전력이 공급된다. 또한, PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 변환한 단위 면적당 전력(전력 밀도)은 1.7×10-1W/cm2이다.
또한, 제 2 배리어막으로서 기능하는 절연막(118)을 형성한 후에 가열 처리를 수행하여도 좋다. 절연막(118)의 형성 전의 제 2 온도에서의 가열 처리 또는 절연막(118)의 형성 후의 가열 처리를 통하여, 절연막(116)의 과잉 산소 또는 산소 라디칼을 산화물 반도체막(108)으로 확산시키고 산화물 반도체막(108) 내의 산소 결손을 보충할 수 있다. 또는, 가열 처리를 수행하면서 절연막(118)을 형성하여도 좋고, 이로써, 절연막(116)의 과잉 산소 또는 산소 라디칼을 산화물 반도체막(108)으로 확산시켜 산화물 반도체막(108) 내의 산소 결손을 보충할 수 있다.
상기 공정을 통하여, 도 5의 (B)에 도시된 트랜지스터(100)를 제조할 수 있다.
<반도체 장치의 제조 방법 2>
다음에, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 및 도 5의 (A)를 참조하여 설명한 제조 방법과 상이한, 트랜지스터(100)의 제조 방법에 대하여 이하에서 설명하겠다.
우선, <반도체 장치의 제조 방법 1>과 같이, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 및 도 3의 (A) 내지 도 3의 (C)에 도시된 단계를 수행한다. 그 후, 도 4의 (A) 내지 도 4의 (C) 및 도 5의 (A)에 도시된 단계는 수행하지 않는다. 바꿔 말하면, 도 3의 (C)에 도시된 구조는 도 5의 (B) 및 도 5의 (C)에 도시된 트랜지스터(100)의 구조와 비슷한 기능을 갖는다.
도 4의 (A) 내지 도 4의 (C) 및 도 5의 (A)에 도시된 단계를 수행하지 않는 경우, 도 3의 (C)에 도시된 구조에서, 제 1 배리어막(131)으로서 금속 산화물막을 사용한다; 금속 산화물막으로서는, 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 성막하는 것이 바람직하다.
스퍼터링법에 의하여, 제 1 배리어막(131)으로서 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 성막하면, 스퍼터링 가스는 적어도 산소를 함유하는 것이 바람직하다. 제 1 배리어막(131)을 형성하기 위한 스퍼터링 가스용의 산소는 플라스마에서 산소 라디칼이 되고, 산소 및/또는 산소 라디칼을 절연막(116)에 첨가할 수 있는 경우가 있다. 그 경우, 도 4의 (A)에 도시된 산소(140)를 첨가하는 단계를 생략할 수 있다. 즉, 제 1 배리어막(131)을 형성하는 단계는 산소 첨가 처리를 겸할 수 있다. 제 1 배리어막(131)은 형성할 때에는(특히, 성막의 초기 단계에서는) 산소를 첨가하는 기능을 갖는 한편, 형성한 후에는 산소를 블로킹하는 기능을 갖는다.
스퍼터링법에 의하여, 산화 알루미늄을 제 1 배리어막(131)으로서 성막하는 경우, 절연막(116)과 제 1 배리어막(131)의 계면 부근에 혼합층을 형성하는 경우가 있다. 절연막(116)이 산화질화 실리콘막이면, 상기 혼합층으로서 Al x Si y O z 가 형성되는 경우가 있다.
산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 제 1 배리어막(131)에 사용하는 경우, 산화 알루미늄, 산화 하프늄, 및 산화 이트륨의 절연성 및 산소에 대한 배리어성이 높기 때문에, 도 4의 (C)에 도시된 제 1 배리어막(131)을 제거하는 단계 및 도 5의 (A)에 도시된 절연막(118)을 형성하는 단계를 수행할 필요는 없다. 그러므로, 제 1 배리어막(131)은 절연막(118)과 동일한 기능을 갖는다.
또한, 가열 처리를 기판 온도 400℃ 미만(즉, 제 2 온도)에서 수행하면서, 제 1 배리어막(131)을 형성함으로써, 절연막(116)에 첨가된 과잉 산소 또는 산소 라디칼을 산화물 반도체막(108)으로 확산시킬 수 있다. 또는, 제 1 배리어막(131)을 형성한 후에 400℃ 미만의 제 2 온도에서 가열 처리를 수행함으로써, 절연막(116)에 첨가된 과잉 산소 또는 산소 라디칼을 산화물 반도체막(108)으로 확산시킬 수 있다.
산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 제 1 배리어막(131)에 사용함으로써, 반도체 장치의 제조 공정을 짧게 할 수 있기 때문에, 제조 비용을 절약할 수 있다.
<반도체 장치의 제조 방법 3>
다음에, 본 발명의 일 형태인 트랜지스터(170)의 제조 방법에 대하여, 도 7의 (A) 내지 도 7의 (C)를 참조하여 설명하겠다. 도 7의 (A) 내지 도 7의 (C)는 반도체 장치의 제조 방법을 도시한 단면도이다. 도 7의 (A) 내지 도 7의 (C) 각각에서, 일점쇄선(X1-X2)을 따라 자르는 단면도를 왼쪽에 도시하고, 일점쇄선(Y1-Y2)을 따라 자르는 단면도를 오른쪽에 도시하였다.
우선, 상술한 트랜지스터(100)의 제조 방법과 비슷한 단계(도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (C), 도 3의 (A) 내지 도 3의 (C), 도 4의 (A) 내지 도 4의 (C), 및 도 5의 (A))를 수행한다.
다음에, 리소그래피 공정을 통하여 절연막(118) 위에 마스크를 형성하고, 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역에 개구(142c)를 형성한다. 또한, 리소그래피 공정을 통하여 절연막(118) 위에 마스크를 형성하고, 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역에 개구(142a) 및 개구(142b)를 형성한다. 또한, 개구(142c)는 도전막(112b)에 도달한다. 개구(142a) 및 개구(142b)는 도전막(104)에 도달한다(도 7의 (A) 참조).
또한, 개구(142a), 개구(142b), 및 개구(142c)를 동일한 단계에서 형성하여도 좋고, 또는 상이한 단계에 의하여 형성하여도 좋다. 개구(142a), 개구(142b), 및 개구(142c)를 동일한 단계에서 형성하는 경우, 예를 들어, 그레이톤 마스크 또는 하프톤 마스크를 사용할 수 있다. 또한, 개구(142a) 및 개구(142b)를 몇 개의 단계에서 형성하여도 좋다. 예를 들어, 절연막(106) 및 절연막(107)을 가공하고 나서, 절연막(114), 절연막(116), 및 절연막(118)을 가공한다.
다음에, 개구(142a), 개구(142b), 및 개구(142c)를 덮도록 절연막(118) 위에 도전막(120)을 형성한다(도 7의 (B) 참조).
도전막(120)에는 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 함유하는 재료를 사용할 수 있다. 특히, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, ITO(인듐 주석 산화물), 인듐 아연 산화물, 또는 인듐 주석 실리콘 산화물(ITSO) 등의 투광성 도전 재료를 사용하여 도전막(120)을 형성할 수 있다. 예를 들어, 스퍼터링법에 의하여 도전막(120)을 형성할 수 있다. 본 실시형태에서는, 두께 110nm의 ITSO막을 스퍼터링법에 의하여 형성한다.
다음에, 리소그래피 공정을 통하여 도전막(120) 위에 마스크를 형성하고, 원하는 형상으로 도전막(120)을 가공하여 도전막(120a) 및 도전막(120b)을 형성한다(도 7의 (C) 참조).
도전막(120a) 및 도전막(120b)을 형성하기 위해서는, 예를 들어, 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법의 조합을 사용한다. 본 실시형태에서는, 도전막(120)을 도전막(120a) 및 도전막(120b)으로 가공하기 위하여, 웨트 에칭법을 채용한다.
상기 공정을 통하여, 도 6의 (A) 및 도 6의 (B)에 도시된 트랜지스터(170)를 제조할 수 있다.
본 실시형태에서 설명한 구조 및 방법을, 다른 실시형태에서 설명하는 다른 구조 및 방법 중 어느 것과 적절히 조합함으로써 실행할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 포함되는 산화물 반도체막의 구조에 대하여, 상세히 설명하겠다.
<산화물 반도체의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체를 포함한다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS를 포함한다.
비정질 구조는 준안정이고 고정되어 있지 않고, 등방성이고 불균일 구조를 갖지 않는다고 일반적으로 정의되는 것이 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 갖지만 장거리 질서를 갖지 않는다.
이것은 본질적으로 안정적인 산화물 반도체를 완전한 비정질 산화물 반도체로 간주할 수 없다는 것을 의미한다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수 없다. 또한, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 동시에 보이드(void) 및 불안정한 구조를 갖는다. 이러한 이유로, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM: transmission electron microscope)을 사용하여 얻어진 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿을 관찰할 수 있다. 그러나, 고분해능 TEM 이미지에서, 펠릿들 사이의 경계, 즉 그레인 바운더리가 명확히 관찰되지 않는다. 따라서, CAAC-OS에서는 그레인 바운더리로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰된 CAAC-OS에 대하여 이하에서 설명한다. 도 10의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능으로 얻어진다. 구면 수차 보정 기능으로 얻어진 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지를, 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F로 얻을 수 있다.
도 10의 (B)는 도 10의 (A)에서의 영역(1)의 확대된 Cs 보정 고분해능 TEM 이미지이다. 도 10의 (B)는 펠릿에서 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 금속 원자의 층 각각은, 위에 CAAC-OS가 형성되는 면(이하, 이 면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 구성을 갖고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 10의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 이 특징적인 원자 배열은 도 10의 (C)의 보조선에 의하여 나타내어진다. 도 10의 (B) 및 도 10의 (C)는 펠릿의 사이즈가 1nm 이상 또는 3nm 이상이고, 펠릿의 기울기에 의한 생기는 공간의 사이즈가 약 0.8nm인 것을 증명하고 있다. 그러므로, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 모식적인 배열이, 벽돌 또는 블록이 쌓인 것과 같은 구조에 의하여 도시되어 있다(도 10의 (D) 참조). 도 10의 (C)에서 관찰된 바와 같이, 펠릿이 기운 부분은 도 10의 (D)에 나타낸 영역(5161)에 상당한다.
도 11의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 11의 (B), 도 11의 (C), 및 도 11의 (D)는 각각 도 11의 (A)에서의 영역(1), 영역(2), 및 영역(3)의 확대된 Cs 보정 고분해능 TEM 이미지이다. 도 11의 (B), 도 11의 (C), 및 도 11의 (D)는 펠릿에서 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 가리킨다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열의 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석된 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 12의 (A)에 나타낸 바와 같이, 회절각(2θ)이 31° 부근에서 피크가 나타내어진다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 31° 부근의 2θ의 피크에 더하여 2θ가 36° 부근일 때에 다른 피크가 나타내어질 수 있다. 36° 부근의 2θ에서의 피크는, CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석된 CAAC-OS에서는, 2θ가 31° 부근일 때에 피크가 나타내어지고 2θ가 36° 부근일 때에 피크가 나타내어지지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 대하여 X선을 입사하는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 부근일 때에 피크가 나타내어진다. 이 피크는, InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ가 56°부근에 고정되고, 샘플 면의 법선 벡터를 축(φ축)으로서 사용하여 샘플이 회전하는 상태에서, 분석(φ 스캔)을 수행할 때, 도 12의 (B)에 나타낸 바와 같이 피크는 명료히 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하여 φ 스캔을 수행하면, 도 12의 (C)에 나타낸 바와 같이 (110)면과 동등한 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은 CAAC-OS가 a축 및 b축에서 불규칙적으로 배향되는 것을 나타낸다.
다음에, 전자 회절에 의하여 분석된 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경이 300nm인 전자 빔이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사되면, 도 13의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)을 얻을 수 있다. 이 회절 패턴에는, InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절도, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되고 있는 것을 가리킨다. 한편, 도 13의 (B)는 동일한 샘플에 프로브 직경이 300nm인 전자 빔을 샘플 표면에 수직인 방향으로 입사하는 식으로 얻어지는 회절 패턴을 나타낸 것이다. 도 13의 (B)에 나타낸 바와 같이, 고리 형상의 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 가리킨다. 도 13의 (B)의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 13의 (B)의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은 CAAC-OS의 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다.
또한, 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등, 산화물 반도체의 주성분 이외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는, 실리콘 등)는 산화물 반도체로부터 산소를 추출함으로써, 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화 탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체의 산소 결손은 캐리어 트랩으로서 기능하거나, 수소가 그 중에 포획되면 캐리어 발생원으로서 기능한다.
불순물 및 산소 결손의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도 및 결함 상태의 밀도가 낮다. 따라서, CAAC-OS는 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 사이즈는 1nm 이상 10nm 이하, 또는 1nm 이상이다. 또한, 사이즈가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는, 예를 들어, 그레인 바운더리가 명확히 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿과 동일할 가능성이 있다. 그러므로, 다음의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서, 미소한 영역(예를 들어, 사이즈가 1nm 이상 10nm 이하인 영역, 특히 사이즈가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 사이즈보다 직경이 큰 X선 빔을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타내어지지 않는다. 또한, 펠릿의 사이즈보다 프로브 직경(예를 들어, 50nm 이상)이 큰 전자 빔을 사용하여 nc-OS에 대하여 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리) 형상 패턴의, 휘도가 높은 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에도, 고리 형상의 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체와 비교하여 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮아지게 쉽다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다.
a-like OS의 고분해능 TEM 이미지에서는 보이드가 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 함유하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 의하여 일어나는 구조의 변화에 대하여 이하에서 설명한다.
전자 조사를 수행하는 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
우선, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 나타낸다.
또한, 어느 부분을 결정부로 간주하는지는 다음과 같이 결정한다. InGaZnO4 결정의 단위 셀은, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9개의 층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접된 층들 사이의 거리는 (009)면의 격자 간격(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬들(lattice fringes) 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
도 14는 각각의 샘플에서의 결정부(22점 내지 45점에서)의 평균 사이즈의 변화를 나타낸 것이다. 또한, 결정부의 사이즈는 격자 줄무늬의 길이에 상당한다. 도 14는 a-like OS의 결정부 사이즈가 누적 전자 선량(cumulative electron dose)의 증가에 따라 증가하는 것을 가리킨다. 구체적으로는, 도 14의 (1)에 의하여 나타낸 바와 같이, TEM 관찰 당초의 약 1.2nm의 결정부(초기핵이라고도 함)는, 누적 전자 선량 4.2×108e-/nm2에서 약 2.6nm의 사이즈로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부 사이즈는 전자 조사의 시작부터 4.2×108e-/nm2의 누적 전자 선량까지의 변화가 거의 없는 것을 나타낸다. 구체적으로는, 도 14의 (2) 및 도 14의 (3)에 의하여 나타낸 바와 같이, 누적 전자 선량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 사이즈는 각각 약 1.4nm 및 약 2.1nm이다.
이 식으로, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유도된다. 한편, nc-OS 및 CAAC-OS에서는, 전자 조사에 의하여 결정부의 성장이 거의 유도되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로는, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 성막하기 어렵다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 단결정 구조에, 원하는 조성을 갖는 산화물 반도체가 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체를 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체의 조합 비율에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조 및 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
<성막 모델>
CAAC-OS 및 nc-OS의 성막 모델의 예에 대하여 이하에서 설명한다.
도 15의 (A)는 스퍼터링법에 의하여 CAAC-OS가 성막되는 성막실 내의 개략도이다.
타깃(5130)이 백킹 플레이트(backing plate)에 접착되어 있다. 백킹 플레이트를 개재하여 타깃(5130)이 대향하도록 복수의 마그넷이 제공된다. 복수의 마그넷은 자기장을 생성한다. 마그넷의 레이아웃 및 구조에 대해서는 상기 성막실의 설명을 참조한다. 마그넷의 자기장을 이용하여 성막 레이트를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(5130)은 적어도 하나의 결정 입자에서 벽개(劈開)면이 존재하는 다결정 구조를 갖는다.
In-Ga-Zn 산화물을 포함하는 타깃(5130)의 벽개면을 예로서 설명한다. 도 16의 (A)는 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한, 도 16의 (A)는 c축을 위 방향으로 하면, b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다.
도 16의 (A)는 Ga-Zn-O층의 산소 원자가 인접된 Ga-Zn-O층의 산소 원자 부근에 위치하는 것을 가리킨다. 산소 원자가 음의 전하를 가짐으로써, 이 2개의 Ga-Zn-O층은 서로 반발한다. 결과적으로, InGaZnO4 결정은 2개의 인접된 Ga-Zn-O층들 사이에 벽개면을 갖는다.
기판(5120)은 타깃(5130)과 대향하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 성막실은 대부분이 성막 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol％ 이상 함유하는 혼합 가스)로 보충되고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 개시되고, 플라스마가 관찰된다. 자기장은 타깃(5130) 부근에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는, 성막 가스가 이온화되어, 이온(5101)이 생성된다. 이온(5101)의 예는 산소의 양 이온(O＋) 및 아르곤의 양 이온(Ar＋)을 포함한다.
이온(5101)은 전계에 의하여 타깃(5130) 측으로 가속되고 나서, 타깃(5130)에 충돌한다. 이때, 벽개면으로부터 평판 형상(펠릿 형상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 왜곡될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예를 들어, 정삼각형의 평면을 갖는 평판 형상(펠릿 형상)의 스퍼터링 입자이다. 펠릿(5100b)은 육각형의 평면, 예를 들어, 정육각형의 평면을 갖는 평판 형상(펠릿 형상)의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 형상(펠릿 형상)의 스퍼터링 입자를 총칭하여 펠릿(5100)이라고 부른다. 펠릿(5100)의 평평한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평판은 2개 이상의 삼각형을 조합하여 형성된 형상을 가질 수 있다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)을 조합함으로써 사각형(마름모)을 형성할 수 있다.
펠릿(5100)의 두께는 성막 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 이하에서 설명한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상과 비교하여 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한, 예를 들어, 펠릿(5100)의 폭은 1nm 이상이다. 펠릿(5100)은 도 14의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하는 경우, 도 16의 (B)에 나타낸 바와 같이, Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3개의 층을 포함하는 펠릿(5100)이 튀어나온다. 또한, 도 16의 (C)는 c축에 평행한 방향으로부터 관찰한 펠릿(5100)의 구조를 나타낸 것이다. 그러므로, 펠릿(5100)은 2개의 Ga-Zn-O층(빵) 및 In-O층(속재료)을 포함하는 나노미터 사이즈의 샌드위치 구조를 갖는다.
펠릿(5100)은 플라스마를 통과할 때에 전하를 받아, 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(5100)은 그 측면에 산소 원자를 포함하고 그 산소 원자는 음으로 대전될 수 있다. 이 식으로, 측면이 동일한 극성으로 대전되면 전하가 서로 반발하기 때문에, 펠릿(5100)이 평판 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한, 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성도 있다. 또한, 펠릿(5100)은 플라스마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 또는 산소 원자 등과 결합함으로써 성장할 수 있다. 이것이 도 14의 (2)와 도 14의 (1) 사이의 사이즈에서의 차이의 원인이다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 펠릿(5100)은 더 이상 성장하지 않다; 따라서, nc-OS가 형성된다(도 15의 (B) 참조). nc-OS의 성막을 실온에서 수행할 수 있기 때문에, 기판(5120)이 대형이면, nc-OS를 성막할 수 있다. 또한, 펠릿(5100)을 플라스마에서 성장시키기 위해서는, 스퍼터링의 성막 전력을 높이는 것이 효과적이다. 성막 전력을 높임으로써 펠릿(5100)의 구조를 안정시킬 수 있다.
도 15의 (A) 및 도 15의 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연과 같이 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되어 있기 때문에, 펠릿(5100)이 다른 펠릿(5100)이 이미 성막된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120) 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)에는 기판(5120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))이 주어진다. 이것은 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5120)의 상면 위를 이동하기 위해서는, 펠릿(5100)에 외측으로부터 어떠한 힘을 가하는 것이 중요하다. 이 힘의 1종류는 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 가해지는 힘을 증가시키기 위해서는, 상면에서, 기판(5120)의 상면과 평행한 방향으로 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는, 이 상면에, 기판(5120) 상면에 평행한 방향의 자기장이, 기판(5120) 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷 유닛 및/또는 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120) 상면에서의 수평 자기장의 방향이 계속하여 변화된다. 그러므로, 기판(5120)의 상면에서 펠릿(5100)이 다양한 방향의 힘을 받음으로써, 다양한 방향으로 이동할 수 있다.
또한, 도 15의 (A)에 나타낸 바와 같이, 기판(5120)이 가열되면, 펠릿(5100)과 기판(5120) 사이에서 마찰 등으로 인한 저항이 낮아진다. 결과적으로, 펠릿(5100)은 기판(5120)의 상면 위를 활공한다. 펠릿(5100)의 활공은 평면이 기판(5120)과 대향하는 상태에서 일어난다. 그리고, 펠릿(5100)이, 이미 성막되어 있는 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면이 결합된다. 이때, 펠릿(5100)의 측면의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS의 산소 결손이 보충되는 경우가 있다; 따라서, CAAC-OS의 결함 상태의 밀도가 낮아진다. 또한, 기판(5120)의 상면의 온도는, 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 170℃ 이상 400℃ 미만, 또는 170℃ 이상 350℃ 이하이다. 따라서, 기판(5120)이 대형인 경우라도, CAAC-OS를 성막할 수 있다.
또한, 기판(5120) 위에서 펠릿(5100)이 가열됨으로써, 원자가 재배열되어, 이온(5101)의 충돌에 의하여 일어나는 구조의 왜곡을 감소시킬 수 있다. 구조의 왜곡이 감소된 펠릿(5100)은 실질적으로 단결정이다. 펠릿(5100)이 결합되는 후에 가열되더라도, 펠릿(5100)을 실질적으로 단결정으로 변화시킴으로써, 펠릿(5100) 자체의 신축은 거의 일어나지 않는다. 따라서, 펠릿들(5100) 사이의 간격의 확장으로 인한 그레인 바운더리 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS는 한 장의 판자와 같은 단결정 산화물 반도체의 구조를 갖는 것이 아니라, 펠릿(5100)(나노 결정)의 집합이 벽돌 또는 블록이 적층된 것과 같은 배열을 갖는다. 또한, 펠릿들 사이에 그레인 바운더리는 존재하지 않는다. 그러므로, 성막 중의 가열, 또는 성막 후의 가열 또는 휨으로 인하여 CAAC-OS에 수축 등의 변형이 생겨도, 국부 응력을 완화시키거나 또는 왜곡을 분산할 수 있다. 그러므로, 이 구조는 플렉시블한 반도체 장치에 적합하다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 랜덤하게 적층된 배열을 갖는다.
타깃을 이온으로 스퍼터링할 때에, 펠릿에 더하여, 산화 아연 등이 튀어나올 수 있다. 산화 아연은 펠릿보다 가볍기 때문에, 펠릿보다 먼저 기판(5120) 상면에 도달한다. 결과적으로, 산화 아연은 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 두께를 갖는 산화 아연층(5102)을 형성한다. 도 17의 (A) 내지 도 17의 (D)는 단면 모식도이다.
도 17의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 성막된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면은 서로 접촉된다. 또한, 펠릿(5105c)이 펠릿(5105b) 위에 성막되고 나서, 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 튀어나온 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105a)의 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 또는 갈륨 등을 함유하여도 좋다.
그리고, 도 17의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부가 되어 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 다른 측면과 접촉된다.
다음에, 도 17의 (C)에 도시된 바와 같이, 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 성막되고 나서, 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 활공한다.
그리고, 도 17의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 다른 측면과 접촉된다. 산화 아연과 함께 타깃으로부터 튀어나온 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105d)의 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 성막된 펠릿들이 서로 접촉되도록 배치되고 나서, 펠릿의 측면에서 결정의 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS의 각 펠릿은 nc-OS의 각 펠릿보다 크다. 이것이 도 14의 (3)과 도 14의 (2) 사이의 사이즈에서의 차이의 원인이다.
펠릿들(5100) 사이의 간격이 매우 작으면, 펠릿은 하나의 큰 펠릿을 형성할 수 있다. 이 큰 펠릿는 단결정 구조를 갖는다. 예를 들어, 큰 펠릿의 사이즈는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 그러므로, 트랜지스터의 채널 형성 영역이 큰 펠릿보다 작으면, 단결정 구조를 갖는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 사이즈가 커지면, 단결정 구조를 갖는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이 식으로, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역에 형성되면, 트랜지스터의 주파수 특성을 높일 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이, 펠릿(5100)이 기판(5120)에 성막되는 것으로 생각된다. 따라서, 형성 표면이 결정 구조를 갖지 않는 경우라도 CAAC-OS를 성막시킬 수 있고, 이것은 에피택셜 성장에 의한 막 성막과 상이하다. 예를 들어, 기판(5120) 상면(형성 표면)이 비정질 구조를 갖는(예를 들어, 상면이 비정질 산화 실리콘으로 형성됨) 경우라도, CAAC-OS를 형성할 수 있다.
또한, CAAC-OS의 형성에서, 형성 표면이 요철을 갖는 경우라도, 펠릿(5100)은 형성 표면인 기판(5120)의 상면 형상에 따라 배열되는 것을 알았다. 예를 들어, 기판(5120)의 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평면이 아래를 향하도록 배열되어, 두께가 균일하고, 평탄하고, 결정성이 높은 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120)의 상면이 요철을 갖는 경우, 펠릿(5100)이 볼록면을 따라 배열된 n개의 각층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자 사이의 힘에 의하여, 펠릿(5100)은 요철 표면에도 펠릿들 사이의 틈이 가능한 한 작아지도록 배열된다. 그러므로, 형성 표면이 요철을 갖는 경우라도 결정성이 높은 CAAC-OS를 얻을 수 있다.
결과적으로, 레이저 결정화가 CAAC-OS의 형성에 불필요하고, 대형 유리 기판 등 위에서도 균일한 막을 형성할 수 있다.
이러한 모델에 따라 CAAC-OS가 성막되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가지면, 기판(5120)과 대향하는 평면이 다양하게 된다; 따라서, 두께 및 결정 배향을 균일하게 할 수 없는 경우가 있다.
상술한 성막 모델에 따라, 비정질 구조를 갖는 형성 표면에서도 결정성이 높은 CAAC-OS를 형성할 수 있다.
본 실시형태에서 설명한 구조를, 다른 실시형태에서 설명하는 구조 중 어느 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 설명한 트랜지스터들 중 어느 트랜지스터를 포함하는 표시 장치의 예에 대하여, 도 18, 도 19, 및 도 20을 참조하여 이하에서 설명하겠다.
도 18은 표시 장치의 예의 상면도이다. 도 18에 도시된 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702); 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706); 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 밀봉재(712); 제 1 기판(701)과 대향하도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)으로 밀봉되어 있다. 도 18에 도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에서, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)는 제 1 기판(701) 위에 위치하고 밀봉재(712)에 의하여 둘러싸이는 영역과 상이한 영역에 제공된다. 또한, FPC 단자부(708)에 FPC(716)가 접속되고, FPC(716)를 통하여 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)와 신호선(710)이 접속된다. FPC(716)로부터 신호선(710)을 통하여 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 인가된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가, 화소부(702)도 형성되는 제 1 기판(701) 위에 형성되는 표시 장치(700)를 예시하였다; 그러나, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하여도 좋다. 별도로 형성된 구동 회로 기판의 접속 방법에 대한 특별한 제한은 없다; COG(chip on glass)법 또는 와이어 본딩법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터로서, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터들 중 어느 트랜지스터를 사용할 수 있다.
표시 장치(700)는 다양한 소자 중 어느 소자를 포함할 수 있다. 소자는 예를 들어, 액정 소자, EL(electroluminescence) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, MEMS 셔터 표시 소자, 광 간섭형의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 및 카본 나노 튜브를 포함하는 표시 소자 중 적어도 하나를 포함한다. 또한, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다. 또한, EL 소자를 포함하는 표시 장치의 예에는 EL 디스플레이를 포함한다. 전자 방출체를 포함하는 표시 장치의 예는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)가 있다. 액정 소자를 포함하는 표시 장치의 예는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)를 포함한다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 함유하도록 형성된다. 이러한 경우, 반사 전극 아래에 SRAM 등 메모리 회로를 제공할 수 있어, 이것은 소비전력의 저감으로 이어진다.
표시 장치(700)에서의 표시 방법으로서, 프로그레시브 방법 또는 인터레이스 방법 등을 채용할 수 있다. 또한, 컬러 표시를 수행할 때에 화소에서 제어되는 색 요소는, 3색에 한정되지 않는다: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 상등함)이다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 포함하여도 좋다. 또는, 색 요소를, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성하여도 좋다. 색 요소들 중 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타 등 중 하나 이상의 색을 추가하여도 좋다. 또한, 디스플레이 영역의 사이즈는 컬러 소자의 각각의 점들 사이에서 상이하여도 좋다. 개시된 발명의 일 형태는, 컬러 표시를 위한 표시 장치에 한정되지 않다; 개시된 발명을 흑백 표시를 위한 표시 장치에 적용할 수도 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)를 위한 백색의 광(W)이 사용된 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층으로서는, 예를 들어, 적색(R), 녹색(G), 청색(B), 또는 황색(Y) 등을 적절히 조합하여도 좋다. 착색층을 사용함으로써, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 이 경우, 착색층을 갖는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색의 광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 휘도의 저하를 억제할 수 있고, 화상을 밝게 표시할 때에 소비전력을 20% 내지 30% 저감할 수 있는 경우가 있다. 또한, 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자가 각각 R, G, B, Y, 및 W 색의 광을 발하여도 좋다. 자기 발광 소자를 사용함으로써, 소비전력을, 착색층을 사용하는 경우와 비교하여 더 저감할 수 있는 경우가 있다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 포함하는 구조에 대하여, 도 19 및 도 20을 참조하여 설명하겠다. 또한, 도 19는 도 18에 나타낸 일점쇄선(Q-R)을 따라 자르는 단면도이며 표시 소자로서 액정 소자를 포함하는 구조를 나타낸 것이고, 한편, 도 20은, 도 18에 나타낸 일점쇄선(Q-R)을 따라 자르는 단면도이며 표시 소자로서 EL 소자를 포함하는 구조를 나타낸 것이다.
도 19 및 도 20의 공통 부분에 대하여, 먼저 설명하고 나서, 상이한 부분에 대하여 설명한다.
<표시 장치의 공통 부분>
도 19 및 도 20 각각에 도시된 표시 장치(700)는, 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 또한, 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
상술한 트랜지스터들 중 어느 트랜지스터를 트랜지스터(750) 및 트랜지스터(752)로서 사용할 수 있다.
본 실시형태에서 사용되는 트랜지스터는 각각 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 이 트랜지스터에서, 오프 상태에서의 전류(오프 상태 전류)를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호를 더 장기간에 걸쳐 유지할 수 있고, 온 상태에서의 기록 간격을 더 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있으며, 이것은 소비전력을 저감하는 효과로 이어진다.
또한, 본 실시형태에서 사용되는 트랜지스터는, 상대적으로 높은 전계 효과 이동도를 가질 수 있기 때문에, 고속으로 동작할 수 있다. 예를 들어, 액정 표시 장치에 사용된 고속으로 동작할 수 있는 이러한 트랜지스터에 의하여, 화소부의 스위칭 트랜지스터 및 구동 회로부의 드라이버 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성되는 반도체 장치를 구동 회로로서 추가할 필요는 없어, 반도체 장치의 부품 수를 저감할 수 있다. 또한, 화소부에서 고속으로 동작할 수 있는 트랜지스터를 사용할 수도 있고, 이로써, 품질이 높은 화상을 제공할 수 있다.
용량 소자(790)는 한 쌍의 전극 사이에 유전체가 제공되는 구조를 갖는다. 구체적으로는, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일한 공정을 통하여 형성되는 도전막을 용량 소자(790)의 한쪽의 전극으로서 사용하고, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막을 용량 소자(790)의 다른 쪽의 전극으로서 사용한다. 또한, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 한 쌍의 전극 사이의 유전체로서 사용한다.
도 19 및 도 20에서는, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에, 절연막(764), 절연막(766), 절연막(768), 산화물 반도체막(767), 및 평탄화 절연막(770)이 형성된다.
절연막(764), 절연막(766), 및 절연막(768)을, 상술한 실시형태에서 설명한 절연막(114), 절연막(116), 및 절연막(118)의 재료 및 방법과 비슷한 재료 및 방법을 사용하여 각각 형성할 수 있다. 산화물 반도체막(767)은, 상술한 실시형태에서 설명한 산화물 반도체막(108)의 재료 및 방법과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 평탄화 절연막(770)을, 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성할 수 있다. 또한, 이들 재료를 사용하여 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막(770)을 형성하여도 좋다. 또는, 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
신호선(710)은, 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 통하여 형성된다. 또한, 신호선(710)을, 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극과는 상이한 공정을 통하여 형성되는 도전막, 예를 들어, 게이트 전극으로서 기능하는 도전막을 사용하여 형성하여도 좋다. 구리 원소를 함유하는 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감됨으로써, 대화면 표시를 수행할 수 있다.
FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한, 접속 전극(760)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 통하여 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자와 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서 가요성 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판을 포함한다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)가 제공된다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어진 기둥 형상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 두께(셀 갭)을 제어하기 위하여 제공된다. 또한, 구형 스페이서를 구조체(778)로서 사용하여도 좋다. 본 실시형태에서는 구조체(778)가 제 1 기판(701) 측에 제공되는 예에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 구조체(778)를 제 2 기판(705) 측에 제공하여도 좋고, 제 1 기판(701)과 제 2 기판(705) 양쪽에 구조체(778)를 제공하여도 좋다.
또한, 제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접촉되는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구조예>
도 19에 도시된 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 19에서의 표시 장치(700)는 도전막(772) 및 도전막(774)에 인가되는 전압에 따른 액정층(776)의 배향 상태의 변화에 의하여 광의 투과 또는 비투과가 제어되는 식으로, 화상을 표시할 수 있다.
도전막(772)은 트랜지스터(750)에 포함되는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 하나의 전극으로서 기능한다. 도전막(772)은 반사 전극으로서 기능한다. 도 19의 표시 장치(700)는, 도전막(772)에 의하여 외광을 반사하여 착색막(736)을 통하여 화상을 표시하는, 소위 반사형 컬러 액정 표시 장치이다.
가시광을 투과시키는 도전막 또는 가시광을 반사하는 도전막을 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중으로부터 선택된 1종류를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사하는 도전막에 사용하여도 좋다. 본 실시형태에서는, 가시광을 반사하는 도전막을 도전막(772)으로서 사용한다.
가시광을 반사하는 도전막을 도전막(772)으로서 사용하는 경우, 이 도전막이 적층 구조를 가져도 좋다. 예를 들어, 두께 100nm의 알루미늄막을 하층으로서 형성하고, 두께 30nm의 은 합금막(예를 들어, 은, 팔라듐, 및 구리를 포함하는 합금막)을 상층으로서 형성한다. 이러한 구조에 의하여 다음 효과를 얻을 수 있다.
(1) 베이스막과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 화학 용액에 따라 알루미늄막과 은 합금막을 일괄적으로 에칭할 수 있다. (3) 도전막(772)이 양호한 단면 형상(예를 들어, 테이퍼 형상)을 가질 수 있다. (3)의 이유는 다음과 같다: 화학 용액으로 알루미늄막의 에칭 레이트가 은 합금막의 에칭 레이트보다 낮거나, 또는 상층인 은 합금막의 에칭 후에 하층인 알루미늄막이 노출되면, 은 합금막보다 천한 금속, 즉 이온화 경향이 높은 금속인 알루미늄으로부터 전자가 추출되어 은 합금막의 에칭이 억제되기 때문에, 하층인 알루미늄막의 에칭이 은 합금막보다 빨리 진행된다.
또한, 도 19의 표시 장치(700)에서, 화소부(702)의 평탄화 절연막(770)의 일부에 볼록 및 오목이 제공되어 있다. 평탄화 절연막(770)을 유기 수지막 등을 사용하여 형성하고, 이 유기 수지막의 표면에 볼록 및 오목을 형성하는 식으로, 볼록 및 오목을 형성할 수 있다. 반사 전극으로서 기능하는 도전막(772)은, 이 볼록 및 오목을 따라 형성된다. 그러므로, 외광이 도전막(772)에 입사할 때, 도전막(772)의 표면에서 광이 산만하게 반사함으로써, 시인성을 향상시킬 수 있다.
또한, 도 19에 도시된 표시 장치(700)는 예로서 든 반사 컬러 액정 표시 장치이지만 디스플레이 형태는 이에 한정되지 않는다. 예를 들어, 도전막(772)이 가시광을 투과시키는 도전막인, 투과형 컬러 액정 표시 장치를 사용하여도 좋다. 투과형 컬러 액정 표시 장치의 경우, 평탄화 절연막(770)에 반드시 볼록 및 오목을 제공할 필요는 없다.
도 19에 도시되지 않았지만, 도전막(772) 및 도전막(774)에서 액정층(776)과 접촉되는 측에 배향막을 제공하여도 좋다. 도 19에 도시되지 않았지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써, 원형 편광을 채용하여도 좋다. 또한, 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 또는 등방상 등을 나타낸다.
수평 전기장 모드를 채용하는 경우, 배향막이 불필요한 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭 상이 등방상으로 변화되기 직전에 발현하는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타내어지기 때문에, 온도 범위를 향상시키기 위하여, 수중량% 이상의 키랄 재료를 혼합한 액정 조성물을 액정층에 사용한다. 블루상 및 키랄 재료를 나타내는 액정을 포함하는 액정 조성은 짧은 응답 시간 및 광학 등방성을 갖는다. 또한, 블루상 및 키랄 재료를 나타내는 액정을 포함하는 액정 조성물은 배향 처리가 불필요하고 시야각 의존성이 작다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 불필요하다; 따라서, 러빙 처리에 위하여 일어나는 정전 방전 대미지를 방지할 수 있고, 제조 공정에서의 액정 표시 장치의 결함 및 대미지를 감소시킬 수 있다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한, VA(vertical alignment) 모드를 이용하는 투과형 액정 표시 장치 등의 노멀리 블랙 액정 표시 장치를 사용하여도 좋다. vertical alignment 모드에는 몇 가지 예가 있다; 예를 들어, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 20에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 포함한다. 도 20에 도시된 표시 장치(700)는, 발광 소자(782)에 포함되는 EL층(786)으로부터의 발광에 의하여 화상을 표시할 수 있다.
도전막(784)은 트랜지스터(750)에 포함되는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 접속된다. 도전막(784)은, 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 하나의 전극으로서 기능한다. 가시광을 투과시키는 도전막 또는 가시광을 반사하는 도전막을 도전막(784)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중으로부터 선택된 1종류를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사하는 도전막에 사용하는 것이 바람직하다.
도 20에 도시된 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조(top-emission structure)를 갖는다. 그러므로, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 발해지는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 광이 도전막(784) 측으로 발해지는 보텀 이미션 구조(bottom-emission structure), 또는 광이 도전막(784) 측과 도전막(788) 측 양쪽으로 발해지는 듀얼 이미션 구조(dual-emission structure)를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되고 리드 배선부(711) 및 소스 드라이버 회로부(704)에 포함되도록 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 충전된다. 도 20에 도시된 표시 장치(700)의 예에 착색막(736)을 제공하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 구분 착색 방법(separate coloring method)에 의하여 EL층(786)을 형성하는 경우, 반드시 착색막(736)을 제공할 필요는 없다.
본 실시형태에서 설명한 구조를, 다른 실시형태에서 설명하는 구조 중 어느 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치에 대하여, 도 21의 (A) 내지 도 21의 (C)를 참조하여 설명하겠다.
도 21의 (A)에 도시된 표시 장치는, 표시 소자의 화소를 포함하는 영역(이하, 이 영역을 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소를 구동하기 위한 회로를 포함하는 회로부(이하, 이 부분을 구동 회로부(504)라고 함), 각각 소자를 보호하는 기능을 갖는 회로(이하, 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한, 보호 회로(506)를 반드시 제공할 필요는 없다.
구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하면, 부품 수 및 단자 수를 저감할 수 있기 때문에 바람직하다. 구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하지 않는 경우, 구동 회로부(504)의 일부 또는 전체를 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수) 및 Y열(Y는 2 이상의 자연수)로 배열된 표시 소자를 구동하기 위한 복수의 회로(이하, 이러한 회로를 화소 회로(501)라고 함)를 포함한다. 구동 회로부(504)는, 화소를 선택하기 위하여 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함), 및 화소의 표시 소자를 구동하기 위하여 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동하기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 공급되는 배선(이하, 이러한 배선을 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사선(GL_1) 내지 주사선(GL_X)을 제어하기 위하여 복수의 게이트 드라이버(504a)를 별도로 제공하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는 시프트 레지스터를 구동하기 위한 신호 이외에 데이터 신호가 유도되는 신호(화상 신호)를, 단자부(507)를 통하여 받는다. 소스 드라이버(504b)는 화상 신호에 따른 화소 회로(501)에 기록될 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 이러한 배선을 신호선(DL_1) 내지 신호선(DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치 등을 포함한다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 턴 온하여 화상 신호를 시분할함으로써 얻어진 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호가 공급되는 복수의 주사선(GL) 중 하나, 및 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 및 n열(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
예를 들어, 도 21의 (A)에 나타낸 보호 회로(506)는 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)과 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)과 접속된다. 또는, 보호 회로(506)를 게이트 드라이버(504a)와 단자부(507) 사이의 배선과 접속할 수 있다. 또는, 보호 회로(506)를 소스 드라이버(504b)와 단자부(507) 사이의 배선과 접속할 수 있다. 또한, 단자부(507)는 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 갖는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로와 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때, 이 보호 회로에 접속된 상기 배선을 다른 배선과 전기적으로 접속하는 회로이다.
도 21의 (A)에 도시된 바와 같이, 보호 회로(506)는 화소부(502) 및 구동 회로부(504)를 위하여 제공되어, 정전기 방전(ESD) 등에 의하여 발생된 과전류에 대한 표시 장치의 저항을 향상시킬 수 있다. 또한, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어, 보호 회로(506)를 게이트 드라이버(504a)와 접속하여도 좋고, 또는 보호 회로(506)를 소스 드라이버(504b)와 접속하여도 좋다. 또는, 보호 회로(506)는 단자부(507)와 접속하여도 좋다.
도 21의 (A)에는, 구동 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 나타내었다; 그러나, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하여도 좋고, 소스 드라이버 회로가 형성된, 별도로 준비된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하여도 좋다.
도 21의 (A)에 도시된 복수의 화소 회로(501) 각각은, 예를 들어, 도 21의 (B)에 도시된 구조를 가질 수 있다.
도 21의 (B)에 도시된 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는, 예를 들어, 상기 실시형태에서 설명한 트랜지스터들 중 어느 트랜지스터를 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록된 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 또한, 하나의 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는, 다른 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위와 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예로서는, 다음 모드 중 어느 모드를 들 수 있다: TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드 등이다. 표시 장치의 구동 방법의 다른 예로서는, ECB(electrically controlled birefringence) 모드, PDLC(polymer dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드를 포함한다. 또한, 본 발명은 이들 예에 한정되지 않고, 액정 소자 및 그 구동 방법에는 다양한 액정 소자 및 구동 방법을 적용할 수 있다.
m행 및 n열의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)과 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)과 전기적으로 접속된다. 트랜지스터(550)는 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)과 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속된다. 전위 공급선(VL)의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 저장하기 위한 저장 용량(storage capacitor)으로서 기능한다.
예를 들어, 도 21의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 21의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)를 행마다 순차적으로 선택함으로써, 트랜지스터(550)는 온이 되고 데이터 신호를 기록한다.
트랜지스터(550)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행한다; 따라서, 화상을 표시할 수 있다.
또는, 도 21의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어, 도 21의 (C)에 도시된 구조를 가질 수 있다.
도 21의 (C)에 도시된 화소 회로(501)는 트랜지스터(552), 트랜지스터(554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및 트랜지스터(554) 중 한쪽 또는 양쪽으로서, 상기 실시형태에서 설명한 트랜지스터들 중 어느 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)과 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)과 전기적으로 접속된다.
트랜지스터(552)는 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 저장하기 위한 저장 용량으로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)과 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
발광 소자(572)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
발광 소자(572)로서, 예를 들어, 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 또한, 발광 소자(572)는 유기 EL 소자에 한정되지 않다; 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
예를 들어, 도 21의 (C)의 화소 회로(501)를 포함하는 표시 장치에서, 화소 회로(501)를 도 21의 (A)에 도시된 게이트 드라이버(504a)에 의하여 행마다 순차적으로 선택함으로써, 트랜지스터(552)는 온이 되고 데이터 신호를 기록한다.
트랜지스터(552)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류량에 상당하는 휘도로 광을 발한다. 이 동작을 행마다 순차적으로 수행한다; 따라서, 화상이 표시된다.
본 실시형태에서 설명한 구조를, 다른 실시형태에서 설명하는 구조 중 어느 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 모듈 및 전자 기기에 대하여, 도 22 및 도 23의 (A) 내지 도 23의 (G)를 참조하여 설명하겠다.
도 22에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)와 접속된 터치 패널(8004), FPC(8005)와 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공된다.
본 발명의 일 형태에 따른 반도체 장치를 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 사이즈를 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 따라 적절히 변경할 수 있다.
터치 패널(8004)을 저항식 터치 패널 또는 정전식 터치 패널로 할 수 있고, 표시 패널(8006)과 중첩되도록 형성할 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 광 센서를 제공하여, 광학식 터치 패널을 얻어도 좋다.
백라이트(8007)는 광원(8008)을 포함한다. 또한, 백라이트(8007) 위에 광원(8008)을 제공하는 구조를 도 22에 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 제공하며 광 확산판을 더 제공하는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우, 또는 반사형 패널 등을 채용하는 경우, 백라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 기판(8010)의 동작에 의하여 생성되는 전자기파를 차단하기 위한 전자기 실드로서도 기능한다. 프레임(8009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 기판(8010)에는, 전원 회로, 및 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 제공한다. 전원 회로에 전력을 공급하기 위한 전원으로서는, 외부 상용 전원, 또는 별도로 제공된 배터리(8011)를 사용하는 전원을 사용하여도 좋다. 상용 전원을 사용하는 경우, 배터리(8011)를 생략할 수 있다.
표시 모듈(8000)에는, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
도 23의 (A) 내지 도 23의 (G)는 전자 기기를 도시한 것이다. 이들 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 23의 (A) 내지 도 23의 (G)에 도시된 전자 기기는 다양한 기능, 예를 들면, 표시부에 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송신 및 수신하는 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 프로그램 또는 데이터를 표시하는 기능 등을 가질 수 있다. 또한, 도 23의 (A) 내지 도 23의 (G)에 도시된 전자 기기의 기능은 이들에 한정되지 않고, 이들 전자 기기는 다양한 기능을 가질 수 있다. 도 23의 (A) 내지 도 23의 (G)에 도시되지 않았지만, 전자 기기는 각각 복수의 표시부를 가져도 좋다. 상기 전자 기기는 각각 카메라 등을 갖고 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 및 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 23의 (A) 내지 도 23의 (G)에 도시된 전자 기기에 대하여 이하에서 상세히 설명하겠다.
도 23의 (A)는 휴대 정보 단말(9100)의 사시도이다. 휴대 정보 단말(9100)의 표시부(9001)는 플렉시블하기 때문에, 하우징(9000)의 곡면을 따라 제공할 수 있다. 또한, 표시부(9001)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 수행할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써, 애플리케이션을 기동할 수 있다.
도 23의 (B)는 휴대 정보 단말(9101)의 사시도이다. 휴대 정보 단말(9101)은 예를 들어, 전화기, 수첩, 및 정보 열람 시스템 등 중 하나 또는 복수로서 기능한다. 구체적으로는, 휴대 정보 단말(9101)을 스마트폰으로서 사용할 수 있다. 또한, 도 23의 (B)에 도시되지 않는, 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을, 도 23의 (A)에 도시된 휴대 정보 단말(9100)과 같이 휴대 정보 단말(9101)에 설치할 수 있다. 휴대 정보 단말(9101)은 문자 또는 화상 정보를 그 복수 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 하나의 표면에 표시할 수 있다. 또한, 파선의 직사각형으로 가리키는 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예는, SNS(social networking service)로부터의 통지, 이메일의 수신 또는 전화의 착신을 가리키는 표시, 이메일 또는 SNS 등의 타이틀, 이메일 또는 SNS 등의 송신자, 날짜, 시각, 전지의 잔량, 및 안테나의 수신 강도를 포함한다. 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 23의 (C)는 휴대 정보 단말(9102)의 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시된다. 예를 들어, 휴대 정보 단말(9102)의 사용자는 옷의 가슴 포켓에 휴대 정보 단말(9102)을 넣은 채 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신 번호 또는 이름 등을 휴대 정보 단말(9102) 위에서 볼 수 있는 위치에 표시한다. 따라서, 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고, 표시를 보고 전화를 받을지 여부를 판단할 수 있다.
도 23의 (D)는 손목시계형의 휴대 정보 단말(9200)의 사시도이다. 휴대 정보 단말(9200)은 휴대 전화의 통화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 만곡되고, 만곡된 표시면에 화상을 표시할 수 있다. 휴대 정보 단말(9200)은 통신 규격에 의거한 근거리 무선 통신을 채용할 수 있다. 예를 들어, 무선 통신할 수 있는 헤드셋과 휴대 정보 단말(9200)의 상호 통신으로 핸즈프리로의 통화를 달성할 수 있다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말에 데이터를 직접 송수신할 수 있다. 접속 단자(9006)를 통하여 총전할 수도 있다. 또한, 접속 단자(9006)를 사용하지 않고, 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 23의 (E), 도 23의 (F), 및 도 23의 (G) 각각은, 펼친 상태의 폴더블 휴대 정보 단말(9201)의 사시도, 펼친 상태로부터 접은 상태 또는 접은 상태로부터 펼친 상태로 변화되는 상태의 폴더블 휴대 정보 단말(9201)의 사시도, 및 접은 상태의 폴더블 휴대 정보 단말(9201)의 사시도이다. 휴대 정보 단말(9201)은 접을 때 휴대성이 높다. 휴대 정보 단말(9201)이 펼칠 때에는, 이음매가 없고 큰 표시 영역이 높은 일람성(browsability)을 제공한다. 휴대 정보 단말(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)로 2개의 하우징(9000) 사이의 접속부에서 휴대 정보 단말(9201)을 접음으로써, 휴대 정보 단말(9201)을 펼친 상태로부터 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말(9201)을 곡률 반경 1mm 이상 150mm 이하로 휠 수 있다.
본 실시형태에서 설명한 전자 기기는 각각 어떤 데이터를 표시하기 위한 표시부를 포함한다. 그러나, 본 발명의 일 형태에 따른 반도체 장치를, 표시부를 포함하지 않는 전자 기기에도 사용할 수 있다. 본 실시형태에서의 전자 기기의 표시부는 만곡된 표시면에 화상을 표시할 수 있는 플렉시블 모드, 또는 폴더블 모드에 한정되지 않고, 플렉시블하지 않고 평면에 화상을 표시하여도 좋다.
본 실시형태에서 설명한 구조를, 다른 실시형태에서 설명하는 구조 중 어느 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 전력이 공급되지 않는 경우라도 기억 데이터(stored data)를 유지할 수 있고, 또한, 기록 횟수에 제한이 없는 반도체 장치의 회로 구성의 예에 대하여, 도 24를 참조하여 설명하겠다.
<회로 구성>
도 24는 반도체 장치의 회로 구성예를 나타낸 것이다. 도 24에서는, 제 1 배선(1st Line)이 p-채널 트랜지스터(1280a)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 또한, p-채널 트랜지스터(1280a)의 소스 전극 및 드레인 전극 중 다른 쪽은 n-채널 트랜지스터(1280b)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 또한, n-채널 트랜지스터(1280b)의 소스 전극 및 드레인 전극 중 다른 쪽은 n-채널 트랜지스터(1280c)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다.
제 2 배선(2nd Line)은 트랜지스터(1282)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 또한, 트랜지스터(1282)의 소스 전극 및 드레인 전극 중 다른 쪽, 용량 소자(1281)의 하나의 전극, n-채널 트랜지스터(1280c)의 게이트 전극은 서로 전기적으로 접속된다.
제 3 배선(3rd Line)과, p-채널 트랜지스터(1280a)의 게이트 전극 및 n-채널 트랜지스터(1280b)의 게이트 전극이 서로 전기적으로 접속된다. 또한, 제 4 배선(4th Line)은 트랜지스터(1282)의 게이트 전극과 전기적으로 접속된다. 또한, 제 5 배선(5th Line), 용량 소자(1281)의 다른 하나의 전극, 및 n-채널 트랜지스터(1280c)의 소스 전극 및 드레인 전극 중 다른 쪽은 서로 전기적으로 접속된다. 또한, 제 6 배선(6th Line), p-채널 트랜지스터(1280a)의 소스 전극 및 드레인 전극 중 다른 쪽, n-채널 트랜지스터(1280b)의 소스 전극 및 드레인 전극 중 한쪽은 서로 전기적으로 접속된다.
또한, 산화물 반도체(OS)를 사용하여 트랜지스터(1282)를 형성할 수 있다. 그러므로, 도 24에서는, "OS"가 트랜지스터(1282)의 가까이에 기재되어 있다. 또한, 산화물 반도체 이외의 재료를 사용하여 트랜지스터(1282)를 형성하여도 좋다. 트랜지스터(1282)로서는, 실시형태 1에서 설명한 트랜지스터(100) 또는 트랜지스터(170)를 사용할 수 있다.
또한, 도 24에서는, 트랜지스터(1282)의 소스 전극 및 드레인 전극 중 다른 쪽, 용량 소자(1281)의 하나의 전극, 및 n-채널 트랜지스터(1280c)의 게이트 전극의 접속부에 플로팅 노드(FN)가 기재되어 있다. 트랜지스터(1282)가 오프가 되면, 플로팅 노드, 용량 소자(1281)의 하나의 전극, 및 n-채널 트랜지스터(1280c)의 게이트 전극에 공급되는 전위를 유지할 수 있다.
도 24의 회로 구성에서는, n-채널 트랜지스터(1280c)의 게이트 전극의 전위를 유지할 수 있다는 장점을 이용함으로써, 데이터의 기록, 유지, 및 판독을 이하에서 설명하는 바와 같이 수행할 수 있다.
<데이터의 기록 및 유지>
우선, 데이터의 기록 및 유지에 대하여 설명하겠다. 제 4 배선의 전위를 트랜지스터(1282)가 온이 되는 전위로 설정하여, 트랜지스터(1282)를 온으로 한다. 따라서, 제 2 배선의 전위는 n-채널 트랜지스터(1280c)의 게이트 전극 및 용량 소자(1281)에 공급된다. 즉, n-채널 트랜지스터(1280c)의 게이트 전극에 미리 결정된 전하가 공급된다(기록). 그 후, 제 4 배선의 전위를 트랜지스터(1282)가 오프가 되는 전위로 설정하여, 트랜지스터(1282)가 오프가 된다. 따라서, n-채널 트랜지스터(1280c)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(1282)의 오프 상태 전류는 매우 작기 때문에, n-채널 트랜지스터(1280c)의 게이트 전극에서의 전하는 장시간 유지된다.
<데이터의 판독>
다음에, 데이터의 판독에 대하여 설명하겠다. 제 3 배선의 전위가 Low 레벨 전위이면, p-채널 트랜지스터(1280a)가 온이 되고, n-채널 트랜지스터(1280b)가 오프가 된다. 이때, 제 1 배선의 전위가 제 6 배선에 인가된다. 한편, 제 3 배선의 전위가 High 레벨 전위이면, p-채널 트랜지스터(1280a)가 오프가 되고, n-채널 트랜지스터(1280b)가 온이 된다. 이때, 플로팅 노드(FN)에 유지되는 전하량에 따라 제 6 배선의 전위가 변동된다. 그러므로, 제 6 배선의 전위를 측정함으로써, 유지되어 있는 데이터를 판독할 수 있다(판독).
산화물 반도체를 사용하여 채널 형성 영역이 형성된 트랜지스터(1282)의 오프 상태 전류는 매우 낮다. 산화물 반도체를 사용한 트랜지스터(1282)의 오프 상태 전류는 실리콘 반도체 등을 사용하여 형성된 트랜지스터의 10만분의 1 이하의 오프 상태 전류이다; 따라서, 트랜지스터(1282)의 누설 전류로 인한 플로팅 노드(FN)에 축적되는 전하의 소실은 무시할 수 있을 정도로 적다. 즉, 산화물 반도체를 사용하여 형성되는 트랜지스터(1282)에 의하여, 전력이 공급되지 않는 경우라도 데이터를 유지할 수 있는 비휘발성 메모리 회로를 얻을 수 있다.
레지스터 또는 캐시 메모리 등의 기억 장치에, 상술한 회로 구성을 포함하는 반도체 장치를 적용함으로써, 전원 전압의 공급 정지로 인한 기억 장치의 데이터의 소실을 방지할 수 있다. 또한, 기억 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 동일한 상태로 복귀할 수 있다. 그러므로, 기억 장치 전체, 또는 기억 장치에 포함되는 하나 또는 복수의 논리 회로가 대기 상태가 되는 짧은 시간이라도 전원을 정지할 수 있기 때문에, 결과적으로 소비전력이 저감된다.
본 실시형태에서 설명한 구조 및 방법 등을, 다른 실시형태에서 설명한 구조 및 방법 등 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시예)
본 실시예에서는, 도 6의 (A) 및 도 6의 (B)에 도시된 트랜지스터(170)에 상당하는 트랜지스터를 제작하고, 이들의 I d-V g 특성을 평가하였다.
이하에서 설명하는 샘플 A1 내지 샘플 A3을 형성하고, 본 실시예에서의 평가에 사용하였다. 또한, 샘플 A1 내지 샘플 A3은 각각 본 발명의 일 형태에 따른 샘플이다. 샘플 A1의 트랜지스터의 채널 길이(L)는 6μm이고 채널 폭(W)은 5μm이다; 샘플 A2의 트랜지스터의 채널 길이(L)는 6μm이고 채널 폭(W)은 50μm이다; 샘플 A3의 트랜지스터의 채널 길이(L)는 6μm이고 채널 폭(W)은 200μm이다. 샘플 A1 내지 샘플 A3으로서는, 상기에 대응하는 사이즈를 갖는 10개의 트랜지스터를 각각 형성하였다.
본 실시예에서 형성한 샘플 A1 내지 샘플 A3에 대하여 이하에서 설명하겠다. 샘플 A1 내지 샘플 A3은 동일한 공정을 통하여 형성하였고, 트랜지스터의 채널 폭(W)이 서로 상이하다. 또한, 도 6의 (A) 및 도 6의 (B)의 트랜지스터(170)에 사용된 부호를 다음 설명에 사용한다.
<샘플 A1 내지 샘플 A3의 제작>
우선, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는, 유리 기판을 사용하였다. 또한, 유리 기판의 사이즈 및 두께는, 각각 600mm×720mm 및 0.7mm이었다. 도전막(104)으로서는, 스퍼터링 장치로 두께 100nm의 텅스텐막을 형성하였다.
다음에, 기판(102) 및 도전막(104) 위에 절연막(106) 및 절연막(107)을 형성하였다. 절연막(106)으로서는, PECVD 장치로 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(107)으로서는, PECVD 장치로 두께 50nm의 산화질화 실리콘막을 형성하였다.
절연막(106)을 다음과 같이 형성하였다. 우선, 기판 온도가 350℃이고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력을 100Pa로 설정하고; PECVD 장치에 배치된 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서, 두께 50nm의 질화 실리콘막을 형성하였다. 그리고, 암모니아 가스의 유량을 2000sccm으로 변경하여 두께 300nm의 질화 실리콘막을 형성하였다. 마지막으로, 암모니아 가스의 유량을 100sccm으로 변경하여 두께 50nm의 질화 실리콘막을 형성하였다.
기판 온도가 350℃이고, 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 40Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서, 절연막(107)을 형성하였다.
그리고, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)은 도전막(104)(게이트 전극으로서 기능함) 측의 제 1 산화물 반도체막(108a)과, 제 1 산화물 반도체막(108a) 위의 제 2 산화물 반도체막(108b)의 적층 구조를 갖는다. 제 1 산화물 반도체막(108a)으로서는, 두께 10nm의 IGZO막을 형성하였다; 제 2 산화물 반도체막(108b)으로서는, 두께 15nm의 IGZO막을 형성하였다.
또한, 기판 온도가 170℃이고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자수비가 In:Ga:Zn=4:2:4.1임)에 2500W의 AC 전력을 인가하는 조건하에서, 제 1 산화물 반도체막(108a)을 형성하였다.
또한, 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 다결정 금속 산화물 스퍼터링 타깃(원자수비가 In:Ga:Zn=1:1:1.2임)에 2500W의 AC 전력을 인가하는 조건하에서, 제 2 산화물 반도체막(108b)을 형성하였다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a) 및 도전막(112b)을 형성하였다. 스퍼터링 장치로 진공에서 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 이 순서대로 연속적으로 형성하는 식으로 도전막(112a) 및 도전막(112b)을 형성하였다.
그 후, 절연막(107), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는, PECVD 장치로 두께 50nm의 산화질화 실리콘막을 형성하였다. 절연막(116)으로서는, PECVD 장치로 두께 400nm의 산화질화 실리콘막을 형성하였다. 또한, 절연막(114) 및 절연막(116)을 PECVD 장치로 진공에서 연속적으로 형성하였다.
기판 온도가 220℃이고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서, 절연막(114)을 형성하였다. 기판 온도가 220℃이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화 이질소 가스를 체임버에 도입하고, 압력이 200Pa이고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서, 절연막(116)을 형성하였다.
그리고, 제 1 가열 처리를 수행하였다. 질소 가스 분위기에서 1시간 동안 350℃에서 제 1 가열 처리를 수행하였다.
스퍼터링 장치로 절연막(116) 위에 두께 5nm의 ITSO막을 형성하였다. 기판 온도가 실온이고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력이 0.15Pa이고, 스퍼터링 장치에 제공된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[wt.%])에 1000W의 DC 전력을 공급하는 조건하에서, ITSO막을 형성하였다.
다음에, ITSO막을 통하여 절연막(116)에 산소 첨가 처리를 수행하였다. 기판 온도가 40℃이고, 유량 250sccm의 산소 가스를 체임버에 도입하고, 압력이 15Pa이고, 바이어스가 기판 측에 인가되도록, 애싱 장치에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 120초 동안 공급하는 조건하에서, 산소 첨가 처리를 애싱 장치로 수행하였다.
그리고, ITSO막을 제거하여 절연막(116)을 노출시켰다. 농도 5%의 옥살산 용액을 사용하여 300초 동안 에칭을 수행하고 나서, 농도 0.5%의 플루오린화 수소산을 사용하여 15초 동안 에칭을 수행하는 식으로, ITSO막을 웨트 에칭 장치를 사용하여 제거하였다.
다음에, 절연막(116) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, PECVD 장치로 두께 100nm의 질화 실리콘막을 형성하였다. 또한, 절연막(118)을 형성할 때의 PECVD 장치의 기판 온도는 350℃이었다.
다음에, 도전막(112b)에 도달하는 개구(142c), 도전막(104)에 도달하는 개구(142a) 및 개구(142b)를 형성하였다. 드라이 에칭 장치로 개구(142a), 개구(142b), 및 개구(142c)를 형성하였다.
다음에, 개구(142a), 개구(142b), 및 개구(142c)를 덮도록 절연막(118) 위에 도전막을 형성하고, 가공하여 도전막(120a) 및 도전막(120b)을 형성하였다. 도전막(120a) 및 도전막(120b)으로서는, 스퍼터링 장치로 두께 100nm의 ITSO막을 형성하였다. ITSO막의 형성에 사용된 타깃의 조성은 상술한 ITSO막의 형성에 사용된 타깃의 조성과 동일하였다.
그리고, 제 2 가열 처리를 수행하였다. 질소 가스 분위기에서 1시간 동안 250℃에서 제 2 가열 처리를 수행하였다.
상기 공정을 통하여, 본 실시예의 샘플 A1 내지 샘플 A3을 제작하였다. 또한, 샘플 A1 내지 샘플 A3의 제작 공정에서 가장 높은 온도는 350℃이었다.
<트랜지스터의 I d-V g 특성>
다음에, 상기 식으로 제작한 샘플 A1 내지 샘플 A3의 I d-V g 특성을 측정하였다. 도 25의 (A) 내지 도 25의 (C)는 샘플 A1 내지 샘플 A3의 I d-V g 특성을 나타낸 것이다. 또한, 도 25의 (A)는 샘플 A1의 I d-V g 특성을 나타낸 것이고, 도 25의 (B)는 샘플 A2의 I d-V g 특성을 나타낸 것이고, 도 25의 (C)는 샘플 A3의 I d-V g 특성을 나타낸 것이다. 도 25의 (A) 내지 도 25의 (C) 각각에서, 제 1 세로축은 I d(A)를 나타내고, 제 2 세로축은 μFE(cm2/Vs)를 나타내고, 가로축은 V g(V)를 나타낸다. 또한, 도 25의 (A) 내지 도 25의 (C) 각각에서 10개의 트랜지스터의 특성이 중첩되어 있다.
트랜지스터(170)의 I d-V g 특성의 측정에서, 제 1 게이트 전극으로서 기능하는 도전막(104)에 인가되는 전압(이하, 이 전압을 게이트 전압(V g)이라고도 함), 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 인가되는 전압(V bg)을 각각 0.25V의 증분으로 -15V에서 +20V까지 변화시켰다. 또한, 샘플 A3의 트랜지스터의 경우에만, V g 및 V bg를 각각 0.25V의 증분으로 -15V에서 +15V까지 변화시켰다. 소스 전극으로서 기능하는 도전막(112a)에 인가되는 전압(이하, 이 전압을 소스 전압(V s)이라고도 함)은 0V(comm)이고, 드레인 전극으로서 기능하는 도전막(112b)에 인가되는 전압(이하, 이 전압을 드레인 전압(V d)이라고도 함)은 0.1V 또는 20V이었다. 전계 효과 이동도(μFE)에 대해서는, V d=20V에서 얻어진 결과를 나타낸다.
도 25의 (A) 내지 도 25의 (C)의 결과로부터, 공정의 가장 높은 온도가 350℃로 비교적으로 낮은 경우라도, FET 특성은 채널 폭(W)에 의존하기 어렵고, FET는 안정적으로 노멀리-오프 특성을 달성하는 것이 명확해졌다. 또한, 본 실시예에서, 트랜지스터의 노멀리-오프 특성은, V g=0V에서 드레인과 소스 사이에 흐르는 채널 폭 1μm당 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 125℃에서 1×10-16A 이하인 것을 의미한다. 본 발명의 일 형태에 따른 샘플 A1 내지 샘플 A3의 트랜지스터는 높은 전계 효과 이동도를 나타내었다. 특히, 샘플 A2 및 샘플 A3의 트랜지스터는 30cm2/Vs 보다 높은, 높은 전계 효과 이동도를 나타내었다.
상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치에서, 산화물 반도체막은 적층 구조를 가짐으로써, 공정 온도가 비교적으로 낮은 경우라도(예를 들어, 350℃), 반도체 장치는 우수한 전기 특성(구체적으로는, 신뢰성 및 전계 효과 이동도가 높음)을 가질 수 있다.
본 실시형태에서 설명한 구조를, 다른 실시형태에서 설명한 구조 중 어느 구조와 적절히 조합하여 사용할 수 있다.
100: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 107: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 109: 산화물 반도체막, 109a: 산화물 반도체막, 109b: 산화물 반도체막, 112: 도전막, 112a: 도전막, 112b: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 131: 배리어막, 136a: 마스크, 136b: 마스크, 138: 에칭제, 139: 에칭제, 140: 산소, 140a: 산소, 141: 화살표, 142: 에칭제, 142a: 개구, 142b: 개구, 142c: 개구, 170: 트랜지스터, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 밀봉재, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 764: 절연막, 766: 절연막, 767: 산화물 반도체막, 768: 절연막, 770: 평탄화 절연막, 772: 도전막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 784: 도전막, 786: EL층, 788: 도전막, 790: 용량 소자, 1280a: p-채널 트랜지스터, 1280b: n-채널 트랜지스터, 1280c: n-채널 트랜지스터, 1281: 용량 소자, 1282: 트랜지스터, 5100: 펠릿, 5100a: 펠릿, 5100b: 펠릿, 5101: 이온, 5102: 산화 아연층, 5103: 입자, 5105a: 펠릿, 5105a1: 영역, 5105a2: 펠릿, 5105b: 펠릿, 5105c: 펠릿, 5105d: 펠릿, 5105d1: 영역, 5105e: 펠릿, 5120: 기판, 5130: 타깃, 5161: 영역, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 휴대 정보 단말, 9101: 휴대 정보 단말, 9102: 휴대 정보 단말, 9200: 휴대 정보 단말, 및 9201: 휴대 정보 단말.
본 출원은 2015년 2월 4일에 일본 특허청에 출원된 일련 번호 2015-019938의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2015년 2월 4일에 일본 특허청에 출원된 일련 번호 2015-019938의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (15)
- 반도체 장치의 제조 방법으로서,
제 1 온도에서 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막을 섬 형상으로 가공하는 단계;
스퍼터링법에 의하여 상기 산화물 반도체막 위에 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계;
상기 재료를 가공하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계;
상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 보호 절연막을 형성하는 단계;
상기 제 1 온도보다 높은 제 2 온도에서 상기 보호 절연막을 가열하는 단계;
스퍼터링법에 의하여 상기 보호 절연막 위에 금속 산화물막을 형성하는 단계; 및
상기 제 1 온도보다 높은 제 3 온도에서 상기 보호 절연막을 가열하는 단계를 포함하고,
상기 제 2 온도와 상기 제 3 온도 중 적어도 하나는 상기 방법에서 가장 높은 온도인, 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 금속 산화물막이 형성될 때, 과잉 산소 또는 산소 라디칼이 상기 보호 절연막에 첨가되고,
상기 제 3 온도에서 상기 보호 절연막의 가열이 수행될 때, 상기 과잉 산소 또는 상기 산소 라디칼이 상기 산화물 반도체막으로 확산되는, 반도체 장치의 제조 방법. - 반도체 장치의 제조 방법으로서,
제 1 온도에서 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막을 섬 형상으로 가공하는 단계;
스퍼터링법에 의하여 상기 산화물 반도체막 위에 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계;
상기 재료를 가공하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계;
상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 보호 절연막을 형성하는 단계;
상기 제 1 온도보다 높은 제 2 온도에서 상기 보호 절연막을 가열하는 단계; 및
상기 제 1 온도보다 높은 제 3 온도에서 상기 보호 절연막 위에 스퍼터링법에 의하여 금속 산화물막을 형성하는 단계를 포함하고,
상기 제 2 온도와 상기 제 3 온도 중 적어도 하나는 상기 방법에서 가장 높은 온도인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 금속 산화물막은 산화 알루미늄막, 산화 하프늄막, 또는 산화 이트륨막인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 산화물 반도체막은 In:M:Zn=4:α1(1.5≤α1≤2.5):α2(2.5≤α2≤3.5)의 원자수비를 갖는 제 1 산화물 반도체막과, In:M:Zn=1:β1(0.8≤β1≤1.2):β2(0.8≤β2≤1.2)의 원자수비를 갖는 제 2 산화물 반도체막의 적층 구조를 갖고,
M은 알루미늄, 갈륨, 이트륨, 또는 주석인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 산화물 반도체막은 결정부를 포함하고,
상기 결정부는 c축 배향을 갖는, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 제 1 온도는 340℃ 미만인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 제 1 온도는 100℃ 이상 200℃ 이하인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 제 2 온도와 상기 제 3 온도 중 적어도 하나는 375℃ 미만인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 제 2 온도와 상기 제 3 온도 중 적어도 하나는 340℃ 이상 360℃ 이하인, 반도체 장치의 제조 방법. - 제 1 항 또는 제 3 항에 있어서,
상기 보호 절연막은 제 1 보호 절연막과, 상기 제 1 보호 절연막 위의 제 2 보호 절연막을 포함하는 적층 구조를 갖는, 반도체 장치의 제조 방법. - 제 3 항에 있어서,
상기 금속 산화물막이 형성될 때, 과잉 산소 또는 산소 라디칼이 상기 보호 절연막에 첨가되고,
상기 금속 산화물막이 형성될 때, 상기 보호 절연막의 산소, 상기 과잉 산소, 또는 상기 산소 라디칼이 상기 산화물 반도체막으로 확산되는, 반도체 장치의 제조 방법. - 반도체 장치의 제조 방법으로서,
제 1 온도에서 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막을 섬 형상으로 가공하는 단계;
스퍼터링법에 의하여 상기 산화물 반도체막 위에 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계;
상기 재료를 가공하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계;
상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 보호 절연막을 형성하는 단계;
스퍼터링법에 의하여 상기 보호 절연막 위에 제 1 배리어막을 형성하는 단계;
상기 제 1 배리어막을 통하여 과잉 산소 또는 산소 라디칼을 상기 보호 절연막에 첨가하는 단계;
상기 제 1 배리어막 또는 상기 제 1 배리어막의 일부, 및 상기 보호 절연막의 일부를 웨트 에칭에 의하여 제거하는 단계; 및
상기 보호 절연막 위에 제 2 배리어막을 형성하는 단계를 포함하고,
상기 산화물 반도체막을 가공하는 단계 후에 그리고 스퍼터링법에 의하여 상기 소스 전극 및 상기 드레인 전극이 되는 상기 재료를 성막하는 단계 전에는, 상기 제 1 온도보다 높은 온도에서의 가공은 수행되지 않는, 반도체 장치의 제조 방법. - 제 13 항에 있어서,
상기 제 2 배리어막은 질화 실리콘을 포함하는, 반도체 장치의 제조 방법. - 반도체 장치의 제조 방법으로서,
제 1 온도에서 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막을 섬 형상으로 가공하는 단계;
스퍼터링법에 의하여 소스 전극 및 드레인 전극이 되는 재료를 성막하는 단계;
상기 재료를 가공하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계;
상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 보호 절연막을 형성하는 단계; 및
스퍼터링법에 의하여 상기 보호 절연막 위에 제 1 배리어막으로서 금속 산화물을 형성하여, 과잉 산소 또는 산소 라디칼을 상기 보호 절연막에 첨가하는 단계를 포함하고,
상기 산화물 반도체막을 가공하는 단계 후에 그리고 스퍼터링법에 의하여 상기 소스 전극 및 상기 드레인 전극이 되는 상기 재료를 성막하는 단계 전에는, 상기 제 1 온도보다 높은 온도에서의 가공은 수행되지 않는, 반도체 장치의 제조 방법.
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