KR20170116647A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 소자는 기판 상에 차례로 제공되는 복수의 전극들을 포함하고, 분리 절연 패턴을 사이에 두고 수평적으로 이격되는 복수의 전극 구조체들, 상기 복수의 전극들을 관통하는 수직 블록 및 상기 수직 블록과 상기 복수의 전극들 사이의 정보 저장막을 포함하고, 상기 수직 블록은 상기 복수의 전극들 중 적어도 일부를 관통하는 매립 절연 패턴, 및 상기 매립 절연 패턴을 사이에 두고 이격되는 제 1 채널 패턴 및 제 2 채널 패턴을 포함하고, 상기 제 1 및 제 2 채널 패턴들 각각은 상기 정보 저장 패턴과 마주보는 제 1 면 및 상기 매립 절연 패턴과 접하는 제 2 면을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 수직형 메모리 소자에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명은 공정 단순화가 가능하고, 신뢰성이 증가된 반도체 소자를 제공하기 위한 것이다.
본 발명의 실시예들에 따른 반도체 소자는 기판 상에 차례로 제공되는 복수의 전극들을 포함하고, 분리 절연 패턴을 사이에 두고 수평적으로 이격되는 복수의 전극 구조체들; 상기 복수의 전극들을 관통하는 수직 블록; 및 상기 수직 블록과 상기 복수의 전극들 사이의 정보 저장막을 포함하고, 상기 수직 블록은: 상기 복수의 전극들 중 적어도 일부를 관통하는 매립 절연 패턴; 상기 매립 절연 패턴을 사이에 두고 이격되는 제 1 채널 패턴 및 제 2 채널 패턴을 포함하고, 상기 제 1 및 제 2 채널 패턴들 각각은 상기 정보 저장 패턴과 마주보는 제 1 면 및 상기 매립 절연 패턴과 접하는 제 2 면을 포함할 수 있다.
상기 제 1 채널 패턴과 상기 제 2 채널 패턴은 상기 절연 패턴의 연장 방향을 따라 교대로 반복하여 제공될 수 있다. 평면적 관점에서, 상기 제 2 면의 곡률 반경은 상기 제 1 면의 곡률 반경보다 클 수 있다. 상기 제 1 채널 패턴 및 상기 제 2 채널 패턴 각각은 세미-실린더(semi-cylinder) 형상을 가질 수 있다. 평면적 관점에서, 상기 제 1 채널 패턴 및 상기 제 2 채널 패턴 각각은 실질적으로 반원 형상일 수 있다. 상기 수직 블록은 상기 기판과 상기 제 1 및 제 2 채널 패턴들 사이에 하부 반도체 패턴을 더 포함하고, 상기 하부 반도체 패턴은 상기 제 1 채널 패턴 및 상기 제 2 채널 패턴과 공통적으로 연결될 수 있다.
상기 하부 반도체 패턴은 상기 매립 절연 패턴의 연장 방향을 따라 연장될 수 있다. 상기 하부 반도체 패턴은: 상기 매립 절연 패턴의 연장 방향으로 연장되는 라인 부분; 및 상기 라인 부분의 측벽으로부터 수평적으로 돌출되고 상기 제 1 채널 패턴의 하면 또는 상기 제 2 채널 패턴의 하면과 접하는 연장 부분들을 포함할 수 있다. 상기 복수의 전극 구조체들은 상기 기판의 상면에 평행한 제 1 방향으로 연장되고, 상기 수직 블록은 상기 제 1 방향과 수직하고 상기 기판의 상면에 평행한 제 2 방향으로 연장될 수 있다. 상기 제 1 채널 패턴은 복수 개로 제공되고, 상기 정보 저장막은 상기 복수의 제 1 채널 패턴들의 상기 제 1 면들 및 상기 제 1 면들 사이의 상기 매립 절연 패턴의 측벽을 연속적으로 덮을 수 있다. 평면적 관점에서, 상기 정보 저장막은 상기 수직 블록을 둘러쌀 수 있다.
상기 매립 절연 패턴은 상기 정보 저장막을 사이에 두고 상기 복수의 전극들과 이격될 수 있다. 상기 제 1 채널 패턴 및 상기 정보 저장막은 각각 복수 개로 제공되고, 상기 복수의 제 1 채널 패턴들 각각과 접하는 정보 저장막들은 상기 매립 절연 패턴을 사이에 두고 이격될 수 있다.
상기 제 1 채널 패턴 상의 제 1 패드; 및 상기 제 2 채널 패턴 상의 제 2 패드를 더 포함하고, 상기 제 1 패드는 상기 제 1 채널 패턴의 상면으로부터 상기 기판의 상면에 평행한 일 방향으로 돌출되고, 상기 제 2 패드는 상기 제 2 채널 패턴의 상면으로부터 상기 일 방향과 반대 방향으로 돌출될 수 있다. 상기 수직 블록 상에 비트 라인들을 더 포함하고, 상기 제 1 및 제 2 채널 패턴들은 상기 비트 라인들에 전기적으로 연결될 수 있다.
기판 상의 분리 절연 패턴에 의하여 수평적으로 이격되는 전극 구조체들, 상기 전극 구조체들 각각은 상기 기판 상에 차례로 적층된 전극들을 포함하고; 상기 전극들 중 복수 개를 관통하여 상기 기판과 전기적으로 연결되는 채널 패턴들; 상기 채널 패턴들과 상기 전극들 사이의 정보 저장막; 및 상기 전극들 중 복수 개를 관통하는 매립 절연 패턴을 포함하고, 상기 매립 절연 패턴은 일 방향으로 연장되며 상기 채널 패턴들과 공통적으로 연결될 수 있다.
상기 매립 절연 패턴은 제 1 면 및 상기 제 1 면의 반대 면인 제 2 면을 포함하고, 상기 채널 패턴들은 상기 제 1 면으로부터 돌출된 제 1 채널 패턴들 및 상기 제 2 면으로부터 돌출된 제 2 채널 패턴들을 포함할 수 있다.
상기 제 1 채널 패턴들은 상기 제 1 면과 접하고 상기 제 2 채널 패턴들은 상기 제 2 면과 접할 수 있다. 상기 채널 패턴들은 세미-실린더(semi-cylinder) 형상을 가질 수 있다. 상기 기판과 상기 채널 패턴들 사이에 하부 반도체 패턴들을 더 포함하고, 상기 하부 반도체 패턴들 각각은 복수의 채널 패턴들의 하면과 연결될 수 있다. 상기 복수의 전극 구조체들은 상기 기판의 상면에 평행한 제 1 방향으로 연장되고, 상기 매립 절연 패턴은 상기 제 1 방향과 수직하고 상기 기판의 상면에 평행한 제 2 방향으로 연장될 수 있다. 상기 정보 저장막은 상기 채널 패턴들의 측벽들, 및 상기 채널 패턴들의 측벽들 사이의 상기 매립 절연 패턴의 측벽을 연속적으로 덮을 수 있다. 평면적 관점에서, 상기 정보 저장막은 폐-루프(closed loop) 형상일 수 있다.
상기 정보 저장막은 복수의 정보 저장 패턴들을 포함하고, 상기 복수의 정보 저장 패턴들은 상기 채널 패턴들 사이의 영역에서 서로 분리될 수 있다. 상기 매립 절연 패턴은 상기 인접한 채널 패턴들 사이로 돌출될 수 있다.
기판 상에 차례로 제공되는 복수의 전극들; 상기 복수의 전극들을 관통하는 채널 패턴들; 및 상기 채널 패턴들과 상기 기판 사이에 제공되는 하부 반도체 패턴들을 포함하고, 상기 하부 반도체 패턴들 각각은 복수의 채널 패턴들과 공통적으로 연결될 수 있다. 상 하부 반도체 패턴들의 상면은 상기 복수의 전극들 중 최하층의 상면보다 높을 수 있다.
상기 복수의 전극들을 관통하고 상기 기판의 상면에 평행한 일 방향을 따라 연장되는 매립 절연 패턴들을 더 포함하고, 상기 매립 절연 패턴들은 상기 하부 반도체 패턴들 상에 제공될 수 있다. 상기 하부 반도체 패턴들은 상기 매립 절연 패턴들을 따라서 상기 일 방향으로 연장될 수 있다.
상기 하부 반도체 패턴들 각각은: 상기 일 방향으로 연장되는 라인 부분; 및 상기 라인 부분의 측벽으로부터 수평적으로 돌출되고 상기 채널 패턴들의 하면들과 접하는 연장 부분들을 포함할 수 있다.
기판 상에 제 1 막 및 제 2 막을 교대로 복수회 적층하여 적층 구조체를 형성하는 것; 상기 적층 구조체를 패터닝하여 상기 기판을 노출하는 오프닝을 형성하는 것, 평면적 관점에서, 상기 오프닝은 라인 영역 및 상기 라인 영역의 양 측벽들로부터 연장되는 연장 영역들을 포함하고; 상기 오프닝의 일부를 채우는 반도체층을 형성하는 것; 및 상기 연장 영역들 외부에 형성된 상기 반도체층의 적어도 일부를 제거하여 상기 연장 영역들 각각에 서로 분리된 채널 패턴들을 형성하는 것을 포함할 수 있다.
평면적 관점에서, 상기 연장 영역들은 실질적으로 반원형일 수 있다. 상기 반도체층을 형성하기 전에 상기 오프닝의 측벽을 덮는 정보 저장막을 형성하는 것을 더 포함할 수 있다. 상기 채널 패턴들을 형성하는 것은 등방성 식각 공정을 포함하고, 상기 등방성 식각 공정에 의하여 상기 정보 저장막의 측벽이 노출될 수 있다. 상기 반도체층 상에 상기 오프닝의 나머지 부분을 채우는 수직 마스크층을 형성하는 것; 상기 수직 마스크층을 패터닝하여 갭 부분들에 의하여 서로 분리된 수직 마스크 패턴들을 형성하는 것, 상기 갭 부분들은 상기 반도체층의 측벽을 노출하고; 및 상기 갭 부분들 각각을 확장하여 상기 제 1 막 및 상기 제 2 막의 측벽들을 노출하는 연장 갭 부분들을 형성하는 것을 포함할 수 있다.
상기 연장 갭 부분들을 형성하는 것은 상기 수직 마스크 패턴들을 식각 마스크로 상기 반도체층 및 상기 정보 저장막을 차례로 식각하는 것을 포함할 수 있다. 상기 라인 영역을 채우는 매립 절연 패턴을 형성하는 것을 더 포함할 수 있다. 상기 반도체층의 형성 이전에 상기 오프닝의 하부에 하부 반도체 패턴을 형성하는 것을 더 포함할 수 있다. 상기 제 2 막을 전극들로 교체하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 채널 형성을 위한 오프닝이 상대적으로 넓은 면적을 갖도록 형성될 수 있다. 그 결과, 오프닝의 형성을 위한 식각 난이도가 감소하여 상대적으로 높은 종횡비의 오프닝 구조를 형성할 수 있다. 또한, 상대적으로 넓은 면적을 갖는 오프닝 내에 정보 저장막, 하부 반도체 패턴 및 채널 패턴들이 형성되므로 공정 난이도가 감소될 수 있다. 하나의 수직 블록 내의 채널 패턴들 사이에는 게이트 전극들이 형성되지 않으므로, 반도체 소자의 형성을 위한 전극 물질의 사용량이 감소될 수 있다. 그 결과, 좁은 영역에서 게이트 전극을 형성함에 따라 발생하는 문제점(일 예로, 정보 저장막의 손상) 및 기판의 휨(warpage) 문제점 등이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 상기 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 5b는 도 5a의 A-A'선에 따른 단면도이다.
도 5c는 도 5a의 B-B'선 및 C-C'선에 따른 단면도이다.
도 6a 내지 도 6I는 본 발명의 실시예들에 따른 채널 패턴들의 평면도이다.
도 7a 내지 도 7c는 도 5b의 M 영역의 확대도들이다.
도 8a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 13b는 각각 도 8a 내지 도 13a의 A-A'선에 따른 단면도들이다.
도 8c 내지 도 13c는 각각 도 8a 내지 도 13a의 B-B'선에 따른 단면도들이다.
도 14a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 14b는 도 14a의 A-A'선에 따른 단면도이다.
도 14c는 도 14a의 B-B'선 및 C-C'선에 따른 단면도이다.
도 15a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 19b는 각각 도 15a 내지 도 19a의 A-A'선에 따른 단면도들이다.
도 15c 내지 도 19c는 각각 도 15a 내지 도 19a의 B-B'선에 따른 단면도들이다.
도 20a 내지 도 20d는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 장치(105)는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
상기 메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 상기 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 상기 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
상기 어드레스 디코더(20)는 상기 워드 라인들(WL)을 통해 상기 메모리 셀 어레이(10)에 연결될 수 있다. 상기 어드레스 디코더(20)는 상기 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 상기 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 상기 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 상기 어드레스 디코더(20)는 상기 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 상기 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 상기 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
상기 읽기/쓰기 회로(30)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(DL)을 통해 상기 데이터 입출력 회로(40)에 연결될 수 있다. 상기 읽기/쓰기 회로(30)는 상기 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 상기 읽기/쓰기 회로(30)는 상기 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 상기 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 상기 읽기/쓰기 회로(30)는 상기 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 상기 메모리 셀 어레이(10)에 기입한다. 상기 읽기/쓰기 회로(30)는 상기 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 상기 데이터 입출력 회로(40)에 전달한다. 상기 읽기/쓰기 회로(30)는 상기 메모리 셀 어레이(10)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 상기 메모리 셀 어레이(10)의 제 2 저장 영역에 기입한다. 예를 들면, 상기 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
상기 읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 상기 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
상기 데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 상기 읽기/쓰기 회로(30)에 연결될 수 있다. 상기 데이터 입출력 회로(40)는 상기 제어 로직(50)의 제어에 응답하여 동작한다. 상기 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 상기 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 상기 읽기/쓰기 회로(30)에 전달하도록 구성된다. 상기 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 상기 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
상기 제어 로직(50)은 상기 어드레스 디코더(20), 상기 읽기/쓰기 회로(30), 및 상기 데이터 입출력 회로(40)에 연결될 수 있다. 상기 제어 로직(50)은 반도체 소자의 동작을 제어하도록 구성된다. 상기 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 상기 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 상기 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제 1 내지 제 3 방향들(X, Y, Z)로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제 3 방향(Z)으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 간략 회로도이다.
본 발명의 실시예들에 따른 반도체 반도체 소자는 공통 소스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 접지 선택 라인(GSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 접지 선택 라인(GSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 접지 선택 라인(GSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WL3)이 배치될 수 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드 라인들(WL0-WL3) 및 스트링 선택 라인들(SSL0-SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드 라인들(WL0-WL3) 및 스트링 선택 라인들(SSL0-SSL2)로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 3은 도 2의 메모리 블록의 셀 어레이(10)를 나타내는 간략 회로도이다. 도 3을 참조하면, 본 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST), 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 상기 접지 선택 라인(GSL), 상기 복수개의 워드 라인들(WL0 ~ WL3), 및 상기 스트링 선택 라인(SSL0-SSL2)은 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다. 기판(100) 상에 수직 블록(VB)이 제공될 수 있다. 상기 수직 블록(VB)은 상기 기판(100) 상의 게이트 전극들(GE)을 관통하여 상기 기판(100) 방향으로 연장될 수 있다. 상기 게이트 전극들(GE)은 복수 개로 제공될 수 있으나, 설명의 간소화를 위하여 하나의 게이트 전극(GE)이 도시되었다. 상기 수직 블록(VB)은 상기 기판(100)의 상면으로부터 상기 기판(100)의 상면에 수직한 제 3 방향(Z)으로 연장될 수 있다. 또한, 상기 수직 블록(VB)은 상기 기판(100)의 상면에 평행한 제 1 방향(X)으로 연장될 수 있다. 즉, 상기 수직 블록(VB)은 상기 제 1 방향(X) 및 상기 제 3 방향(Z)에 의하여 정의되는 평면에 배치되는 판상형(plate type) 구조물일 수 있다.
상기 수직 블록(VB)은 상기 제 1 방향(X)으로 연장되는 매립 절연 패턴(149) 및 상기 매립 절연 패턴(149)을 사이에 두고 이격되는 채널 패턴들(SP1, SP2)을 포함할 수 있다. 평면적 관점에서, 상기 매립 절연 패턴(149)은 상기 제 1 방향(X)으로 길이를 갖는 라인 또는 바(bar) 형상일 수 있다.
상기 게이트 전극들(GE)과 상기 채널 패턴들(SP1, SP2) 사이에 정보 저장 막(DS)을 포함할 수 있다. 상기 정보 저장막(DS)은 상기 매립 절연 패턴(149)의 측벽을 따라 상기 제 3 방향(Z)으로 연장되도록 도시되었으나, 이에 한정되지 않는다.
상기 채널 패턴들(SP1, SP2) 각각은 도 3을 참조하여 설명된 상기 셀 스트링(CSTR)의 일부를 구성할 수 있다. 즉, 상기 채널 패턴들(SP1, SP2) 각각은 별개의 셀 스트링(CSTR)을 구성하며, 비트 라인(BL)에 연결될 수 있다.
상기 채널 패턴들(SP1, SP2)은 상기 매립 절연 패턴(149)의 일 측벽으로부터 돌출된 제 1 채널 패턴(SP1) 및 상기 일 측벽의 반대면인 타 측벽으로부터 돌출된 제 2 채널 패턴(SP2)을 포함할 수 있다. 상기 제 2 채널 패턴(SP2)은 상기 제 1 채널 패턴(SP1)을 기준으로 상기 제 1 방향(X)으로 쉬프트될 수 있다. 상기 제 1 채널 패턴(SP1) 및 상기 제 2 채널 패턴(SP2) 각각이 복수 개가 제공되는 경우 상기 제 1 채널 패턴(SP1)과 상기 제 2 채널 패턴(SP2)은 상기 제 1 방향(X)을 따라 교대로 반복하여 배치될 수 있다. 이와는 달리, 상기 제 1 채널 패턴(SP1)과 상기 제 2 채널 패턴(SP2)은 상기 매립 절연 패턴(149)을 사이에 두고 경면 대칭(mirror symmetry)을 이룰 수 있다.
상기 제 1 및 제 2 채널 패턴들(SP1, SP2) 각각은 상기 정보 저장막 (DS)과 마주보는 제 1 면(S1) 및 상기 매립 절연 패턴(149)과 마주보는 제 2 면(S2)을 포함할 수 있다. 상기 제 1 면(S1)은 상기 정보 저장막(DS)과 접할 수 있고, 상기 제 2 면(S2)은 상기 매립 절연 패턴(149)과 접할 수 있다.
평면적 관점에서, 상기 제 2 면(S2)의 곡률 반경은 상기 제 1 면(S1)의 곡률 반경보다 클 수 있다. 즉, 평면적 관점에서, 상기 제 1 및 제 2 채널 패턴들(SP1, SP2) 각각은 상기 제 1 면(S1)에 해당하는 제 1 라인(L1)과 상기 제 2 면(S2)에 해당하는 제 2 라인(L2)을 포함하고, 상기 제 2 라인(L2)의 곡률 반경은 상기 제 1 라인(L1)의 곡률 반경보다 클 수 있다. 실시예들에 있어서, 상기 제 2 면(S2)은 실질적으로 평면(flat surface)이고, 상기 제 2 라인(L2)은 실질적으로 직선(straight line)일 수 있으나 이에 한정되지 않는다. 본 발명의 실시예들에 따른 반도체 소자의 동작 시, 상기 제 1 면(S1)에 인접한 영역에 트랜지스터들의 채널이 형성되고, 상기 제 2 면(S2)에 인접한 영역에는 채널이 형성되지 않을 수 있다.
상기 제 1 및 제 2 채널 패턴들(SP1, SP2) 각각은 실질적으로 세미-실린더(semi-cylinder) 형상일 수 있다. 본 명세서에서, 세미-실린더 형상은 원기둥의 절반이 길이 방향으로 제거된(half of a cylinder cut longitudinally) 형상에 한정되지 않으며, 절반 이상 또는 절반 이하가 제거된 형상을 포함하는 것으로 정의된다.
상기 수직 블록(VB)은 상기 기판(100)과 상기 제 1 및 제 2 채널 패턴들(SP1, SP2) 사이에 하부 반도체 패턴(132)을 포함할 수 있다. 상기 하부 반도체 패턴(132)은 상기 기판(100)을 씨드(seed)로 성장된 에피택시얼층일 수 있다. 상기 제 1 채널 패턴(SP1)과 상기 제 2 채널 패턴(SP2)은 상기 하부 반도체 패턴(132)에 공통적으로 연결될 수 있다. 상기 제 1 채널 패턴(SP1)과 상기 제 2 채널 패턴(SP2)이 각각 복수 개로 제공되는 경우, 하나의 수직 블록(VB)에 포함된 상기 제 1 채널 패턴들(SP1)과 상기 제 2 채널 패턴들(SP2)이 하나의 하부 반도체 패턴(132)에 공통적으로 연결될 수 있다.
상기 하부 반도체 패턴(132)은 상기 매립 절연 패턴(149)의 연장 방향인 상기 제 1 방향(X)을 따라 연장될 수 있다. 상기 하부 반도체 패턴(132)은 상기 제 1 방향(X)을 따라 연장되는 라인 부분(LP) 및 상기 라인 부분(LP)으로부터 상기 제 1 및 제 2 채널 패턴들(SP1, SP2) 아래로 연장되는 연장 부분들(EP)을 포함할 수 있다. 상기 연장 부분들(EP)은 상기 제 1 및 제 2 채널 패턴들(SP1, SP2)의 형상에 상응하는 평면적 형상을 가질 수 있다. 일 예로, 상기 연장 부분들(EP)의 평면적 형상은 반원에 유사할 수 있다. 상기 제 1 채널 패턴(SP1)의 하면과 상기 제 2 채널 패턴(SP2)의 하면은 상기 하부 반도체 패턴(132)의 상면과 접할 수 있다. 다른 실시예에 있어서, 상기 하부 반도체 패턴(132)은 제공되지 않을 수 있다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 5b는 도 5a의 A-A'선에 따른 단면도이다. 도 5c는 도 5a의 B-B'선 및 C-C'선에 따른 단면도이다.
도 5a, 도 5b 및 도 5c를 참조하면, 기판(100) 상에 전극 구조체들(ES)이 제공될 수 있다. 상기 기판(100)은 제 1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막 중 하나일 수 있다. 상기 기판(100) 상에 버퍼 유전막(121)이 제공될 수 있다. 상기 버퍼 유전막(121)은 실리콘 산화막일 수 있다. 각 전극 구조체(ES)는 상기 기판(100) 상에 차례로 제공되는 복수의 게이트 전극들(GE)을 포함할 수 있다.
상기 전극 구조체들(ES)은 제 2 방향(D2)으로 연장될 수 있다. 상기 전극 구조체들(ES)은, 제 2 방향(D2)으로 연장하는 분리 트렌치(131)에 의하여, 제 2 방향에 교차하는(예를 들어, 직교하는) 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 분리 트렌치(131) 내에는 분리 절연 패턴들(141)이 제공될 수 있다. 일 예로, 상기 분리 절연 패턴들(141)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다.
상기 게이트 전극들(GE) 사이에는 절연 패턴들(125)이 제공될 수 있다. 최하층 게이트 전극은 접지 선택 트랜지스터의 게이트 전극, 즉, 도 3의 접지 선택 라인(GSL)의 일부일 수 있으며, 최상층 게이트 전극은 스트링 선택 트랜지스터의 게이트 전극, 즉, 도 3의 스트링 선택 라인(SSL0-SSL2)의 일부일 수 있다. 상기 최하층 게이트 전극과 상기 최상층 게이트 전극 사이의 게이트 전극들은 셀 게이트 전극, 즉, 워드 라인들(WL0~WL3)의 일부일 수 있다.
상기 절연 패턴들(125)은 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은 절연 패턴들(125)에 비하여 얇을 수 있다. 상기 게이트 전극들(GE)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
상기 게이트 전극들(GE)을 관통하여 상기 기판(100)에 연결되는 수직 블록들(VB)이 제공될 수 있다. 상기 수직 블록들(VB)은 상기 기판(100)을 노출하는 오프닝들(126) 내에 제공될 수 있다. 평면적 관점에서, 상기 오프닝들(126) 각각은 상기 제 1 방향(D1)으로 연장되는 라인 영역 및 상기 라인 영역의 양 측벽들로부터 상기 제 2 방향(D2)으로 돌출되는 연장 영역들을 포함할 수 있다. 일 예로, 하나의 라인 영역의 측벽을 따라 복수의 연장 영역들이 배치될 수 있다.
상기 수직 블록들(VB) 각각은 상기 라인 영역 내의 매립 절연 패턴(149) 및 상기 연장 영역들 내의 채널 패턴들(SP)을 포함할 수 있다. 상기 채널 패턴들(SP)은 MOS 트랜지스터의 채널이 형성되는 영역일 수 있다. 상기 수직 블록들(VB)의 형상은 도 4를 참조하여 설명한 것과 동일할 수 있다. 일 실시예에서, 상기 매립 절연 패턴(149)은 상기 제 1 방향(D1)을 따라 연장되는 판 형상을 가질 수 있다. 도 5a의 OP 영역은 그 아래의 채널 패턴들(SP)을 도시하기 위하여 이하 설명될 패드들(128)의 도시를 생략하였다. 상기 채널 패턴들(SP)은 상기 매립 절연 패턴(149)의 측벽으로부터 상기 제 2 방향(D2) 또는 상기 제 2 방향(D2)의 반대 방향으로 돌출될 수 있다. 상기 매립 절연 패턴(149)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 채널 패턴들(SP) 각각의 형상은 세미-실린더(semi-cylinder) 형상일 수 있으나 이에 한정되지 않는다. 일 예로, 상기 채널 패턴들(SP)은 실리콘, 게르마늄, 및 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 채널 패턴들(SP)은 다결정(일 예로, 폴리 실리콘) 상태일 수 있다. 상기 채널 패턴들(SP)은 상기 제 1 도전형, 즉 P형 반도체 패턴일 수 있으나, 이에 한정되지 않는다.
평면적 관점에서, 상기 채널 패턴들(SP)은 상기 매립 절연 패턴(149)을 사이에 두고 이격되는 제 1 열 및 제 2 열을 포함할 수 있다. 제 1 열의 채널 패턴들(SP1) 및 상기 제 2 열의 채널 패턴들(SP2) 각각은 상기 제 1 방향(D1)을 따라 배열될 수 있다. 도시된 바와 같이, 상기 제 2 열의 채널 패턴들(SP2) 각각은 이에 인접한 상기 제 1 열의 채널 패턴들(SP1) 각각으로부터 상기 제 1 방향(D1)으로 쉬프트될 수 있다. 즉, 하나의 매립 절연 패턴(149)과 연결되는 채널 패턴들(SP)은 상기 제 1 방향(D1)을 따라 지그 재그 형태로 배치될 수 있다. 다른 실시예에서, 상기 제 1 열의 채널 패턴들(SP)은 상기 매립 절연 패턴(149)을 사이에 두고 상기 제 2 열의 채널 패턴들(SP)과 경면 대칭(mirror symmetry)을 이룰 수 있다.
상기 수직 블록들(VB)은 상기 채널 패턴들(SP)과 상기 기판(100) 사이에 하부 반도체 패턴(132)을 포함할 수 있다. 일 예로, 상기 하부 반도체 패턴(132)은 상기 기판(100)을 씨드로 에피택시얼 공정을 통하여 성장된 층일 수 있다. 일 예로, 상기 하부 반도체 패턴(132)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 하나를 포함할 수 있다. 상기 하부 반도체 패턴(132)은 상기 매립 절연 패턴(149)의 연장 방향인 상기 제 1 방향(D1)을 따라 연장될 수 있다.
상기 하부 반도체 패턴(132)은 상기 수직 블록들(VB) 내의 상기 채널 패턴들(SP)에 공통적으로 연결될 수 있다. 즉, 상기 하부 반도체 패턴(132)은 상기 기판과 상기 채널 패턴들(SP) 사이로 연장하며 복수의 채널 패턴들(SP)의 하면과 접할 수 있다. 상기 하부 반도체 패턴(132)의 상면은 최하층 게이트 전극의 상면보다 높고, 그 다음 최하층 게이트 전극의 하면보다 낮을 수 있다.
상기 게이트 전극들(GE)과 상기 채널 패턴들(SP) 사이에 정보 저장막(DS)이 제공될 수 있다. 평면적 관점에서, 상기 정보 저장막(DS)은 상기 매립 절연 패턴(149) 및 이에 부착된 상기 채널 패턴들(SP)의 외면(outer surface)을 따라 연장될 수 있다. 즉, 상기 정보 저장막(DS)은 상기 수직 블록들(VB) 각각을 둘러싸는 폐 루프(closed loop) 형상을 가질 수 있다.
상기 정보 저장막(DS)은 상기 수직 블록(VB)의 일부를 구성할 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 정보 저장막(DS)은 상기 매립 절연 패턴(149) 및 상기 채널 패턴들(SP)의 외면을 따라 수직으로 연장될 수 있다. 이 경우, 상기 게이트 전극들(GE)은 상기 정보 저장막(DS)을 사이에 두고 상기 절연 패턴들(125)과 이격될 수 있다. 상기 게이트 전극들(GE)과 상기 절연 패턴들(125) 사이 및 상기 게이트 전극들(GE)과 상기 정보 저장막(DS) 사이에 수평 절연막(140)이 배치될 수 있다. 상기 수평 절연막(140)은 상기 게이트 전극들(GE) 각각의 상면 및 하면 상으로 연장될 수 있다. 상기 수평 절연막(140)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
상기 채널 패턴들(SP)은 상기 정보 저장막(DS)을 관통하여 상기 하부 반도체 패턴(132)과 연결될 수 있다. 일 예로, 상기 정보 저장막(DS)을 관통하여 상기 하부 반도체 패턴(132)의 상부로 연장되는 리세스 영역이 제공되고, 상기 채널 패턴들(SP)은 상기 리세스 영역을 통하여 상기 하부 반도체 패턴(132)에 연결될 수 있다.
상기 하부 반도체 패턴(132)과 상기 최하층 게이트 전극(GE) 사이에 게이트 산화막(161)이 제공될 수 있다. 일 예로, 상기 게이트 산화막(161)은 실리콘 산화막 또는 실리콘게르마늄 산화막일 수 있다. 상술한 바와 같이 최하층 게이트 전극(GE)은 접지 선택 트랜지스터 (GST)의 게이트 전극일 수 있으며, 상기 하부 반도체 패턴(132)은 상기 접지 선택 트랜지스터(GST)의 활성 영역일 수 있다. 상기 채널 패턴들(SP) 상에 비트 라인들(BL)이 제공될 수 있다. 도 5a에는 상기 채널 패턴들(SP)의 일부 상에만 비트 라인들(BL)이 도시되었으나, 이는 그 아래의 구조들을 설명하기 위함이다.
상기 비트 라인들(BL)은 상기 제 1 방향(D1)으로 연장되며 그 아래의 채널 패턴들(SP)과 전기적으로 연결될 수 있다. 일 예로, 상기 비트 라인들(BL)과 상기 채널 패턴들(SP)을 연결하는 콘택들(미도시)이 제공될 수 있다. 일 실시예에 있어서, 상기 콘택들과 상기 비트 라인들(BL) 사이에 상기 제 1 방향(D1)으로 연장되는 서브 비트 라인들(미도시)이 제공될 수 있다. 상기 비트 라인들(BL)은 금속, 도전성 금속 질화물 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 채널 패턴들(SP)의 상부에 패드들(128)이 제공될 수 있다. 상기 패드들(128)은 상기 채널 패턴들(SP)과 오버랩되는 부분 및 상기 매립 절연 패턴(149)과 오버랩되는 부분을 포함할 수 있다. 즉, 상기 패드들(128)은 상기 채널 패턴들(SP)의 상면으로부터 상기 매립 절연 패턴(149) 상으로 돌출될 수 있다. 일 실시예에 있어서, 도 5c에 도시된 바와 같이, 상기 매립 절연 패턴(149)을 사이에 두고 서로 이격된 채널 패턴들(SP)은 서로 반대 방향으로 돌출될 수 있다. 즉, 도 5c의 제 1 패드(128_1)는 그 아래의 채널 패턴(SP)으로부터 일 방향으로 돌출되고, 제 2 패드(128_2)는 그 아래의 채널 패턴(SP)으로부터 상기 일 방향과 반대 방향으로 돌출될 수 있다. 상기 패드들(128)은 도핑된 반도체, 금속, 금속 실리사이드, 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 분리 절연 패턴들(141) 아래의 상기 기판(100)에 공통 소스 영역들(CSR)이 제공될 수 있다. 상기 공통 소스 영역들(CSR)은 상기 제 1 도전형과는 다른 제 2 도전형의 불순물로 도핑된 영역일 수 있다. 일 예로, 상기 공통 소스 영역들(CSR)은 n형 도핑 영역들일 수 있다. 상기 분리 절연 패턴들(141)을 관통하여 상기 공통 소스 영역들(CSR)에 연결되는 공통 소스 라인들(CSL)이 제공될 수 있다. 상기 공통 소스 라인들(CSL)은 공통 소스 영역들(CSR)을 따라 연장하는 판상 형태(plate-shaped)를 가질 수 있다.
일 예로, 상기 공통 소스 라인들(CSL)은 텅스텐을 포함할 수 있으나, 이에 한정되지 않으며 구리, 알루미늄 등의 금속, 도핑된 반도체, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 공통 소스 라인들(CSL)은 소스 스트래핑 라인(미도시)에 의하여 전기적으로 연결될 수 있다.
도 6a 내지 도 6I는 본 발명의 실시예들에 따른 채널 패턴들(SP)의 평면도이다.
도 6a를 참조하면, 상기 채널 패턴들(SP)의 상면은 제 1 라인(L1)과 제 2 라인(L2)을 포함할 수 있다. 상기 제 1 라인(L1)은 호(arc) 형상으로, 상기 제 2 라인(L2)은 직선 형상으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 도 6d 및 도 6e에 도시된 바와 같이, 상기 제 2 라인(L2)은 상기 제 1 라인(L1) 보다 곡률 반경이 큰 호 형상일 수 있다. 도 6a에 도시된 바와 같이, 상기 채널 패턴(SP)은 반원 형상을 가질 수 있으나, 이와는 달리 도 6b와 같이 원의 일부로 반원 보다 큰 형상 또는 도 6c와 같이 원의 일부로 반원보다 작은 형상을 가질 수 있다.
상기 채널 패턴들(SP)은 도 6f 및 도 6i에 도시된 바와 같이 반원으로부터 돌출된 영역(PE)을 가질 수 있다. 또한, 상기 정보 저장막(DS)은 각 채널 패턴들(SP) 사이에서 분리될 수 있다. 도 6g 및 도 6i에 도시된 바와 같이, 상기 채널 패턴들(SP)은 상기 정보 저장막(DS)을 따라서 실질적으로 동일한 두께를 가질 수 있다. 즉, 상기 채널 패턴들(SP)은 속이 빈 실린더의 일부와 유사한 형상을 가질 수 있다. 도 6h에 도시된 바와 같이, 상기 채널 패턴들(SP)은 상기 매립 절연 패턴(149)을 기준으로 경면 대칭을 이루도록 배치될 수 있다.
도 7a 내지 도 7c는 도 5b의 M 영역의 확대도들이다.
도 7a를 참조하면, 상기 하부 반도체 패턴(132)과 상기 채널 패턴(SP)은 서로 연결되어 셀 스트링의 일부를 구성할 수 있다. 상기 채널 패턴(SP)은 상기 정보 저장막(DS)의 하면 상에 제공되는 외측 패턴(137)과 상기 정보 저장막(DS)을 관통하여 상기 하부 반도체 패턴(132)의 상부로 연장되는 내측 패턴(138)을 포함할 수 있다. 상기 외측 패턴(137)과 상기 내측 패턴(138)은 동일한 물질로 형성될 수 있다.
상기 정보 저장막(DS)은 상기 게이트 전극(GE)에 인접한 블로킹 절연막, 상기 채널 패턴(SP)에 인접한 터널 저장막, 및 상기 블로킹 절연막과 상기 터널 저장막 사이의 전하 저장막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 상기 블로킹 절연막은 제 1 블로킹 절연막 및 제 2 블로킹 절연막을 포함할 수 있다. 예를 들면, 상기 제 1 블로킹 절연막 및 제 2 블로킹 절연막은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다.
상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막은 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 더 포함할 수 있다.
다른 실시예들에 있어서, 상기 정보 저장막(DS)은 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이하, 상기 정보 저장막(DS)으로 사용되는 가변저항 패턴의 예들이 설명된다.
일 예로, 상기 정보저장막(DS)은 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 다른 예로, 상기 정보저장막(DS)은 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 또 다른 예로, 상기 정보저장막(DS)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다.
도 7b에 도시된 바와 같이, 상기 하부 반도체 패턴(132)은 제공되지 않을 수 있다. 그 결과, 상기 채널 패턴(SP)은 상기 기판(100)의 상부에 직접 연결될 수 있다. 도 7c에 도시된 바와 같이, 상기 정보 저장막(DS)은 상기 게이트 전극(GE)과 상기 채널 패턴(SP) 사이로부터 상기 게이트 전극(GE)과 상기 절연 패턴들(125) 사이로 연장될 수 있다. 상기 채널 패턴(SP)은 상기 절연 패턴들(125)과 접할 수 있다.
도 8a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 8b 내지 도 13b는 각각 도 8a 내지 도 13a의 A-A'선에 따른 단면도들이다. 도 8c 내지 도 13c는 각각 도 8a 내지 도 13a의 B-B'선에 따른 단면도들이다. 이하, 설명의 간소화를 위하여 도 5a 내지 도 5c를 참조하여 설명된 실시예를 기준으로 반도체 소자의 제조 공정이 설명된다.
도 8a 및 도 8b를 참조하여, 기판(100)이 제공된다. 상기 기판(100)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 상기 기판(100) 상에 적층 구조체(ST)가 형성될 수 있다. 상기 적층 구조체(ST)는 최하층에 버퍼 유전막(121)을 포함할 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 상기 적층 구조체(ST)는 상기 버퍼 유전막(121) 상에 교대로 반복하여 적층된 희생막들(123) 및 절연막들(124)을 포함할 수 있다.
최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 상기 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 상기 희생막들(123)은 특정 식각 물질에 대하여 상기 버퍼 유전막(121) 및 상기 절연막들(124)보다 식각 속도가 빠른 물질을 포함할 수 있다. 상기 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 상기 희생막들(123) 및 상기 절연막들(124)은 예를 들어, 화학 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
상기 적층 구조체(ST)를 관통하여 상기 기판(100)을 노출하는 상기 오프닝들(126)이 형성될 수 있다. 상기 오프닝들(126)은 이방성 식각 공정으로 형성될 수 있다. 평면적 관점에서, 상기 오프닝들(126) 각각은 제 1 방향(D1)으로 연장되는 라인 영역(LR) 및 상기 라인 영역(LR)의 양 측벽들로부터 상기 제 1 방향(D1)과 수직한 제 2 방향(D2)으로 돌출되는 연장 영역들(ER)을 포함할 수 있다. 일 예로, 하나의 라인 영역(LR)의 측벽을 따라 복수의 연장 영역들(ER)이 배치될 수 있다. 상기 연장 영역들(ER)의 평면적 형상은 반원(half-circle)일 수 있으나, 이와는 달리 도 6a 내지 도 6i와 같이 다양하게 변형될 수 있다.
도 9a 및 도 9b를 참조하여, 상기 오프닝들(126)의 하부에 상기 하부 반도체 패턴(132)이 형성될 수 있다. 일 예로, 상기 하부 반도체 패턴(132)은 상기 기판(100)의 상면을 씨드(seed)로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 상기 하부 반도체 패턴(132)은 상기 희생막들(123) 중 최하층의 상면과 그 다음 층의 하면 사이에 그 상면이 위치하도록 형성될 수 있다. 상기 하부 반도체 패턴(132)은 실질적으로 단결정인 실리콘층으로 성장될 수 있다. 다른 실시예들에 있어서, 상기 하부 반도체 패턴(132)의 형성 공정은 생략될 수 있다.
상기 오프닝들(126) 내에 정보 저장막(DS)이 형성될 수 있다. 상기 정보 저장막(DS)은 상기 오프닝들(126) 각각의 측벽 및 하면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 정보 저장막(DS)은 상기 오프닝들(126)의 측벽 상에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 하프늄 산화막, 알루미늄 산화막 및/또는 실리콘 산화막을 포함할 수 있으며, 하프늄 산화막, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막이 블로킹 절연막 상에 형성될 수 있다. 전하 저장막은 원자층 증착 방법으로 형성될 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막이 전하 저장막 상에 형성된다. 예를 들면 터널 절연막은 실리콘 산화막을 포함할 수 있다.
다른 실시예들에 있어서, 상기 정보 저장막(DS)을 구성하는 블로킹 절연막, 전하 저장막, 및 터널 절연막 중 적어도 하나 이상은 본 단계에서 생략될 수 있으며, 이하 설명될 게이트 전극들(GE)의 형성 이전에 형성될 수 있다.
상기 정보 저장막(DS)을 관통하여 상기 하부 반도체 패턴(132)에 연결되는 반도체층(130)이 형성될 수 있다. 일 예로, 상기 정보 저장막(DS) 상에 스페이서막을 형성한 후, 이를 이방성 식각하여, 상기 오프닝들(126)의 측벽 상에 도 7a에 도시된 형태의 스페이서형의 외측 패턴(도 7a의 137)이 형성될 수 있다. 상기 외측 패턴(137)은 반도체 물질로 형성될 수 있다. 일 예로, 상기 외측 패턴(137)은 실리콘을 포함할 수 있다. 상기 외측 패턴(137)은 상기 하부 반도체 패턴(132)을 노출할 수 있다. 이방성 식각 공정에 의하여, 상기 정보 저장막(DS)의 하부에 하부 반도체 패턴(132)의 상면을 노출하는 관통홀이 형성될 수 있고, 상기 하부 반도체 패턴(132)의 상부에 함몰부가 형성될 수 있다.
도 7a에 도시된 바와 같이, 상기 외측 패턴(137) 상에 내측 패턴(136)이 형성될 수 있다. 상기 내측 패턴(136)은 상기 외측 패턴(137)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 외측 패턴(137)과 상기 내측 패턴(136)은 화학 기상 증착법으로 형성될 수 있다. 상기 외측 패턴(137)과 상기 내측 패턴(136)의 형성 공정은 적어도 1회 이상의 열처리 공정을 포함할 수 있다.
상기 반도체층(130)은 상기 오프닝들(126)을 완전히 채우지 않도록 형성되어 상기 오프닝들(126) 각각 내에 상기 반도체층(130)의 내벽에 의하여 정의된 갭 영역들(GR)이 형성될 수 있다. 상기 갭 영역들(GR)은 상기 오프닝들(126)을 따라 상기 제 1 방향(D1)을 따라 연장될 수 있다. 일 예로, 상기 갭 영역들(GR) 각각은 하나의 오프닝들(126) 내의 상기 연장 영역들(ER) 사이로 연장될 수 있다. 상기 반도체층(130)은 상기 연장 영역들(ER)을 완전히 채우고, 상기 라인 영역(LR)의 일부를 채울 수 있다. 이와 같은 상기 반도체층(130)의 형상은 상기 오프닝들(126)의 형상에 기인할 수 있다. 즉, 평면적 관점에서, 상기 연장 영역들(ER)은 상대적으로 상기 라인 영역들(LR) 보다 폭이 좁아 상기 반도체층(130)의 증착이 빠른 속도로 진행될 수 있다.
도 10a 및 도 10b를 참조하여, 상기 반도체층(130)이 식각되어 상기 연장 영역들(ER) 내에 각각 채널 패턴들(SP)이 형성될 수 있다. 일 예로, 상기 반도체층(130)에 대한 등방성 식각 공정이 수행되어, 상기 갭 영역들(GR)이 확장된 연장 갭 영역들(extended gap region)(GRE)이 형성될 수 있다. 상기 연장 갭 영역들(GRE)은 상기 정보 저장막(DS)의 측벽 및 상기 하부 반도체 패턴(132)의 상면을 노출할 수 있다. 상기 등방성 식각 공정에 의하여 최상층 절연막(124) 상의 상기 반도체층(130)이 제거될 수 있다. 상기 채널 패턴들(SP)의 형상은 세미-실린더 형상일 수 있으나, 상기 식각 공정의 방식에 따라 다양하게 변형될 수 있다. 상기 채널 패턴들(SP) 사이의 상기 정보 저장막(DS)은 식각되지 않을 수 있으나, 도시된 바와는 달리, 상기 채널 패턴들(SP) 각각에 분리된 형태를 갖도록 식각될 수 있다.
도 11a 및 도 11b를 참조하여, 상기 연장 갭 영역들(GRE)을 채우는 매립 절연 패턴들(149)이 형성될 수 있다. 상기 매립 절연 패턴들(149)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 매립 절연 패턴들(149)의 형성 공정은 평탄화 공정을 포함할 수 있다. 상기 매립 절연 패턴(149)은 예를 들어, BSG, PSG 또는 BPSG일 수 있다.
상기 채널 패턴들(SP)의 상부 및 상기 매립 절연 패턴들(149)의 상부가 리세된 후, 리세스 영역 내에 패드들(128)이 형성될 수 있다. 상기 채널 패턴들(SP)의 상부와 상기 최상층 절연막(124) 사이의 정보 저장막(DS)은 상기 채널 패턴들(SP)과 함께 식각될 수 있으나 이에 한정되지 않는다. 상기 패드들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 상기 패드들(128) 및/또는 상기 채널 패턴들(SP)의 상부에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들(미도시)이 형성될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다.
평면적 관점에서, 상기 패드들(128)은 원형일 수 있으나, 이에 한정되지 않는다. 상기 패드들(128) 각각은 그 아래의 상기 채널 패턴들(SP)과 오버랩되는 부분 및 상기 매립 절연 패턴(149)과 오버랩되는 부분을 포함할 수 있다. 즉, 상기 패드들(128)은 상기 채널 패턴들(SP)의 상면으로부터 수평적으로 돌출될 수 있다. 일 실시예에 있어서, 도 5c에 도시된 바와 같이, 상기 매립 절연 패턴(149)을 사이에 두고 서로 이격된 채널 패턴들(SP)은 서로 반대 방향으로 돌출될 수 있다.
도 12a 및 도 12b를 참조하여, 상기 적층 구조체(ST)를 패터닝하여, 제 2 방향(D2)으로 연장되고 상기 기판(100)을 노출하는, 분리 트렌치들(131)이 형성될 수 있다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 될 수 있다. 상기 분리 트렌치들(131)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다.
도 13a 및 도 13b를 참조하여, 상기 분리 트렌치(131)에 노출된 상기 희생막들(123)을 선택적으로 제거하여 리세스 영역들(133)을 형성할 수 있다 상기 리세스 영역들(133)은 상기 희생막들(123)이 제거된 영역에 해당될 수 있고, 상기 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 리세스 영역들(133)에 의하여 상기 정보 저장막(DS)의 측벽 및 상기 하부 반도체 패턴(132)의 측벽이 노출될 수 있다.
상기 리세스 영역들(133)에 의하여 노출된 상기 하부 반도체 패턴들(132)의 측벽을 산화시켜 게이트 산화막(161)을 형성할 수 있다. 일 예로, 상기 게이트 산화막(161)은 실리콘 산화막일 수 있다.
도 5a 내지 도 5c를 다시 참조하여, 도 13a 및 도 13b에 도시된 상기 리세스 영역들(133)에 의하여 노출된 막들의 표면을 덮는 수평 절연막(140)이 형성될 수 있다. 상기 수평 절연막(140)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(140)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(140)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다. 상기 수평 절연막(140)의 형성 공정은 생략될 수 있다.
상기 수평 절연막(140)을 형성한 후, 상기 리세스 영역들(133)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 도핑된 실리콘막, 금속막(예를 들면, 텅스텐), 금속 질화막 또는 금속 실리사이드막 중의 적어도 하나로 형성될 수 있다. 일 예로, 상기 도전막은 원자층 증착 방법에 의하여 형성될 수 있다. 상기 리세스 영역들(133)의 외부(즉, 분리 트렌치(131))에 형성된 도전막이 제거될 수 있다. 이에 따라, 상기 리세스 영역들(133) 내에 게이트 전극들(GE)이 형성될 수 있다. 상기 게이트 전극들(GE)은 상기 제 2 방향(D2)으로 연장될 수 있다. 전극 구조체들(ES)은 게이트 전극들(GE)을 포함하며, 상기 분리 트렌치들(131)에 의하여 상기 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 분리 트렌치(131)에 형성된 도전막이 제거되어 상기 기판(100)이 노출된 후, 노출된 기판(100)에 제 2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(CSR)이 형성될 수 있다.
상기 분리 트렌치들(131) 내에 분리 절연 패턴들(141)이 형성될 수 있다. 상기 분리 절연 패턴들(141)은 상기 분리 트렌치들(131)의 측벽을 따라 연장되고 상기 공통 소스 영역들(CSR)의 일부를 노출할 수 있다. 상기 분리 절연 패턴들(141)을 형성하는 것은 상기 분리 트렌치들(131) 내에 절연막을 콘포멀하게 형성한 후, 이방성 식각 공정을 수행하여 상기 공통 소스 영역들(CSR)을 노출하는 것을 포함할 수 있다.
상기 분리 트렌치들(131)을 채우는 공통 소스 라인들(CSL)이 형성될 수 있다. 상기 공통 소스 라인들(CSL)은 상기 분리 절연 패턴들(141)에 의하여 상기 게이트 전극들(GE)과 전기적으로 분리될 수 있다. 일 예로, 상기 공통 소스 라인들(CSL)은 텅스텐을 포함할 수 있으나, 이에 한정되지 않으며 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 상기 공통 소스 라인들(CSL)은 배리어막을 더 포함할 수 있다. 일 예로, 상기 배리어막은 Ti, TiN과 같은 금속 및/또는 금속 질화막을 포함할 수 있다.
상기 전극 구조체들(ES) 상에 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 금속, 도전성 금속 질화물 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 채널 패턴들(SP)은 상기 패드들(128), 및 상기 패드들(128) 상의 콘택들(미도시)을 통하여 상기 비트 라인들(BL)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 개별 채널 패턴들(SP) 별로 오프닝을 형성하는 공정에 비하여 오프닝(126)이 상대적으로 넓은 면적을 갖도록 형성될 수 있다. 그 결과, 오프닝(126)의 형성을 위한 식각 난이도가 감소하여 상대적으로 높은 종횡비의 오프닝 구조를 형성할 수 있다. 또한, 상대적으로 넓은 면적을 갖는 오프닝(126) 내에 정보 저장막(DS), 하부 반도체 패턴(132) 및 채널 패턴들(SP)이 형성되므로 공정 난이도가 감소될 수 있다. 하나의 수직 블록(VB) 내의 채널 패턴들(SP) 사이에는 게이트 전극들(GE)이 형성되지 않으므로, 반도체 소자의 형성을 위한 전극 물질의 사용량이 감소될 수 있다. 그 결과, 좁은 영역에서 게이트 전극을 형성함에 따라 발생하는 문제점(일 예로, 정보 저장막의 손상) 및 기판의 휨(warpage) 문제점 등이 감소될 수 있다.
도 14a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 14b는 도 14a의 A-A'선에 따른 단면도이다. 도 14c는 도 14a의 B-B'선 및 C-C'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 게이트 전극들(GE)을 관통하여 기판(100)에 연결되는 수직 블록들(VB)이 제공될 수 있다. 상기 수직 블록들(VB)은 상기 기판(100)을 노출하는 오프닝들(126) 내에 제공될 수 있다. 평면적 관점에서, 상기 오프닝들(126) 각각은 상기 제 1 방향(D1)으로 연장되는 라인 영역 및 상기 라인 영역의 양 측벽들로부터 상기 제 2 방향(D2)으로 돌출되는 연장 영역들을 포함할 수 있다. 일 예로, 하나의 라인 영역의 측벽을 따라 복수의 연장 영역들이 배치될 수 있다.
상기 수직 블록들(VB) 각각은 상기 라인 영역 내의 매립 절연 패턴(149) 및 상기 연장 영역들 내의 채널 패턴들(SP)을 포함할 수 있다. 상기 게이트 전극들(GE)과 상기 채널 패턴들(SP) 사이에 정보 저장 패턴들(DSS)이 제공될 수 있다. 일 실시예에서, 상기 매립 절연 패턴(149)은 상기 제 1 방향(D1)을 따라 연장되는 판 형상을 가질 수 있다. 평면적 관점에서, 상기 매립 절연 패턴(149)은 상기 채널 패턴들(SP) 사이로 돌출되는 돌출부들(148)을 포함할 수 있다. 일 예로, 상기 채널 패턴들(SP)이 상기 제 1 방향(D1)을 따라 지그-재그 형태로 배치되는 경우, 상기 매립 절연 패턴(149)은 상기 제 1 방향(D1)을 따라 상기 채널 패턴들(SP) 사이로 지그-재그 형태로 돌출될 수 있다.
상기 매립 절연 패턴(149)의 돌출부들(148)은 상기 정보 저장 패턴들(DSS)을 관통하여 상기 수평 절연막(140)과 접할 수 있다. 상기 수평 절연막(140)이 제공되지 않는 경우, 상기 돌출부들(148)은 상기 게이트 전극들(GE)과 접할 수 있다. 즉, 상기 정보 저장 패턴들(DSS)은 상기 돌출부들(148)을 사이에 두고 각 채널 패턴들(SP) 별로 분리되어 제공될 수 있다. 상기 매립 절연 패턴(149)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 채널 패턴들(SP) 각각의 형상은 세미-실린더(semi-cylinder) 형상일 수 있으나 이에 한정되지 않는다. 일 예로, 상기 채널 패턴들(SP)은 도 6f에 도시된 바와 같이 반원으로부터 돌출된 영역(PE)을 가질 수 있다. 상기 수직 블록들(VB)은 상기 채널 패턴들(SP)과 상기 기판(100) 사이에 하부 반도체 패턴(132)을 포함할 수 있다. 일 예로, 상기 하부 반도체 패턴(132)은 상기 기판(100)을 씨드로 에피택시얼 공정을 통하여 성장된 층일 수 있다. 상기 하부 반도체 패턴(132)은 상기 매립 절연 패턴(149)의 연장 방향인 상기 제 1 방향(D1)을 따라 연장될 수 있다. 상기 하부 반도체 패턴(132)은 상기 수직 블록들(VB) 내의 상기 채널 패턴들(SP)에 공통적으로 연결될 수 있다. 즉, 상기 하부 반도체 패턴(132)은 상기 기판과 상기 채널 패턴들(SP) 사이로 연장하며 복수의 채널 패턴들(SP)의 하면과 접할 수 있다.
상기 채널 패턴들(SP)과 상기 비트 라인들(BL) 사이에 패드들(128)이 제공될 수 있다. 상기 패드들(128)은 상기 채널 패턴들(SP)의 상면으로부터 상기 매립 절연 패턴(149) 상으로 돌출될 수 있다. 상기 패드들(128)은 도핑된 반도체, 금속, 금속 실리사이드, 및 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 15a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 15b 내지 도 19b는 각각 도 15a 내지 도 19a의 A-A'선에 따른 단면도들이다. 도 15c 내지 도 19c는 각각 도 15a 내지 도 19a의 B-B'선에 따른 단면도들이다.
도 15a 내지 도 15c를 참조하면, 도 8a 내지 도 8c를 참조하여 설명된 결과물 상에 하부 반도체 패턴(132)이 형성될 수 있다. 상기 오프닝들(126) 내에 정보 저장막(DS)이 형성될 수 있다. 상기 정보 저장막(DS)은 상기 오프닝들(126) 각각의 측벽 및 하면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 정보 저장막(DS)은 상기 오프닝들(126)의 측벽 상에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다.
상기 정보 저장막(DS)을 관통하여 상기 하부 반도체 패턴(132)에 연결되는 반도체 패턴들(134)이 형성될 수 있다. 일 예로, 상기 정보 저장막(DS) 상에 스페이서막을 형성한 후, 이를 이방성 식각하여, 상기 오프닝들(126)의 측벽 상에 스페이서형의 외측 패턴(도 7a의 137참조)이 형성될 수 있다. 상기 외측 패턴 상에 내측 패턴이 형성될 수 있다. 상기 내측 패턴은 상기 외측 패턴과 동일한 물질을 포함할 수 있다. 상기 내측 패턴의 형성 공정은 이방성 식각 공정을 포함할 수 있다. 상기 이방성 식각 공정에 의하여 상기 내측 패턴은 상기 하부 반도체 패턴(132)을 노출하도록 그 하부가 제거될 수 있다. 그 결과, 상기 반도체 패턴들(134)은 상기 오프닝들(126) 각각 내에 한정되어 형성되며, 상기 하부 반도체 패턴(132)을 노출하는 갭 영역들(GR)을 정의할 수 있다.
상기 갭 영역들(GR)은 상기 오프닝들(126)을 따라 상기 제 1 방향(D1)으로 연장될 수 있다. 상기 갭 영역들(GR) 각각을 채우는 제 1 마스크층(170)이 형성될 수 있다. 상기 제 1 마스크층들(170)은 상기 반도체 패턴들(134) 및 상기 정보 저장막(DS)보다 특정 식각 물질에 대하여 식각 속도가 빠른 물질로 형성될 수 있다. 일 예로, 상기 반도체 패턴들(134)이 실리콘과 같은 반도체 물질을 포함하고, 상기 정보 저장막(DS)이 산화물 및/또는 질화물과 같은 절연 물질을 포함하는 경우, 상기 제 1 마스크층들(170)은 SOH(Spin On Hardmask)를 포함할 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 제 1 마스크층들(170)은 탄소 함량은 약 70 내지 약 95wt%일 수 있다. 상기 제 1 마스크층들(170)은 스핀 코팅 공정 및 베이크(bake) 공정으로 형성될 수 있다. 상기 제 1 마스크층들(170)의 하부는 상기 하부 반도체 패턴(132)과 접할 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 제 1 마스크층(170)이 형성된 결과물 상에 제 2 마스크 패턴들(181)이 형성될 수 있다. 상기 제 2 마스크 패턴들(181) 각각은 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)과 교차하는 제 3 방향(D3)으로 연장될 수 있다. 일 예로, 상기 2 마스크 패턴들(181) 각각은 상기 제 3 방향(D3)을 따라 배열된 상기 오프닝들(126)의 연장 영역들(도 8a의 ER)과 오버랩될 수 있다. 상기 제 2 마스크 패턴들(181)은 포토 레지스트, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(181)을 식각 마스크로, 그 아래에 노출된 상기 제 1 마스크층들(170)의 일부가 제거될 수 있다. 그 결과, 상기 제 1 마스크층들(170) 각각은 상기 제 1 방향(D1)으로 분리된 제 1 마스크 패턴들(171)이 될 수 있다. 상기 제 1 마스크 패턴들(171)은 상기 하부 반도체 패턴(132)을 노출하는 갭 부분들(GS)을 사이에 두고 서로 이격될 수 있다. 상기 갭 부분들(GS)은 상술한 갭 영역들(GR)의 부분들일 수 있다. 평면적 관점에서, 상기 갭 부분들(GS) 각각은 평행사변형 형상일 수 있으나, 이에 한정되지 않는다. 상기 갭 부분들(GS) 각각은 상기 제 1 마스크 패턴들(171)의 측벽들, 상기 반도체 패턴들(134)의 측벽들, 및 상기 하부 반도체 패턴(132)의 상면에 의하여 정의되는 영역들일 수 있다.
도 17a 내지 도 17c를 참조하면, 상기 제 2 마스크 패턴들(181)을 제거한 후, 상기 제 1 마스크 패턴들(171)을 식각 마스크로, 노출된 반도체 패턴들(134)의 측벽 및 상기 정보 저장막(DS)의 측벽이 차례로 식각될 수 있다. 그 결과, 상기 반도체 패턴들(134) 각각은 서로 분리된 채널 패턴들(SP)이 되고, 상기 정보 저장막(DS)은 서로 분리된 정보 저장 패턴들(DSS)이 될 수 있다. 상기 식각 공정에 의하여 상기 갭 부분들(GS)은 수평적으로 확장된 연장 갭 부분들(GSE)이 될 수 있다. 상기 연장 갭 부분들(GSE) 각각의 양 단부들은 도시된 바와 같이 상기 제 1 방향(D1)으로 돌출된 부분들을 포함할 수 있으나 이에 한정되지 않는다. 상기 연장 갭 부분들(GSE)은 상기 희생막들(123) 및 상기 절연막들(124)의 측벽들을 노출할 수 있다.
상기 채널 패턴들(SP)은 도 6f에 도시된 형상을 가질 수 있으나, 이에 한정되지 않으며 식각 공정에 따라 다양하게 변형될 수 있다. 상기 정보 저장 패턴들(DSS)은 인접한 채널 패턴들(SP) 사이에서 서로 분리될 수 있다.
도 18a 내지 도 18c를 참조하면, 상기 제 1 마스크 패턴들(171)이 선택적으로 제거되어 연장 갭 영역들(GRE)이 형성될 수 있다. 상기 연장 갭 영역들(GRE)을 채우는 매립 절연 패턴들(149)이 형성될 수 있다. 일 예로, 상기 매립 절연 패턴들(149)은 실리콘 산화막으로 형성될 수 있다. 상기 매립 절연 패턴들(149)의 형성 공정은 평탄화 공정을 포함할 수 있다. 상기 매립 절연 패턴(149)은 상기 절연막들(124) 및 상기 희생막들(123)과 접할 수 있다.
도 19a 내지 도 19c를 참조하면, 상기 채널 패턴들(SP)의 상부 및 상기 매립 절연 패턴들(149)의 상부가 리세된 후, 리세스 영역 내에 패드들(128)이 형성될 수 있다. 상기 패드들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 상기 패드들(128) 및 상기 채널 패턴들(SP)의 상부에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들(미도시)이 형성될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다.
이하, 도 13a 내지 도 13c 및 도 5a 내지 도 5c를 참조하여 설명된 공정이 수행되어 도 14a 내지 도 14c의 반도체 소자가 형성될 수 있다.
도 20a 내지 도 20d는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 20a을 참조하여, 전극 구조체(ES)는 분리 절연막(151)에 의하여 분리된 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)을 포함할 수 있다. 상기 분리 절연막(151)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 분리 절연막(151)은 상기 전극 구조체(ES)의 상부에 위치한 스트링 선택 라인들을 수평적으로 분리할 수 있다. 상기 분리 절연막(151)은 상기 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 아래에 배치된 워드 라인들 중 최상층보다 높은 하면을 가질 수 있다. 상기 분리 절연막(151)은 상기 제 2 방향(D2)으로 연장되며 더미 채널 패턴들(DSP)사이에 배치될 수 있다. 상기 더미 채널 패턴들(DSP)은 채널 패턴들(SP)과 함께 형성되는 구조로, 비트 라인들에 연결되지 않고 메모리 셀들을 구성하지 않을 수 있다. 상기 더미 채널 패턴들(DSP) 상에 패드들(128)을 도시하였으나, 이와는 달리 상기 더미 채널 패턴들(DSP) 상에는 패드들(128)이 제공되지 않을 수 있다. 정보 저장막(DS)은 상기 분리 절연막(151)에 의하여 수평적으로 분리될 수 있다.
도 5a 및 도 14a를 참조하여 설명된 실시예들에서는 수직 블록들(VB) 각각이 9개의 채널 패턴들(SP)을 포함하는 것으로 도시되었으나, 이에 한정되지 않으며 하나의 수직 블록들(VB)이 포함하는 채널 패턴들(SP)의 수는 변경될 수 있다. 일 예로, 도 20b와 같이 하나의 수직 블록(VB)이 4개의 채널 패턴들(SP)을 포함하거나, 도 20c와 같이 하나의 수직 블록(VB) 2개의 채널 패턴들(SP)을 포함할 수 있다.
도 5a 및 도 14a를 참조하여 설명된 실시예들에서는 수직 블록들(VB)이 제 2 방향(D2)으로 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 도 20d에 도시된 바와 같이, 상기 수직 블록들(VB) 각각은 상기 제 1 방향(D1)으로 연장될 수 있다. 상기 제 1 방향(D1)은 게이트 전극들(일 예로, 워드 라인들)이 연장되는 방향이며, 상기 제 2 방향(D2)은 비트 라인들이 연장되는 방향일 수 있다. 이와는 달리, 상기 수직 블록들(VB)은 상기 제 1 방향(D1) 및 상기 제 2 방향(D2) 모두와 교차하는 방향으로 연장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 차례로 제공되는 복수의 전극들을 포함하고, 분리 절연 패턴을 사이에 두고 수평적으로 이격되는 복수의 전극 구조체들;
    상기 복수의 전극들을 관통하는 수직 블록; 및
    상기 수직 블록과 상기 복수의 전극들 사이의 정보 저장막을 포함하고,
    상기 수직 블록은:
    상기 복수의 전극들 중 적어도 일부를 관통하는 매립 절연 패턴; 및
    상기 매립 절연 패턴을 사이에 두고 이격되는 제 1 채널 패턴 및 제 2 채널 패턴을 포함하고,
    상기 제 1 및 제 2 채널 패턴들 각각은 상기 정보 저장 패턴과 마주보는 제 1 면 및 상기 매립 절연 패턴과 접하는 제 2 면을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 채널 패턴과 상기 제 2 채널 패턴은 상기 절연 패턴의 연장 방향을 따라 교대로 반복하여 제공되는 반도체 소자.
  3. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 2 면의 곡률 반경은 상기 제 1 면의 곡률 반경보다 큰 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 채널 패턴 및 상기 제 2 채널 패턴 각각은 세미-실린더(semi-cylinder) 형상을 갖는 반도체 소자.
  5. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 채널 패턴 및 상기 제 2 채널 패턴 각각은 실질적으로 반원 형상인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 수직 블록은 상기 기판과 상기 제 1 및 제 2 채널 패턴들 사이에 하부 반도체 패턴을 더 포함하고,
    상기 하부 반도체 패턴은 상기 제 1 채널 패턴 및 상기 제 2 채널 패턴과 공통적으로 연결되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 하부 반도체 패턴은 상기 매립 절연 패턴의 연장 방향을 따라 연장되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 하부 반도체 패턴은:
    상기 매립 절연 패턴의 연장 방향으로 연장되는 라인 부분; 및
    상기 라인 부분의 측벽으로부터 수평적으로 돌출되고 상기 제 1 채널 패턴의 하면 또는 상기 제 2 채널 패턴의 하면과 접하는 연장 부분들을 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 복수의 전극 구조체들은 상기 기판의 상면에 평행한 제 1 방향으로 연장되고,
    상기 수직 블록은 상기 제 1 방향과 수직하고 상기 기판의 상면에 평행한 제 2 방향으로 연장되는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 1 채널 패턴은 복수 개로 제공되고,
    상기 정보 저장막은 상기 복수의 제 1 채널 패턴들의 상기 제 1 면들 및 상기 제 1 면들 사이의 상기 매립 절연 패턴의 측벽을 연속적으로 덮는 반도체 소자.
  11. 제 10 항에 있어서,
    평면적 관점에서, 상기 정보 저장막은 상기 수직 블록을 둘러싸는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 매립 절연 패턴은 상기 정보 저장막을 사이에 두고 상기 복수의 전극들과 이격되는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제 1 채널 패턴 및 상기 정보 저장막은 각각 복수 개로 제공되고,
    상기 복수의 제 1 채널 패턴들 각각과 접하는 정보 저장막들은 상기 매립 절연 패턴을 사이에 두고 이격되는 반도체 소자.
  14. 제 1 항에 있어서,
    상기 제 1 채널 패턴 상의 제 1 패드; 및
    상기 제 2 채널 패턴 상의 제 2 패드를 더 포함하고,
    상기 제 1 패드는 상기 제 1 채널 패턴의 상면으로부터 상기 기판의 상면에 평행한 일 방향으로 돌출되고,
    상기 제 2 패드는 상기 제 2 채널 패턴의 상면으로부터 상기 일 방향과 반대 방향으로 돌출되는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 수직 블록 상에 비트 라인들을 더 포함하고,
    상기 제 1 및 제 2 채널 패턴들은 상기 비트 라인들에 전기적으로 연결되는 반도체 소자.
  16. 기판 상의 분리 절연 패턴에 의하여 수평적으로 이격되는 전극 구조체들, 상기 전극 구조체들 각각은 상기 기판 상에 차례로 적층된 전극들을 포함하고;
    상기 전극들 중 복수 개를 관통하여 상기 기판과 전기적으로 연결되는 채널 패턴들;
    상기 채널 패턴들과 상기 전극들 사이의 정보 저장막; 및
    상기 전극들 중 복수 개를 관통하는 매립 절연 패턴을 포함하고,
    상기 매립 절연 패턴은 일 방향으로 연장되며 상기 채널 패턴들과 공통적으로 연결되는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 매립 절연 패턴은 제 1 면 및 상기 제 1 면의 반대면인 제 2 면을 포함하고,
    상기 채널 패턴들은 상기 제 1 면으로부터 돌출된 제 1 채널 패턴들 및 상기 제 2 면으로부터 돌출된 제 2 채널 패턴들을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제 1 채널 패턴들은 상기 제 1 면과 접하고 상기 제 2 채널 패턴들은 상기 제 2 면과 접하는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 채널 패턴들은 세미-실린더(semi-cylinder) 형상을 갖는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 기판과 상기 채널 패턴들 사이에 하부 반도체 패턴들을 더 포함하고,
    상기 하부 반도체 패턴들 각각은 복수의 채널 패턴들의 하면과 연결되는 반도체 소자.


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