KR20170115146A - 반도체 메모리 장치 - Google Patents

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강신환
김광수
박영우
여차동
이재구
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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 기판 상에 적층된 워드 라인들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 제 1 수직 기둥들 및 제 2 수직 기둥들, 상기 제 1 수직 기둥들과 중첩되게 배치되는 제 1 스트링 선택 라인 및 상기 제 2 수직 기둥들과 중첩되게 배치되며, 상기 제 1 스트링 선택 라인과 제 1 방향으로 이격된 제 2 스트링 선택 라인을 포함하되, 평면적 관점에서, 상기 제 1 수직 기둥들 중 하나와 상기 제 2 수직 기둥들 중 하나 사이의 최소 이격 거리는 상기 제 1 스트링 선택 라인 및 상기 제 2 스트링 선택 라인 사이의 이격 거리보다 작을 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 셀 집적도가 보다 개선된 반도체 메모리 장치를 제공하는데 있다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 셀 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 기판 상에 적층된 워드 라인들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 제 1 수직 기둥들 및 제 2 수직 기둥들, 상기 제 1 수직 기둥들과 중첩되게 배치되는 제 1 스트링 선택 라인 및 상기 제 2 수직 기둥들과 중첩되게 배치되며, 상기 제 1 스트링 선택 라인과 제 1 방향으로 이격된 제 2 스트링 선택 라인을 포함하되, 평면적 관점에서, 상기 제 1 수직 기둥들 중 하나와 상기 제 2 수직 기둥들 중 하나 사이의 최소 이격 거리는 상기 제 1 스트링 선택 라인과 및 상기 제 2 스트링 선택 라인 사이의 이격 거리보다 작을 수 있다.
상기 제 1 스트링 선택 라인을 관통하며, 상기 제 1 수직 기둥들 각각에 전기적으로 연결되는 제 1 스트링 채널 기둥들 및 상기 제 2 스트링 선택 라인을 관통하며, 상기 제 2 수직 기둥들 각각에 전기적으로 연결되는 제 2 스트링 채널 기둥들을 더 포함할 수 있다.
상기 제 1 수직 기둥들의 지름들은 상기 제 1 스트링 채널 기둥들의 지름들보다 크고, 상기 제 2 수직 기둥들의 지름들은 상기 제 2 스트링 채널 기둥들의 지름들보다 클 수 있다.
상기 제 1 수직 기둥들의 중심들은 상기 제 1 스트링 채널 기둥들의 중심들로부터 오프셋 되고, 상기 제 2 수직 기둥들의 중심들은 상기 제 2 스트링 채널 기둥들의 중심들로부터 오프셋 될 수 있다.
상기 제 1 수직 기둥들 중 하나의 중심과 상기 제 2 수직 기둥들 중 하나의 중심 사이의 최소 거리는 상기 제 1 스트링 채널 기둥들 중 하나의 중심과 상기 제 2 스트링 채널 기둥들 중 하나의 중심 사이의 최소 거리보다 작을 수 있다.
상기 제 1 스트링 채널 기둥들의 중심들 간의 최소 거리는 상기 제 1 스트링 채널 기둥들 중 하나의 중심과 상기 제 2 스트링 채널 기둥들 중 하나의 중심 간의 최소 거리 보다 작을 수 있다.
상기 제 1 스트링 채널 기둥들 및 상기 제 2 스트링 채널 기둥들 각각은 상기 제 1 및 제 2 스트링 선택 라인들 각각을 관통하는 스트링 수직 채널부 및 상기 스트링 수직 채널부의 상부에 배치된 도전 패턴을 포함하되, 상기 스트링 수직 채널부는 폴리 실리콘 물질을 포함하고, 상기 도전 패턴은 금속 실리사이드 물질을 포함할 수 있다.
상기 제 1 방향으로 연장하며, 상기 제 1 수직 기둥들 중 하나 및 상기 제 2 수직 기둥들 중 하나와 전기적으로 연결되는 비트 라인을 더 포함할 수 있다.
상기 제 1 및 제 2 스트링 선택 라인들 각각은 상기 제 1 방향에 교차하는 제 2 방향으로 교대로 배열된 돌출부들 및 함몰부들을 포함할 수 있다.
상기 제 1 및 제 2 스트링 선택 라인들 각각은 상기 제 1 방향에 교차하는 제 2 방향을 따라 직선 형태로 연장될 수 있다.
본 발명의 실시예에 따르면, 서로 이격된 복수 개의 스트링 선택 라인들을 수평적으로 이격되게 적층 구조체 상에 배치시켜, 제 1 및 제 2 수직 기둥들 사이의 최소 이격 거리에 제약 없이, 제 1 및 제 2 스트링 선택 라인들 사이의 패터닝 공간을 확보할 수 있다. 이에 따라, 적층 구조체의 면적의 증가 없이 반도체 메모리 셀들의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 간략 회로도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 평면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 도 3의 A 부분의 확대도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 제 1 및 제 2 수직 기둥들, 제 1 및 제 2 스트링 선택 라인들 및 제 1 및 제 2 스트링 채널 기둥들을 확대한 확대도들이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 평면도들이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 도 8a 및 도 8b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 11a 내지 도 11j는 본 발명의 실시예 따른 반도체 메모리 장치의 제조 방법를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 간략 회로도이다.
실시예들에 따른 반도체 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드 라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드 라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 평면도들이다. 도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4는 도 3의 A 부분의 확대도이다.
도 2a, 도 2b 및 도 3을 참조하면, 기판(100) 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 기판(100)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 복수 개의 적층 구조체들(ST)은 기판(100) 상에서 제 1 방향(X)으로 이격 배치될 수 있고, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 적층 구조체들(ST) 사이의 기판(100) 내에 불순물 영역(CSR)이 배치될 수 있다. 불순물 영역(CSR)은 제 2 방향(Y)으로 연장될 수 있다. 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인(CSL)에 해당될 수 있다. 이 경우, 불순물 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 절연 패턴들(111a) 및 제 1 내지 제 6 게이트 전극들(GE1-GE6)을 포함할 수 있다. 제 1 내지 제 6 게이트 전극들(GE1-GE6)은 기판(100)의 상부면에 대해 수직 방향으로 차례로 적층될 수 있다. 절연 패턴들(111a)은 제 1 내지 제 6 게이트 전극들(GE1-GE6) 사이에 배치될 수 있다. 최하층 게이트 전극인 제 1 게이트 전극(GE1)은 접지 선택 트랜지스터들의 게이트 전극으로써, 도 1의 접지 선택 라인들(GSL)에 해당될 수 있다. 제 1 게이트 전극(G1)과 최상층 절연 패턴(111a) 사이에 배치된 제 2 내지 제 6 게이트 전극들(GE2-GE6)은 셀 게이트 전극들로서, 도 1의 워드 라인들에 해당될 수 있다. 절연 패턴들(111a)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 그리고, 제 1 내지 제 6 게이트 전극들(GE1-GE6)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 분리 절연막(120)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
적층 구조체들(ST) 각각을 관통하는 수직 기둥들(VP1, VP2)이 배치될 수 있다. 수직 기둥들(VP1, VP2)은 제 2 방향(Y)으로 지그재그 형태로 배열될 수 있다. 일 예로, 수직 기둥들(VP1, VP2)은 제 1 수직 기둥들(VP1) 및 제 2 수직 기둥들(VP2)을 포함할 수 있다. 수직 기둥들(VP1, VP2) 각각은 수직 채널부(VC) 및 전하 저장 구조체(DS)를 포함할 수 있다. 수직 채널부(VC)는 기판(100)의 상부면에 대해 수직 방향으로 적층 구조체(ST)를 관통하며, 기판(100)과 전기적으로 연결될 수 있다. 수직 채널부(VC)는 기판(100)의 상부면과 접촉할 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)와 제 1 내지 제 6 게이트 전극들(GE1-GE6) 사이에 전하 저장 구조체(DS)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(DS)는 제 1 내지 제 6 게이트 전극들(GE1-GE6) 각각과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 수직 방향으로 연장될 수 있다. 평면적 관점에서, 전하 저장 구조체(DS)는 수직 채널부(VC)의 외 측벽을 감싸는 형상을 가질 수 있다.
도 4에 도시된 것과 같이, 전하 저장 구조체(DS)는 터널링 절연막(TL), 전하 저장막(CTL) 및 블로킹 절연막(BLL)을 포함할 수 있다. 터널링 절연막(TL)은 수직 채널부(VC)와 적층 구조체(ST) 사이에 배치될 수 있다. 블로킹 절연막(BLL)은 터널링 절연막(TL)과 적층 구조체(ST) 사이에 배치될 수 있다. 전하 저장막(CTL)은 터널링 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널링 절연막(TL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(CTL)은 실리콘 질화막을 포함할 수 있고, 블로킹 절연막(BLL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 갭필막(125)이 배치될 수 있다. 갭필막(125)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다. 수직 기둥들(VP1, VP2)의 상부들에 패드들(D)이 배치될 수 있다. 패드들(D) 각각은 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드들(D)은 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
전하 저장 구조체(DS)와 제 1 내지 제 6 게이트 전극들(GE1-GE6) 각각 사이에 수평 절연막(140)이 배치될 수 있다. 수평 절연막(140)은 제 1 내지 제 6 게이트 전극들(GE1-GE6) 각각의 상부면 및 하부면 상으로 연장될 수 있다. 수평 절연막(140)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
적층 구조체들(ST) 상에 제 1 층간 절연막들(172)이 배치될 수 있다. 구체적으로, 제 1 층간 절연막들(172) 각각은 최상층 절연 패턴(111a)의 상부면 및 패드들(D)의 상부면들 상에 배치될 수 있다. 제 1 층간 절연막들(172)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
적층 구조체들(ST) 사이 및 제 1 층간 절연막들(172) 사이에 분리 구조체(SS)가 배치될 수 있다. 분리 구조체(SS)는 불순물 영역(CSR) 상에 배치되며, 불순물 영역(CSR)을 따라 제 2 방향(Y)으로 연장될 수 있다. 분리 구조체(SS)는 제 2 방향(Y)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다. 분리 구조체(SS)는 공통 소오스 콘택(180) 및 스페이서들(182)을 포함할 수 있다. 스페이서들(182) 각각은 공통 소오스 콘택(180)과 적층 구조체(ST) 사이 및 공통 소오스 콘택(180)과 제 1 층간 절연막(172) 사이에 배치될 수 있다. 다시 말해, 공통 소오스 콘택(180)은 스페이서들(182) 사이에 배치될 수 있다. 공통 소오스 콘택(180)은 불순물 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택(180)은 예를 들어, 도전물질(예를 들어, 실리콘막, 금속막, 또는 실리사이드막)을 포함할 수 있다. 스페이서들(182)은 예를 들어, 절연물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
적층 구조체(ST) 상에 제 1 스트링 선택 구조체(SLS1) 및 제 2 스트링 선택 구조체(SLS2)가 배치될 수 있다. 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2)은 제 2 방향(Y)으로 연장하면서, 제 1 방향(X)으로 서로 이격 배치될 수 있다. 구체적으로, 평면적 관점에서, 제 1 스트링 선택 구조체(SLS1)는 제 1 수직 기둥들(VP1)과 수직적으로 중첩되게 배치될 수 있고, 제 2 스트링 선택 구조체(SLS2)는 제 2 수직 기둥들(VP2)과 수직적으로 중첩되게 배치될 수 있다. 제 1 스트링 선택 구조체(SLS1)는 제 1 층간 절연막(172) 상에 차례로 적층된 제 1 절연 패턴(210), 제 1 스트링 선택 라인(SSL1) 및 제 2 절연 패턴(212)을 포함할 수 잇다. 제 2 스트링 선택 구조체(SLS2)는 제 1 층간 절연막(172) 상에 차례로 적층된 제 1 절연 패턴(210), 제 2 스트링 선택 라인(SSL2) 및 제 2 절연 패턴(212)을 포함할 수 있다. 제 1 및 제 2 절연 패턴들(210, 212)은 절연물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2) 각각은 제 1 절연 패턴(210) 및 제 2 절연 패턴(212) 사이에 배치될 수 있다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 트랜지스터들의 게이트 전극들로써, 도 1의 스트링 선택 라인(SSL0-SSL2)에 해당될 수 있다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 각각은 제 1 도전 패턴(192) 및 제 2 도전 패턴들(194)을 포함할 수 있다. 제 1 도전 패턴(192)은 제 2 방향(Y)으로 연장된 라인 형상 또는 직사각형 형상을 가질 수 있다. 제 2 도전 패턴들(194) 각각은 제 1 도전 패턴(192)의 측벽들 상에 각각 배치될 수 있다. 즉, 제 1 도전 패턴(192)은 제 2 도전 패턴들(194) 사이에 배치될 수 있다. 제 1 도전 패턴(192)은 예를 들어, 폴리 실리콘을 포함할 수 있다. 제 2 도전 패턴들(194)은 금속 실리사이드 물질을 포함할 수 있다.
도 5a는 본 발명의 실시예에 따른 제 1 및 제 2 수직 기둥들, 제 1 및 제 2 스트링 선택 라인들 및 제 1 및 제 2 스트링 채널 기둥들을 확대한 확대도이다.
도 2a 및 도 5a를 참조하면, 평면적 관점에서, 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)은 제 2 방향(Y)으로 교대로 배열되는 돌출부들(2) 및 함몰부들(4)을 포함할 수 있다. 일 예로, 평면적 관점에서, 함몰부들(4)은 제 2 방향(Y)으로 인접하는 제 1 수직 기둥들(VP1) 사이 및 제 2 방향(Y)으로 인접하는 제 2 수직 기둥들(VP2) 사이에 배치될 수 있다. 제 2 방향(Y)으로 인접하는 함몰부들(4) 사이에 돌출부들(2)이 각각 배치될 수 있다. 일 예로, 제 1 스트링 선택 라인(SSL1)의 돌출부(2) 및 제 2 스트링 선택 라인(SSL2)의 함몰부(4)는 제 1 방향(X)으로 서로 인접할 수 있고, 제 1 스트링 선택 라인(SSL1)의 함몰부(4) 및 제 2 스트링 선택 라인(SSL2)의 돌출부(2)는 제 1 방향(X)으로 서로 인접할 수 있다.
도 5b는 본 발명의 실시예에 따른 제 1 및 제 2 수직 기둥들, 제 1 및 제 2 스트링 선택 라인들 및 제 1 및 제 2 스트링 채널 기둥들을 확대한 확대도이다.
도 2b 및 도 5b를 참조하면, 평면적 관점에서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 제 2 방향(Y)을 따라 일직선 형태로 연장될 수 있다.
이하, 제 1 및 제 2 수직 기둥들(VP1, VP2)과 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 간의 배치 관계를 도 5a 및 도 5b를 참조하여 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 평면적 관점에서, 제 1 및 제 2 수직 기둥들(VP1, VP2) 사이의 최소 이격 거리(SD1)는 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 사이의 이격 거리(SD2) 보다 작을 수 있다. 일 예로, 평면적 관점에서, 제 1 수직 기둥들(VP1) 각각의 중심(P1)과 제 1 스트링 선택 라인(SSL1)의 측면(22) 사이의 최소 거리(SD3)는 제 1 수직 기둥(VP1)의 반지름(R) 보다 작을 수 있고, 평면적 관점에서, 제 2 수직 기둥들(VP2) 각각의 중심(P2)과 제 2 스트링 선택 라인(SSL2)의 측면 사이의 최소 거리(SD4)는 제 2 수직 기둥(VP2)의 반지름(R) 보다 작을 수 있다.
평면적 관점에서, 제 1 스트링 선택 라인(SSL1)과 제 2 스트링 선택 라인(SSL2) 사이의 공간(SAR)과 인접하는 제 1 수직 기둥들(VP1) 및 제 2 수직 기둥들(VP2) 중 적어도 하나의 일부는 공간(SAR)과 수직적으로 중첩될 수 있다. 일 예로, 도면에 도시된 것과 같이, 평면적 관점에서, 공간(SAR)과 인접하는 제 1 및 제 2 수직 기둥들(VP1, VP2)의 일부분들은 공간(SAR)과 수직적으로 중첩될 수 있다.
다시 도 2a, 도 2b 및 도 3을 참조하면, 제 1 스트링 채널 기둥들(SCP1) 및 제 2 스트링 채널 기둥들(SCP2)이 제 1 스트링 선택 구조체(SLS1) 및 제 2 스트링 선택 구조체(SLS2)을 각각 관통할 수 있다. 제 1 스트링 채널 기둥들(SCP1) 각각은 제 1 수직 기둥들(VP1) 각각과 전기적으로 연결될 수 있고, 제 2 스트링 채널 기둥들(SCP2) 각각은 제 2 수직 기둥들(VP2) 각각과 전기적으로 연결될 수 있다. 제 1 및 제 2 스트링 채널 기둥들(SCP1, SCP2) 각각은 패드들(D) 각각과 접촉할 수 있다.
제 1 스트링 채널 기둥들(SCP1) 및 제 2 스트링 채널 기둥들(SCP2) 각각은 스트링 수직 채널부(222), 스트링 수직 절연막(224) 및 스트링 도전 패턴(226)을 포함할 수 있다. 스트링 수직 채널부(222)는 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2) 각각 및 제 1 층간 절연막(172)을 관통하여, 패드(D)와 접촉할 수 있다. 일 예로, 스트링 수직 채널부(222)는 원기둥 형태를 포함할 수 있다. 스트링 수직 채널부(222)는 예를 들어, 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
스트링 수직 절연막(224)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 각각과 스트링 수직 채널부(222) 사이에 배치될 수 있으며, 스트링 수직 채널부(222)의 외벽을 따라 수직 방향으로 연장될 수 있다. 일 예로, 스트링 수직 절연막(224)은 스트링 수직 채널부(222)의 외벽을 감쌀 수 있다. 스트링 수직 절연막(224)은 예를 들어, 실리콘 산화막, 실리콘 질화막 도는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 을 포함할 수 있다.
스트링 도전 패턴(226)은 스트링 수직 채널부(222)의 상부에 배치될 수 있다. 스트링 도전 패턴(226)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제 1 스트링 채널 기둥들(SCP1) 및 제 2 스트링 채널 기둥들(SCP2)의 배치 관계는 도 5a 및 도 5b를 참조하여 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 제 1 수직 기둥들(VP1) 및 제 2 수직 기둥들(VP2)의 지름들은 제 1 스트링 채널 기둥들(CSP1)의 지름들 및 제 2 스트링 채널 기둥들(SCP2)의 지름들 보다 클 수 있다. 평면적 관점에서, 제 1 스트링 채널 기둥들(SCP1)의 중심들(F1)은 제 1 수직 기둥들(VP1)의 중심들(P1)로부터 오프셋(offset)될 수 있다. 그리고, 제 2 스트링 채널 기둥들(SCP2)의 중심들(F2)은 제 2 수직 기둥들(VP2)의 중심들(P2)로부터 오프셋(offset)될 수 있다. 일 예로, 서로 인접하는 제 1 수직 기둥(VP1)의 중심(P1)과 제 2 수직 기둥(VP2)의 중심(P2) 사이의 최소 거리(D1)는 서로 인접하는 제 1 스트링 채널 기둥(SCP1)의 중심(F1)과 제 2 스트링 채널 기둥(SCP2)의 중심(F2) 사이의 최소 거리(D2) 보다 작을 수 있다. 이때, 서로 인접하는 제 1 수직 기둥(VP1)의 중심(P1)과 제 2 수직 기둥(VP2)의 중심(P2) 사이의 최소 거리(D1)는 서로 인접하는 제 1 수직 기둥들(VP1)의 중심들(P1) 사이의 최소 거리 및 서로 인접하는 제 2 수직 기둥들(VP2)의 중심들(P2) 사이의 최소 거리와 동일할 수 있다.
서로 인접하는 제 1 스트링 채널 기둥(SCP1)의 중심(F1)과 제 2 스트링 채널 기둥(SCP2)의 중심(F2) 사이의 최소 거리(D2)는 서로 인접하는 제 1 스트링 채널 기둥들(SCP1)의 중심들(F1) 사이의 최소 거리(D3) 및 서로 인접하는 제 2 스트링 채널 기둥들(SCP2)의 중심들(F2) 사이의 최소 거리(D4) 보다 클 수 있다.
본 발명의 실시예에 따르면, 적층 구조체 상에 수평적으로 서로 이격된 복수 개의 스트링 선택 라인들을 따로 배치시켜, 제 1 및 제 2 수직 기둥들(VP1, VP2) 사이의 최소 이격 거리에 제약 없이, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 사이의 패터닝 공간을 확보할 수 있다. 이에 따라, 적층 구조체의 면적의 증가 없이 반도체 메모리 셀들의 집적도를 향상시킬 수 있다.
다시 도 2a, 도 2b 및 도 3을 참조하면, 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 적층 구조체들(ST)을 가로지르며 제 1 방향(X)으로 연장될 수 있다. 비트 라인들(BL) 각각은 제 1 스트링 채널 기둥들(CSP1) 각각을 통해 제 1 수직 기둥들(VP1) 중 하나 및 제 2 스트링 채널 기둥들(CSP2) 각각을 통해 제 2 수직 기둥들(VP2) 중 하나와 전기적으로 연결될 수 있다. 일 예로, 비트 라인들(BL)은 스트링 도전 패턴들(226)과 접촉할 수 있다. 비트 라인들(BL)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
비트 라인들(BL)과 적층 구조체들(ST) 사이에 제 2 층간 절연막(200)이 배치될 수 있다. 제 2 층간 절연막(200)은 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2) 사이에 개재될 수 있다. 일 예로, 제 2 층간 절연막(200)은 제 2 도전 패턴들(194)과 접촉할 수 있다. 제 2 층간 절연막(200)은 절연물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 장치에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 수직 채널부들(VC) 각각과 기판(100) 사이에 반도체 기둥(SP)이 배치될 수 있다. 반도체 기둥(SP)은 기판(100)의 상부면 상에 배치되며, 최하층 게이트 전극(GE1) 및 최하층 절연 패턴(111a)을 관통할 수 있다. 수직 채널부(VC)는 반도체 기둥(SP)과 접촉하여 전기적으로 연결될 수 있다. 반도체 기둥(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 예를 들어, 반도체 기둥(SP)은 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 장치에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2) 각각은 단일 막으로 구성될 수 있다. 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2) 각각은 예를 들어, 폴리 실리콘막을 포함할 수 있다. 다시 말해, 도 3에 도시된 반도체 메모리 장치와 달리, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 제 2 도전 패턴들(194)을 포함하지 않을 수 있다.
제 1 및 제 2 스트링 채널 기둥들(SCP1, SCP2) 각각은 스트링 수직 채널부(222) 및 스트링 수직 절연막(224)을 포함할 수 있다. 일 예로, 스트링 수직 채널부(222)는 비트 라인들(BL) 각각과 접촉할 수 있다. 다시 말해, 도 3에 도시된 반도체 메모리 장치와 달리, 스트링 수직 채널부(222) 상부에 스트링 도전 패턴(226)이 배치되지 않을 수 있다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 평면도들이다. 도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 것으로, 도 도 8a 및 도 8b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 장치에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 8a, 도 8b 및 도 9를 참조하면, 제 1 및 제 2 스트링 채널 기둥들(SCP1, SCP2) 각각은 스트링 수직 채널부(222), 스트링 수직 절연막(224), 스트링 도전 패턴(226) 및 갭필 패턴(228)을 포함할 수 있다. 일 예로, 스트링 수직 채널부(222)는 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2) 각각 및 제 1 층간 절연막(172)을 관통하여, 패드들(D) 각각의 상부면 상에 배치될 수 있다. 스트링 수직 채널부(222)는 패드(D)와 접촉할 수 있다. 예를 들여, 스트링 수직 채널부(222)는 속이 빈 파이프 형태, 실리더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다.
스트링 수직 절연막(224)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 각각과 스트링 수직 채널부(222) 사이에 배치될 수 있으며, 스트링 수직 채널부(222)의 외벽을 따라 수직 방향으로 연장될 수 있다. 일 예로, 스트링 수직 절연막(224)은 스트링 수직 채널부(222)의 외벽을 감쌀 수 있다. 스트링 도전 패턴(226)은 스트링 수직 채널부(222)의 상부에 배치될 수 있다. 갭필 패턴(228)은 스트링 수직 채널부(222)로 둘러싸인 내부 공간 내에 배치될 수 있다. 갭필 패턴(228)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
기판(100) 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST) 각각은 기판(100) 상에 번갈아 적층된 전극들 및 절연 패턴들(104a)을 포함할 수 있다. 일 예에서, 적층 구조체들(ST)은 일방향으로 연장될 수 있으며, 적층 구조체들(ST) 사이에 분리 절연막((300)이 배치될 수 있다. 분리 절연막(300)는 절연 물질들(예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하는 수직 채널부들 (VC1, VC2) 및 적층 구조체들(ST) 아래에서 수직 채널부들(VC1, VC2)을 연결하는 수평 부분(HS)을 포함할 수 있다. 수직 채널부들(VC1, VC2)은 적층 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 부분(HS)은 기판(100) 상부의 수평 리세스부 내에 제공될 수 있다. 수직 채널부들(VC1, VC2) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 채널부들 중의 다른 하나는 비트 라인(BL)에 연결될 수 있다. 수평 부분(HS)은 기판(100)과 적층 구조체들(ST) 사이에 제공되어 수직 채널부들(VC1, VC2)을 연결할 수 있다.
보다 구체적으로, 활성 패턴들(AP) 각각에 있어서, 수직 채널부들(VC1, VC2)은 제 1 워드 라인들(WL1)을 관통하는 제 1 수직 채널부(VC1), 및 제 2 워드 라인들(WL2)을 관통하는 제 2 수직 채널부(VC2)를 포함할 수 있다. 제 1 수직 채널부(VC1)는 비트 라인(BL)에 연결될 수 있고, 제 2 수직 채널부(VC2)는 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HS)은 제 1 워드 라인들(WL1)의 아래에서 제 2 워드 라인들(WL2)의 아래로 연장되어 제 1 수직 채널부(VC1) 및 제 2 수직 채널부(VC2)를 연결할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하여 기판(100)에 전기적으로 연결하는 반도체 패턴을 포함할 수 있다. 수직 채널부들(VC1, VC2)에서 반도체 패턴은 적층 구조체들(ST)에 형성된 수직 홀들의 내벽을 덮을 수 있다. 수평 부분(HS)에서 반도체 패턴은 기판(100)에 형성된 수평 리세스부의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다.
적층 구조체들(ST) 각각 상에 선택 라인들(GSL, SSL)이 배치될 수 있다. 일 예로, 제 1 수직 채널부(VC1) 상에 스트링 선택 라인(SSL)이 중첩되게 배치될 수 있고, 제 2 수직 채널부(VC2) 상에 접지 선택 라인(GSL)이 중첩되게 배치될 수 있다. 다시 말해, 제 1 워드 라인들(WL)은 스트링 선택 라인(SSL)과 기판(100) 사이에 배치될 수 있고, 제 2 워드 라인들(WL)은 접지 선택 라인(GSL)과 기판(100) 사이에 배치될 수 있다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 수평적으로 서로 이격될 수 있다. 제 1 및 제 2 수직 기둥들(VP1, VP2), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 배치관계에 대한 설명은 도 5a 및 도 5b를 참조하여 설명한 것과 동일하므로 생략하도록 한다. 이때, 도 10에 도시된 스트링 선택 라인(SSL)은 도 2a 및 도 2b에 도시된 제 1 스트링 선택 라인(SSL1)에 대응될 수 있고, 도 10에 도시된 접지 선택 라인(GSL)은 도 2a 및 도 2b에 도시된 제 2 스트링 선택 라인(SSL2)에 대응될 수 있다.
제 1 스트링 채널 기둥(SCP1)이 스트링 선택 라인(SSL)을 관통할 수 있고, 제 2 스트링 채널 기둥(SCP2)이 접지 선택 라인(GSL)을 관통할 수 있다. 제 1 스트링 채널 기둥(SCP1)은 제 1 수직 채널부(VC1)와 전기적으로 연결될 수 있고, 제 2 스트링 채널 기둥(SCP2)은 제 2 수직 채널부(VC2)와 전기적으로 연결될 수 있다. 제 1 스트링 채널 기둥(SCP1) 및 제 2 스트링 채널 기둥(SCP2)의 배치관계에 대한 설명은 5a 및 도 5b를 참조하여 설명한 것과 동일하므로 생략하도록 한다. 이때, 도 10에 도시된 제 1 스트링 채널 기둥(SCP1)은 도 5a 및 도 5b에 도시된 제 1 스트링 채널 기둥(SCP1)에 대응될 수 있고, 도 10에 도시된 제 2 스트링 채널 기둥(SCP2)은 도 2a 및 도 2b에 도시된 제 2 스트링 채널 기둥(SCP2)에 대응될 수 있다.
비트 라인(BL)은 제 1 스트링 채널 기둥(SCP1)을 통해 제 1 수직 채널부(VC1)와 전기적으로 연결될 수 있고, 공통 소오스 라인(CSL)은 제 2 스트링 채널 기둥(SCP1)을 통해 제 2 수직 채널부(VC2)와 전기적으로 연결될 수 있다.
도 11a 내지 도 11j는 본 발명의 실시예 따른 반도체 메모리 장치의 제조 방법를 나타낸 것으로, 도 2a 및 도 2b의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 11a를 참조하면, 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
몰드 구조체(MS)는 기판(100) 상에 교대로, 그리고 반복적으로 적층된 절연막들(102) 및 희생막들(104)을 포함할 수 있다. 절연막들(102) 및 희생막들(104)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(102)은 실리콘 산화물을 포함할 수 있고, 희생막들(104)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 절연막들(102)은 서로 동일한 물질로 형성될 수 있고, 희생막들(104)은 서로 동일한 물질로 형성될 수 있다. 도면에 도시하지 않았지만, 기판(100)과 몰드 구조체(MS) 사이에 버퍼 절연막(미도시)이 제공될 수 있다.
도 11b를 참조하면, 몰드 구조체(MS)를 패터닝하여, 기판(100)을 노출시키는 채널홀들(CH)이 형성될 수 있다. 상세하게, 최상층 절연막(102) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS)를 이방성 식각할 수 있다. 채널홀들(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(CH)은 기판(100)에 대해 경사진 측벽을 가질 수 있다. 과식각에 의해, 기판(100)의 상부면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
채널홀들(CH) 각각의 측벽 상에 전하 저장 구조체(DS)가 형성될 수 있다. 전하 저장 구조체(DS)는 채널홀(CH)의 측벽을 덮고, 채널홀(CH)에 의해 노출된 기판(100)의 상부면 일부를 덮을 수 있다. 상세하게, 전하 저장 구조체(DS)를 형성하는 것은 채널홀(CH)의 내벽을 차례로 덮는 제 1 절연막, 제 2 절연막 및 제 3 절연막을 형성하고, 기판(100)의 상부면을 덮는 제 1, 제 2 및 제 3 절연막들의 일부분이 건식 식각 공정으로 제거하여, 기판(100)의 상부면의 일부분을 노출시키는 것을 포함할 수 있다.
도 4에 도시된 것과 같이, 전하 저장 구조체(DS)는 채널홀(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널링 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있고, 터널링 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있다.
전하 저장 구조체(DS)가 형성된 채널홀(CH) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 전하 저장 구조체(DS)의 내벽 및 전하 저장 구조체(DS)에 의해 노출된 기판(100)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 예를 들어, 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)로 둘러싸인 내부 공간 내에 갭필막(125)이 형성될 수 있다. 갭필막(125)은 채널홀(CH)을 완전히 채울 수 있다. 갭필막(125)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막(125)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 갭필막(125)을 형성하기 전에, 수직 채널부(VC)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널부(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
수직 채널부(VC), 전하 저장 구조체(DS) 및 갭필막(125)의 상부에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(DS), 수직 채널부(VC) 및 갭필막(125)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 6에 도시된 것과 같이, 전하 저장 구조체(DS)를 형성하지 전에, 채널홀들(CH) 각각 내에 반도체 기둥(SP)이 형성될 수 있다. 반도체 기둥(SP)은 채널홀(CH)에 의해 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥(SP)은 기판(100)과 동일한 방향성을 갖는 물질을 포함할 수 있으며, 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
도 11c를 참조하면, 몰드 구조체(MS)에 이방성 식각 공정을 수행하여 트렌치들(T)을 형성할 수 있다. 트렌치들(T)은 몰드 구조체(MS) 상에 제 1 층간 절연막(172)을 형성하고, 제 1 층간 절연막(172)을 식각 마스크로 사용하여, 몰드 구조체(MS)를 기판(100)의 상부면이 노출될 때까지 이방성 식각하여 형성될 수 있다. 트렌치들(T)은 제 2 방향(Y)으로 연장하여 형성될 수 있다. 이에 따라, 트렌치들(T)은 제 2 방향(Y)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 트렌치들(T)이 형성됨에 따라, 기판(100) 상에서 제 1 방향(X)으로 이격되어 배치되는 복수 개의 적층 구조체들(ST)이 형성될 수 있다.
적층 구조체들(ST) 각각은 기판(100) 상에 차례로 그리고 교대로 적층된 (들(111a) 및 희생 패턴들(SC)을 포함할 수 있다. 절연 패턴들(111a)은 절연막들(102)이 패터닝되어 형성된 것일 수 있고, 희생 패턴들(SC)은 희생막들(104)이 패터닝되어 형성된 것일 수 있다. 적층 구조체(ST)의 측벽들은 트렌치들(T)에 의해 노출될 수 있다.
도 11d를 참조하면, 트렌치들(T)에 의해 노출된 희생 패턴들(SC)을 제거하여 수직 방향으로 이격된 절연 패턴들(111a) 사이에 리세스 영역들(RR)이 형성될 수 있다. 리세스 영역들(RR)은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 희생 패턴들(SC)을 제거하여 형성될 수 있다. 희생 패턴들(SC)은 절연 패턴들(111a)과 식각 선택성을 갖는 물질을 포함하기 때문에, 희생 패턴들(SC)이 제거될 때 절연 패턴들(111a)이 제거되지 않을 수 있다. 예를 들면, 희생 패턴들(SC)이 실리콘 질화막이고, 절연 패턴들(111a)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 트렌치들(T) 각각으로부터 절연 패턴들(111a) 사이로 수평적으로 연장될 수 있다. 리세스 영역들(RR)을 통해, 절연 패턴들(111a)의 상부면 및 하부면, 및 전하 저장 구조체(DS)의 외측벽 일부가 노출될 수 있다.
리세스 영역들(RR) 및 트렌치들(T)에 의해 노출된 막들의 표면들 및 제 1 층간 절연막(172)의 상부면을 덮는 수평 절연막(140)이 형성될 수 있다. 구체적으로, 수평 절연막(140)은 절연 패턴들(111a)의 표면들, 리세스 영역들(RR)에 의해 노출된 전하 저장 구조체(DS)의 외측벽, 기판(100)의 상부면, 및 제 1 층간 절연막(172)의 상부면을 컨포말하게 덮을 수 있다. 수평 절연막(140)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(140)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(140)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
수평 절연막(140) 상에 게이트 전극막(142)이 형성될 수 있다. 게이트 전극막(142)은 트렌치들(T) 및 리세스 영역들(RR)을 채울 수 있다. 게이트 전극막(142)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
도 11e를 참조하면, 트렌치들(T) 내에 형성된 게이트 전극막(142)을 제거하여, 리세스 영역들(RR) 내에 국부적으로 제 1 내지 제 6 게이트 전극들(GE1-GE6)이 형성될 수 있다. 제 1 내지 제 6 게이트 전극들(GE1~GE6)이 형성된 후에, 트렌치들(T)에 의해 노출된 노출된 기판(100) 내에 불순물 영역들(CSR)을 형성할 수 있다. 불순물 영역들(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 불순물 영역들(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
도 11f를 참조하면, 트렌치들(T) 내에 분리 구조체들(SS)이 형성될 수 있다. 분리 구조체들(SS) 각각은 스페이서들(182) 및 공통 소오스 콘택(180)을 포함할 수 있다. 스페이서들(182)는 트렌치들(T) 각각의 측벽들을 덮을 수 있다. 상세하게, 스페이서들(182)을 형성하는 것은 트렌치(T)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성하고, 트렌치(T)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다.
절연막의 일부를 식각하면서 기판(100)의 상부면 및 제 1 층간 절연막(172)의 상부면을 덮는 수평 절연막(140)의 일부가 같이 식각될 수 있다. 이에 따라, 트렌치(T)에 의해 노출된 기판(100)의 상부면 및 제 1 층간 절연막(172)의 상부면이 노출될 수 있다. 스페이서들(182)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
공통 소오스 콘택(180)은 스페이서들(182)이 형성된 트렌치(T)의 나머지 공간을 채워 형성될 수 있다. 공통 소오스 콘택(180)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD) 법을 수행하여 형성될 수 있다. 공통 소오스 콘택(180)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
도 11g를 참조하면, 제 1 층간 절연막(172) 상에 차례로 제 1 절연막(301), 도전막(303) 및 제 2 절연막(305)이 형성될 수 있다. 제 1 절연막(301)은 제 1 층간 절연막(172)의 상부면 및 분리 구조체들(SS)의 상부면들을 덮을 수 있다. 제 1 절연막(301)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다. 도전막(303)은 제 1 절연막(301)의 상부면을 덮을 수 있다. 도전막(303)은 예를 들어, 폴리 실리콘막을 포함할 수 있다. 제 2 절연막(305)은 도전막(303)의 상부면을 덮을 수 있다. 제 2 절연막(305)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
도 11h를 참조하면, 제 2 절연막(305), 도전막(303), 제 1 절연막(301) 및 제 1 층간 절연막(127)을 차례로 패터닝하여, 홀들(H)을 형성할 수 있다. 홀들(H) 각각은 패드들(D) 상에 각각 배치되게 형성될 수 있다. 홀들(H)은 패드들(D)을 노출시킬 수 있다.
홀들(H) 각각 내에 스트링 수직 절연막(224) 및 스트링 수직 채널부(222)가 형성될 수 있다. 스트링 수직 절연막(224)은 홀(H)의 내면 및 제 2 절연막(305)의 상부면을 컨포말하게 덮는 절연막(미도시)을 형성하고, 패드들(D)의 상부면들 및 제 2 절연막(305)의 상부면을 덮는 절연막의 일부를 식각하여 형성될 수 있다. 이에 따라, 식각 공정에 의해, 패드들(D)의 상부면들 및 제 2 절연막(305)의 상부면이 노출될 수 있다. 스트링 수직 절연막(224)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
스트링 수직 절연막(224)으로 둘러싸인 홀(H)의 나머지 부분 내에 스트링 수직 채널부(222)가 형성될 수 있다. 수직 채널부(222)는 홀(H)을 채우고 제 2 절연막(305)의 상부면을 덮는 채널막(미도시)을 형성하고, 제 2 절연막(305)의 상부면이 노출될 때까지 평탄화 공정을 진행하여 형성될 수 있다. 스트링 수직 채널부(222)는 예를 들어, 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나를 포함할 수 있다.
도 11i를 참조하면, 제 2 절연막(305), 도전막(303) 및 제 1 절연막(301)에 패터닝 공정을 수행하여, 제 1 층간 절연막(127) 상에 제 1 스트링 선택 구조체(SLS1) 및 제 2 스트링 선택 구조체(SLS2)가 형성될 수 있다. 도 2a 및 도 2b에 도시된 것과 같이, 평면적 관점에서, 제 1 스트링 선택 구조체(SLS1) 및 제 2 스트링 선택 구조체(SLS2)은 제 1 방향(X)으로 서로 이격되며, 제 2 방향(Y)으로 연장되게 형성될 수 있다. 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2) 각각은 제 1 층간 절연막(127) 상에 차례로 적층된 제 1 절연 패턴(210), 제 1 도전 패턴(192) 및 제 2 절연 패턴(212)을 포함할 수 있다. 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2) 각각은 도 2a 및 도 2b에 도시된 것과 같이, 평면적 관점에서, 제 1 방향(X)으로 인접하는 한 쌍의 수직 채널부들(VC)과 수직적으로 중첩되게 형성될 수 있다. 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2)이 형성되어, 분리 구조체(SS)의 상부면이 노출될 수 있다.
도 11j를 참조하면, 제 1 및 제 2 절연 패턴들(210, 212)에 의해 노출된 제 1 도전 패턴들(192)의 측면들에 실리사이드 공정을 수행하여, 제 2 도전 패턴들(194)이 형성될 수 있다. 실리사이드 공정은 제 1 층간 절연막(127) 상에 제 1 도전 패턴(192)의 측면들 및 스트링 수직 채널부(222)의 상부면을 컨포말하게 덮는 금속막(예를 들어, 코발트(Co))을 형성하고, 금속막에 열처리 공정을 수행하여, 금속막에 포함된 금속 이온이 제 1 도전 패턴(192)으로 확산되어, 제 1 도전 패턴(192) 포함된 실리콘 이온과 결합하는 것을 포함할 수 있다. 일 예로, 열처리 공정 동안에, 금속막에 포함된 금속 이온이 금속막과 접촉하는 스트링 수직 채널부(222)에 확산되어, 스트링 수직 채널부(222)의 상부에 스트링 도전 패턴(226)이 형성될 수 있다. 예를 들어, 스트링 도전 패턴(226)은 CoSi를 포함할 수 있다. 열처리 공정은 예를 들어, 급속 열처리 공정(RTP: Rapid Thermal Process)일 수 있으며, 약 700°C 이상에서 수행될 수 있다. 실리사이드 공정이 끝난 후에, 금속막은 제거될 수 있다.
제 1 스트링 선택 구조체(SLS1)의 제 1 도전 패턴(192)에 형성된 제 2 도전 패턴(194)은 제 1 스트링 선택 구조체(SLS1)의 제 1 도전 패턴(192)과 제 1 스트링 선택 라인(SSL1)으로 구성될 수 있고, 제 2 스트링 선택 구조체(SLS2)의 제 1 도전 패턴(192)에 형성된 제 2 도전 패턴(194)은 제 2 스트링 선택 구조체(SLS2)의 제 1 도전 패턴(192)과 제 2 스트링 선택 라인(SSL2)으로 구성될 수 있다. 제 2 도전 패턴(194)을 형성시킴으로써, 제 1 및 제 2 스트링 선택 구조체들(SLS1, SLS2)의 전기적 특성을 보다 개선시킬 수 있다.
다시 도 2a, 도 2b 및 도 3을 참조하면, 제 1 층간 절연막(172) 상에 제 2 층간 절연막(200)이 형성될 수 있다. 제 2 층간 절연막(200)은 제 1 층간 절연막(172) 상에 절연막(미도시)을 형성하고, 제 2 절연 패턴(212)의 상부면이 노출될 때까지 평탄과 공정을 수행하여 형성될 수 있다. 제 2 층간 절연막(200)은 제 1 스트링 선택 구조체(SLS1) 및 제 2 스트링 선택 구조체(SLS2) 사이를 채울 수 있다. 제 2 층간 절연막(200)은 제 2 도전 패턴(194)의 일 측면을 덮을 수 있고, 스트링 도전 패턴(226)의 상부면을 노출할 수 있다. 제 2 층간 절연막(200)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
제 2 층간 절연막(200) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 각각은 제 1 스트링 선택 구조체(SLS1)와 중첩하는 한 쌍의 수직 기둥들(VP) 중 하나 및 제 2 스트링 선택 구조체(SLS2)와 중첩하는 한 쌍의 수직 기둥들(VP) 중 하나와 전기적으로 연결되게 형성될 수 있다. 비트 라인들(BL)은 도전 물질(예를 들어, 구리, 텅스텐)을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
222: 스트링 수직 채널부
224: 스트링 수직 절연막
SSL1: 제 1 스트링 선택 라인
SSL2: 제 2 스트링 선택 라인
VP1: 제 1 수직 기둥
VP2: 제 2 수직 기둥
SCP1: 제 1 스트링 채널 기둥
SCP2: 제 2 스트링 채널 기둥
BL: 비트 라인

Claims (10)

  1. 기판 상에 적층된 워드 라인들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 제 1 수직 기둥들 및 제 2 수직 기둥들;
    상기 제 1 수직 기둥들과 중첩되게 배치되는 제 1 스트링 선택 라인; 및
    상기 제 2 수직 기둥들과 중첩되게 배치되며, 상기 제 1 스트링 선택 라인과 제 1 방향으로 이격된 제 2 스트링 선택 라인을 포함하되,
    평면적 관점에서, 상기 제 1 수직 기둥들 중 하나와 상기 제 2 수직 기둥들 중 하나 사이의 최소 이격 거리는 상기 제 1 스트링 선택 라인 및 상기 제 2 스트링 선택 라인 사이의 이격 거리보다 작은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스트링 선택 라인을 관통하며, 상기 제 1 수직 기둥들 각각에 전기적으로 연결되는 제 1 스트링 채널 기둥들; 및
    상기 제 2 스트링 선택 라인을 관통하며, 상기 제 2 수직 기둥들 각각에 전기적으로 연결되는 제 2 스트링 채널 기둥들을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 수직 기둥들의 지름들은 상기 제 1 스트링 채널 기둥들의 지름들보다 크고,
    상기 제 2 수직 기둥들의 지름들은 상기 제 2 스트링 채널 기둥들의 지름들보다 큰 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 수직 기둥들의 중심들은 상기 제 1 스트링 채널 기둥들의 중심들로부터 오프셋 되고,
    상기 제 2 수직 기둥들의 중심들은 상기 제 2 스트링 채널 기둥들의 중심들로부터 오프셋 되는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 수직 기둥들 중 하나의 중심과 상기 제 2 수직 기둥들 중 하나의 중심 사이의 최소 거리는 상기 제 1 스트링 채널 기둥들 중 하나의 중심과 상기 제 2 스트링 채널 기둥들 중 하나의 중심 사이의 최소 거리보다 작은 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제 1 스트링 채널 기둥들의 중심들 간의 최소 거리는 상기 제 1 스트링 채널 기둥들 중 하나의 중심과 상기 제 2 스트링 채널 기둥들 중 하나의 중심 간의 최소 거리 보다 작은 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 스트링 채널 기둥들 및 상기 제 2 스트링 채널 기둥들 각각은:
    상기 제 1 및 제 2 스트링 선택 라인들 각각을 관통하는 스트링 수직 채널부; 및
    상기 스트링 수직 채널부의 상부에 배치된 도전 패턴을 포함하되,
    상기 스트링 수직 채널부는 폴리 실리콘 물질을 포함하고, 상기 도전 패턴은 금속 실리사이드 물질을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 방향으로 연장하며, 상기 제 1 수직 기둥들 중 하나 및 상기 제 2 수직 기둥들 중 하나와 전기적으로 연결되는 비트 라인을 더 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 스트링 선택 라인들 각각은 상기 제 1 방향에 교차하는 제 2 방향으로 교대로 배열된 돌출부들 및 함몰부들을 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 스트링 선택 라인들 각각은 상기 제 1 방향에 교차하는 제 2 방향을 따라 직선 형태로 연장되는 반도체 메모리 장치.

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