KR101826221B1 - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 기판 상에 제 1 물질막들 및 제 2 물질막들을 교대로 적층하여 적층 구조체를 형성하고, 적층 구조체를 관통하는 관통 영역을 형성하고, 관통 영역의 측벽 상에 정보 저장막을 형성한다. 정보 저장막의 측벽 상에 기판과 전기적으로 연결되는 제 1 반도체 패턴을 형성하고, 정보 저장막의 상부를 식각하여 제 1 반도체 패턴의 외측벽을 노출하는 제 1 리세스 영역을 형성하고, 제 1 리세스 영역 내에 제 1 도전층을 형성한다.

Description

반도체 메모리 소자 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자의 제조 방법이 제공된다. 상기 방법은 기판 상에 제 1 물질막들 및 제 2 물질막들을 교대로 적층하여 적층 구조체를 형성하는 것, 상기 적층 구조체를 관통하는 관통 영역을 형성하는 것, 상기 관통 영역의 측벽 상에 정보 저장막을 형성하는 것, 상기 정보 저장막의 측벽 상에 상기 기판과 전기적으로 연결되는 제 1 반도체 패턴을 형성하는 것, 상기 정보 저장막의 상부를 식각하여 상기 제 1 반도체 패턴의 외측벽을 노출하는 제 1 리세스 영역을 형성하는 것, 및 상기 제 1 리세스 영역 내에 제 1 도전층을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 정보 저장막은 상호 식각 선택성이 있는 제 1 막 및 제 2 막을 포함하고, 상기 정보 저장막의 상부를 식각하는 것은 상기 제 1 막의 상부를 선택적으로 제거하여 상기 제 2 막의 측벽을 노출하는 제 2 리세스 영역을 형성하는 것, 및 상기 제 2 막을 식각하여 상기 제 1 반도체 패턴의 외측벽을 노출시키는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 물질막들은 산화막을 포함하고, 상기 제 1 막은 상기 제 2 물질막들과 식각 선택성이 있을 수 있다. 상기 제 1 물질막들을 전극 패턴들로 교체하는 하는 것을 더 포함하고, 상기 정보 저장막의 상부를 식각하는 것은 식각된 상기 정보 저장막의 상면이 상기 전극 패턴들 중 최상층의 상면보다 높도록 수행될 수 있다. 상기 제 1 도전층은 금속을 포함하는 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 층의 측벽 상에 상기 관통 영역을 채우는 매립 절연막을 형성하는 것, 상기 매립 절연막의 상부를 식각하여 제 3 리세스 영역을 형성하는 것, 및 상기 제 3 리세스 영역 내에 제 2 도전층을 형성하는 것을 더 포함할 수 있다. 상기 제 2 도전층은 상기 제 1 도전층보다 먼저 형성될 수 있다.
일 실시예에 있어서, 상기 정보 저장막을 형성하는 것은 상기 관통 영역의 측벽상에 터널 절연막, 전하 저장막, 및 블로킹 절연막을 차례로 형성하는 것을 포함하고, 상기 정보 저장막의 상부를 식각하는 것은 상기 전하 저장막의 상부를 선택적으로 식각하여 상기 터널 절연막 및 상기 블로킹 절연막의 측벽들을 노출하는 것, 및 상기 터널 절연막 및 상기 블로킹 절연막의 상부를 제거하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자가 제공된다. 상기 소자는 기판, 상기 기판 상에 제공되고, 복수의 전극들을 포함하는 전극 구조체, 상기 전극 구조체를 관통하여 상기 기판과 전기적으로 연결되는 채널 구조체, 및 상기 채널 구조체와 상기 전극들 사이에서 상기 채널 구조체의 측벽을 따라 연장되는 정보 저장막을 포함하고, 상기 채널 구조체는 상기 전극 구조체를 관통하는 관통 영역 내의 도전 패턴을 포함하고, 상기 도전 패턴의 상부는 상기 정보 저장막의 상면 상으로 연장될 수 있다.
일 실시예에 있어서, 상기 정보 저장막의 상면은 상기 도전 패턴의 상면 보다 낮고 상기 전극들 중 최상층의 상면 보다 높을 수 있다.
일 실시예에 있어서, 상기 도전 패턴은 상기 기판과 접촉하는 제 1 반도체 패턴, 상기 제 1 반도체 패턴의 외측벽 상의 제 1 도전층을 포함하고, 상기 제 1 도전층의 하면은 상기 정보 저장막의 상면과 접촉할 수 있다.
일 실시예에 있어서, 상기 제 1 도전층은 금속 물질을 포함할 수 있다. 상기 제 1 도전층의 측벽은 상기 정보 저장막의 측벽과 정렬될 수 있다.
일 실시예에 있어서, 상기 채널 구조체는 상기 제 1 반도체 패턴의 내측벽에 의하여 정의되는 갭 영역의 하부를 점유하는 매립 절연 패턴을 더 포함하고, 상기 도전 패턴은 상기 매립 절연 패턴 상에 제공되고 상기 갭 영역의 상부를 점유하는 제 2 도전층을 더 포함하고, 상기 제 1 반도체 패턴, 상기 제 1 및 제 2 도전층들의 상면은 공면을 이룰 수 있다. 상기 제 2 도전층의 하면은 상기 전극들 중 최상층의 상면보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 채널 구조체들 사이의 간격을 실질적으로 줄이지 않으면서 오정렬을 방지할 수 있는 채널 구조체가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 정보 저장막의 구조를 도시하는 사시도이다.
도 8 내지 도 17은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 19는 도 18의 C 영역의 확대도이다.
도 20 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 24는 본 발명의 실시예들에 따른 형성된 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 실시예에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL0-BL3)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
상기 접지 선택 트랜지스터들(GST)은 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 접지 선택 라인(GSL)은 상기 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 상기 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 상기 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 상기 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(pillar)을 포함할 수 있다. 반도체 기둥들은 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 기둥의 상단에 형성될 수 있다.
한편, 상기 워드라인들(WL0-WL3)과 반도체 기둥 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하 저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
상기 접지 선택 라인(GSL)과 반도체 기둥사이 또는 상기 스트링 선택 라인들(SSL0-SSL2)과 반도체 기둥 사이에는, 상기 접지 선택 트랜지스터(GST) 또는 상기 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 상기 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 반도체 기둥을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥은, 상기 접지 선택 라인(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)은 상기 접지 선택 라인(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이고, 도 3은 도 2의 A부분의 확대도이다.
도 2 및 3을 참조하여, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 타입 도펀트로 도핑된 구조일 수 있다. 상기 제 1 타입은 p형일 수 있다. 상기 기판(100) 상에 전극 구조체가 제공될 수 있다. 상기 전극 구조체는 절연막들(120, 120U)에 의하여 z 방향으로 상호 분리된 복수의 전극 패턴들(150U, 150)을 포함할 수 있다. 상기 전극 패턴들은 중 최하층은 하부 선택 게이트 패턴일 수 있고, 최상층은 상부 선택 게이트 패턴(150U)일 수 있다. 상기 상부 및 하부 선택 게이트 패턴들 사이의 게이트 패턴들은 셀 게이트 패턴들일 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 하부 게이트 패턴 및 상기 상부 선택 게이트 패턴(150U)은 상기 셀 게이트 패턴들 보다 두껍게 형성될 수 있다. 상기 절연막들은 최상층 절연막(120U), 및 그 아래의 절연막들(120)을 포함할 수 있다. 상기 최상층 절연막(120U)은 그 아래의 절연막들(120)보다 두꺼울 수 있다.
상기 전극 패턴들(150, 150U)은 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다. 상기 절연막들(120, 120U) 및 상기 버퍼 절연막(105)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 전극 패턴들(150, 150U) 및 상기 절연막들(120U, 120)은 각각 6개만 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 또한 상기 상부 및 하부 선택 게이트 패턴들은 각각 복수 개 제공될 수 있다.
상기 적층 구조체를 관통하여 상기 기판(100)을 노출하는 관통 영역들(125)의 측벽 상에 제 1 정보 저장막(DA1)이 제공될 수 있다. 상기 제 1 정보 저장막(DA1)은 복수의 절연막들을 포함할 수 있다. 일 예로, 상기 제 1 정보 저장막(DA1)은 적어도 하나의 질화막을 포함할 수 있다. 상기 제 1 정보 저장막(DA1)의 구체적 구성은 이하 도 4 내지 도 7을 참조하여 보다 상세히 설명된다.
상기 전극 패턴들(150, 150U)과 상기 제 1 정보 저장막(DA1) 사이에 제 2 정보 저장막(DA2)이 제공될 수 있다. 상기 제 2 정보 저장막(DA2)은 상기 전극 패턴들(150, 150U)과 상기 절연막들(120, 120U) 사이로 연장되어 상기 전극 패턴들(150, 150U)의 상면 및 하면을 덮을 수 있다. 상기 제 2 정보 저장막(DA2)의 구체적 구성은 이하 도 4 내지 도 7을 참조하여 보다 상세히 설명된다.
상기 제 1 정보 저장막(DA1)의 측벽 상에 상기 기판(100)과 전기적으로 연결되는 채널 구조체들(VS)이 제공될 수 있다. 상기 채널 구조체들(VS)은 상기 기판(100)의 상면에 실질적으로 수직할 수 있다. 상기 채널 구조체들(VS)은 도전 패턴(CS) 및 상기 도전 패턴(CS)에 의하여 둘러싸인 매립 절연 패턴(172)을 포함할 수 있다. 상기 도전 패턴(CS)은 상기 제 1 정보 저장막(DA1) 상으로 연장될 수 있다.
상기 도전 패턴(CS)은 상기 기판(100)과 접촉하는 반도체 패턴(133), 상기 제 1 반도체 패턴의 외측벽 상의 제 1 도전층(162), 및 상기 반도체 패턴(133)의 내측벽 상의 제 2 도전층(161)을 포함할 수 있다. 이하, 상기 채널 구조체(VS)를 관통하는 가상의 z 방향 중심축을 기준으로 할 때, 특정 막들의 측벽 중 중심축 방향으로 노출된 측벽을 내측벽으로 지칭하고, 중심축과 반대 방향으로 노출된 측벽을 외측벽으로 지칭할 수 있다.
상기 반도체 패턴(133)은 스페이서(131) 및 제 1 반도체층(132)을 포함할 수 있다. 상기 스페이서(131)는 상기 제 1 정보 저장막(DA1)의 내측벽 상에 제공되고, 상기 제 1 반도체층(132)은 상기 제 1 정보 저장막(DA1)을 관통하여 상기 기판(100)의 상면과 접촉할 수 있다. 일 예로, 상기 스페이서(131) 및 제 1 반도체층(132)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
상기 제 1 도전층(162)은 상기 제 1 정보 저장막(DA1) 상에 제공될 수 있다. 일 예로, 상기 제 1 도전층(162)의 하면은 상기 제 1 정보 저장막(DA1)의 상면과 직접 접촉할 수 있다. 상기 제 1 도전층(162)은 상기 반도체 패턴(133)의 외측벽을 따라 제공될 수 있다. 도 2에서, 상기 제 1 도전층(162)은 링 형태로 도시되었으나, 이에 한정되지 않고 상기 관통 영역들(125)의 형태에 따라 다양한 변형이 가능하다. 상기 제 1 도전층(162)의 측벽은 상기 제 1 정보 저장막(DA1)의 측벽과 정렬될 수 있다. 일 예로, 상기 제 1 도전층(162)의 내측벽은 상기 제 1 정보 저장막(DA1)의 내측벽과 정렬될 수 있다. 즉, 상기 제 1 도전층(162)의 내측벽과 상기 제 1 정보 저장막(DA1)의 내측벽은 상기 반도체 패턴(133)의 외측벽 상에 정렬될 수 있다. 일 예로, 상기 제 1 도전층(162)의 외측벽은 상기 제 1 정보 저장막(DA1)의 외측벽과 정렬될 수 있다.
상기 제 1 도전층(162)과 상기 제 1 정보 저장막(DA1)의 경계면(a1)은 상기 상부 선택 게이트 패턴(150U)의 상면보다 높을 수 있다. 상기 경계면(a1)은 평평한 것으로 도시되었으나, 이하 제조 공정에서 설명되는 식각 대상 물질 및 식각 공정의 조건에 따라 다양한 프로파일을 가질 수 있다. 상기 제 1 도전층(162)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전층(162)은 텅스텐(W), 티타늄(Ti), 또는 알루미늄(Al)과 같은 금속, 또는 이들의 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 제 2 도전층(161)은 상기 매립 절연 패턴(172) 상에 제공되고, 상기 반도체 패턴(133)의 내측벽과 접촉할 수 있다. 즉, 상기 반도체 패턴(133)의 내측벽에 의하여 정의되는 갭 영역(127)의 하부는 상기 매립 절연 패턴(172)에 의하여 점유될 수 있고, 상기 갭 영역(127)의 상부는 상기 제 2 도전층(161)에 의하여 점유될 수 있다. 상기 제 2 도전층(161)의 하면은 제조 공정에 따라 도시된 바와 같이 요철을 가질 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 제 2 도전층(161)의 하면은 상기 상부 선택 게이트 패턴(150U)의 상면보다 높을 수 있다. 상기 제 1 및 제 2 도전층들(161, 162) 및 상기 반도체 패턴(133)의 상면들은 공면(coplanar)을 이룰 수 있다.
상기 매립 절연 패턴(172)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 2 도전층(161)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 상기 반도체 패턴(133)과 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 제 2 도전층(161)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 텅스텐(W), 티타늄(Ti), 또는 알루미늄(Al)과 같은 금속, 또는 이들의 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 채널 구조체들(VS) 사이에 y 방향을 따라 연장되는 소자 분리 패턴(175)이 제공될 수 있다. 상기 소자 분리 패턴(175)은 상기 전극 구조체를 관통하여 상기 기판(100)의 상면과 접할 수 있다. 상기 소자 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등을 포함할 수 있다. 상기 소자 분리 패턴(175)의 바닥면 아래의 기판(100) 내에 제 1 불순물 영역(170)이 형성될 수 있다. 상기 제 1 불순물 영역(170)은 y 방향으로 연장된 라인 형태일 수 있다. 상기 제 1 불순물 영역(170)은 상기 제 1 타입과는 다른 제 2 타입의 도펀트로 도핑된 영역일 수 있다. 일 예로, 상기 제 2 타입은 n형일 수 있다.
상기 채널 구조체들(VS) 상에 상기 채널 구조체들(VS)과 전기적으로 연결되는 도전 라인들(198)이 제공될 수 있다. 상기 도전 라인들(198)은 상기 전극 패턴들(150, 150U)이 연장되는 방향(y 방향)과 교차하는 방향(x 방향)으로 연장될 수 있다. 각 도전 라인들(198)은 x 방향을 따라 배열된 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 상기 도전 라인들(198)과 상기 채널 구조체들(VS)은 콘택 플러그들(199)을 통하여 전기적으로 연결될 수 있다. 상기 도전 라인들(198) 및 상기 콘택 플러그들(199)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 정보 저장막들의 구조를 도시하는 사시도이다. 도 4 내지 도 7에서 반도체 패턴(SP)을 따라 z 방향으로 연장되는 층들은 상기 제 1 정보 저장막(DA1)에 해당할 수 있고, 전극 패턴(150)의 상면 및 하면을 따라 연장되는 층들은 상기 제 2 정보 저장막(DA2)에 해당할 수 있다. 상기 반도체 패턴(SP)은 도 2 및 도 3의 반도체 패턴(133)에 대응되는 구성일 수 있다.
본 발명의 실시예들에 있어서, 제 1 정보 저장막은 전하 저장막(CL)을 포함할 수 있다. 상기 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 하나일 수있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 제 1 정보 저장막은 상기 전하 저장막(CL)과 상기 반도체 패턴(SP) 사이에 터널 절연막(TIL)을 포함할 수 있다. 상기 터널 절연막(TIL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 일 예로, 상기 터널 절연막(TIL)에 열처리 공정이 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 제 1 정보 저장막은 도 4에 도시된 바와 같이 제 1 블로킹 절연막(BIL1)을 더 포함하거나, 도 5에 도시된 바와 같이 캐핑막(CPL)을 더 포함할 수 있다. 상기 제 2 정보 저장막은 도 5 내지 도 7에 도시된 바와 같이 상기 전극 패턴(150) 상에 제 1 블로킹 절연막(BIL1)을 포함할 수 있다. 상기 제 2 정보 저장막은 도 7에 도시된 바와 같이 상기 전극 패턴(150)과 상기 제 1 블로킹 절연막(BIL1) 사이에 제 2 블로킹 절연막(BIL2)을 더 포함할 수 있다. 다른 실시예에 있어서, 도 4에 도시된 바와 같이 제 2 정보 저장막은 제공되지 않을 수 있다.
상기 제 1 및 제 2 블로킹 절연막들(BIL1, BIL2)은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연막들(BIL1, BIL2) 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연막들(BIL1, BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한 가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연막(BIL2)은 상기 제 1 블로킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연막(BIL2)은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연막(BIL1)은 상기 제 2 블로킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다.
상기 캐핑막(CPL)은 상기 전하 저장막(CL) 또는 이하 설명될 희생막에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 상기 희생막이 실리콘 질화막인 경우, 상기 캐핑막(CPL)은 실리콘 산화막일 수 있다. 이 경우, 상기 희생막의 제거 공정에서, 상기 캐핑막(CPL)은 상기 전하 저장막(CL)의 식각 손상을 방지하는 식각 정지막으로 기능할 수 있다. 한편, 도 5에 도시된 것처럼, 상기 캐핑막(CPL)이 상기 전극 패턴(150)과 상기 전하 저장막(CL) 사이에 잔존하는 경우, 상기 캐핑막(CPL)은 상기 전하 저장막(CL)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 상기 캐핑막(CPL)은 실리콘 산화막 및 고유전막들 중의 하나일 수 있다.
도 8 내지 도 17을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 8를 참조하여, 기판(100)이 준비된다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 기판(100)은 제 1 타입의 도펀트로 도핑된 구조일 수 있다.
상기 기판(100) 상에 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 번갈아 그리고 반복적으로 적층하여 적층 구조체를 형성할 수 있다. 상기 제 1 물질막들은 희생막들(110, 110U)일 수 있다. 상기 제 2 물질막들은 절연막들(120, 120U)일 수 있다. 상기 희생막들(110, 110U) 및 상기 절연막들(120, 120U)은 상호 식각 선택성이 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막들(110, 110U)을 식각하는 공정에서, 상기 희생막들(110, 110U)은 상기 절연막들(120, 120U)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 절연막들(120, 120U)의 식각 속도에 대한 상기 희생막들(110, 110U)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막들(110, 110U)은 상기 절연막들(120, 120U)에 대해 약 1:30 내지 약 1:100의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들어, 상기 절연막들(120, 120U)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막들(110, 110U)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막들(120, 120U)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(120, 120U)은 실리콘 산화막이고 상기 희생막들(110, 110U)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다. 상기 희생막들(110, 110U) 중 최하층과 상기 기판(100) 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 버퍼 절연막(105)은 실리콘 산화막일 수 있다.
상기 희생막들(110, 110U) 중 일부는 다른 희생막들과 다른 두께로 형성될 수 있다. 일 예로, 상기 희생막들 중 최상층(110U) 및 최하층은 상기 최상층(110U) 및 최하층 희생막들 사이의 희생막들보다 두껍게 형성될 수 있다. 상기 절연막들(120,120U) 중 일부는 다른 절연막들과 다른 두께로 형성될 수 있다. 일 예로, 최상층 절연막(120U)은 그 아래의 절연막들보다 두껍게 형성될 수 있다.
상기 최상층 절연막(120U) 상에 마스크 패턴(181)이 형성될 수 있다. 상기 마스크 패턴(181)은 상기 희생막들(110, 110U) 및 상기 절연막들(120, 120U)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 희생막들(110, 110U)이 실리콘 질화막이고, 상기 절연막들(120, 120U)이 실리콘 산화막인 경우, 상기 마스크 패턴(181)은 폴리 실리콘을 포함하는 물질로 형성될 수 있다. 상기 마스크 패턴(181)을 식각 마스크로 하여 상기 마스크 패턴(181) 아래에 구조물들이 차례로 식각될 수 있다. 상기 식각 공정의 결과, 상기 기판(100)의 상면을 노출하는 관통 영역들(125)이 형성될 수 있다. 상기 관통 영역들(125)은 상기 기판(100) 상에 2차원적으로 배열될 수 있다. 상기 관통 영역들(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 일 예로, 상기 관통 영역들(125)은 홀 형상일 수 있으나 이에 한정되지 않는다. 상기 관통 영역들(125)의 형성 시에, 과도 식각의 결과로 상기 기판(100)의 상면이 리세스될 수 있다.
도 9를 참조하여, 상기 관통 영역들(125)의 측벽 및 하부를 따라 제 1 정보 저장막(DA1) 및 스페이서층(135)이 차례로 형성될 수 있다. 상기 제 1 정보 저장막(DA1)은 도 4 내지 도 7을 참조하여 설명된 제 1 정보 저장막들 중 하나일 수 있다. 상기 스페이서층(135)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 제 1 정보 저장막(DA1) 및 상기 스페이서층(135)은 상기 관통 영역들(125)을 완전히 채우지 않을 수 있다. 상기 정보 저장막(DA1) 및 스페이서층(135)은 원자층 증착(Atomic layer Deposition: ALD) 또는 화학적 기상 증착(Chemical Vapor Deposition: CVD)에 의하여 형성될 수 있다.
도 10을 참조하여, 상기 스페이서층(135)으로부터 스페이서(131)가 형성될 수 있다. 상기 스페이서(131)의 형성 공정은 직진성이 강한 플라즈마를 이용한 식각 공정을 포함할 수 있다. 상기 스페이서(131)의 형성과 함께 상기 제 1 정보 저장막(DA1)의 하면이 식각되어 상기 기판(100)이 노출될 수 있다. 상기 식각 공정에 의하여 상기 마스크 패턴(181)의 상부 및 상기 마스크 패턴(181) 상의 제 1 정보 저장막(DA1)이 제거될 수 있다. 상기 식각 공정에 의한 결과물 상에, 제 1 반도체층(132) 및 매립 절연막(171)이 차례로 형성될 수 있다. 상기 제 1 반도체층(132)은 상기 스페이서(131)의 측벽을 따라 연장되고 상기 기판(100)과 접할 수 있다. 일 예로, 상기 제 1 반도체층(132)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 매립 절연막(171)은 상기 관통 영역들(125)을 완전히 채울 수 있다.
상기 매립 절연막(171)의 형성은 복수의 증착 공정을 포함할 수 있다. 일 예로, 상기 매립 절연막(171)의 형성은 상기 제 1 정보 저장막(DA1) 상에 제 1 절연막을 형성한 후, 상기 제 1 절연막을 에치백(etch-back)하는 공정을 포함할 수 있다. 상기 에치백 공정을 수행한 결과물 상에 제 2 절연막이 형성될 수 있다. 이와 같은 복수의 증착 공정은 상기 매립 절연막(171) 내부에 보이드(void)가 형성되는 것을 방지할 수 있다. 상기 매립 절연막(171)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 매립 절연막(171)의 형성시에, 상기 관통 영역들(125)에 의하여 상기 매립 절연막(171)이 형성되는 표면이 평탄하지 않은 결과로 상기 매립 절연막(171)의 상면에 노치(notch)(191)가 형성될 수 있다.
상기 제 1 반도체층(132) 및 상기 매립 절연막(171)은 상기 마스크 패턴(181)의 상면을 따라 연장될 수 있다. 상기 스페이서(131) 및 상기 제 1 반도체층(132)은 반도체 패턴(133)을 구성할 수 있다.
도 11을 참조하여, 상기 매립 절연막(171)의 상부가 제거되어 매립 절연 패턴(172)이 형성될 수 있다. 일 예로, 상기 매립 절연 패턴(172)의 형성은 상기 매립 절연막(171)의 평탄화 공정 및 식각 공정을 포함할 수 있다. 상기 매립 절연 패턴(172)의 상면은 도 10에 도시된 상기 노치(191)의 형상과 유사하게 요철을 가질 수 있으나, 이와는 달리 실질적으로 평탄할 수 있다. 일 예로, 상기 매립 절연 패턴(172)의 상면은 상기 마스크 패턴(181)의 하면 보다 낮고, 상기 최상층 희생막(110U)의 상면보다 높을 수 있다. 상기 매립 절연 패턴(172)의 형성에 의하여 상기 반도체 패턴(133)의 내측벽의 일부가 노출될 수 있다.
상기 매립 절연막(171)이 제거되어 형성된 리세스 영역(미도시) 내에 제 2 도전층(161)이 형성될 수 있다. 상기 제 2 도전층(161)은 상기 반도체 패턴(133)의 노출된 내측벽과 접할 수 있다. 상기 제 2 도전층(161)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 상기 반도체 패턴(133)과 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 제 2 도전층(161)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 텅스텐(W), 티타늄(Ti), 또는 알루미늄(Al)과 같은 금속, 또는 이들의 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 12를 참조하여, 상기 제 2 도전층(161)이 형성된 결과물 상에 평탄화 공정이 수행되어 상기 최상층 절연막(120U)이 노출될 수 있다. 상기 평탄화 공정에 의하여 상기 반도체 패턴(133) 및 상기 제 2 도전층(161)은 상기 관통 영역들(125) 내로 공간적으로 한정될 수 있다. 상기 평탄화 공정에 의하여 상기 제 1 정보 저장막(DA1)의 상면이 노출될 수 있다.
상기 제 1 정보 저장막(DA1)의 상부가 제거되어 제 1 리세스 영역(126)이 형성될 수 있다. 상기 제 1 정보 저장막(DA1)의 상부를 제거하는 공정은 도 4 내지 도 7을 참조하여 설명된 상기 제 1 정보 저장막(DA1)의 구성에 따라 다양하게 변형될 수 있다. 일 예로, 상기 제 1 정보 저장막(DA1)이 상호 식각 선택성이 있는 제 1 막 및 제 2 막을 포함하는 경우, 상기 최상층 절연막(120U)과 식각 선택성이 있는 제 1 막의 상부를 먼저 식각 한 후에 순차적으로 상기 제 2 막을 식각 할 수 있다. 이하 상기 제 1 정보 저장막(DA1)의 상부를 제거하는 공정은 도 13을 참조하여 보다 구체적으로 설명된다.
도 13은 상기 제 1 정보 저장막(DA1)이 제 1 막(D1) 및 제 2 막들(D2, D3)을 포함하는 경우에 식각 공정을 설명하기 위한 도면이다. 상기 제 1 막(D1)은 도 4 내지 도 7의 전하 저장막(CL)에 해당하고, 상기 D3막은 도 4 내지 도 7의 터널 절연막(TIL)에 해당할 수 있다. 상기 D2막은 도 4의 제 1 블로킹 절연막(BIL1) 또는 도 5의 캐핑막(CPL)에 해당할 수 있다. 도 6 및 도 7과 같은 제 1 정보 저장막(DA1)의 경우, 상기 D2막은 제공되지 않을 수 있다.
상기 제 1 막(D1) 및 상기 제 2 막들(D2, D3) 중에 상기 최상층 절연막(120U)과 식각 선택성이 있는 막이 먼저 제거될 수 있다. 일 예로, 도 13에 도시된 바와 같이, 상기 제 1 막(D1)의 상부가 선택적으로 제거될 수 있다. 일 예로, 상기 제 1 막(D1)이 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함하는 경우, 상기 제 1 막(D1)의 선택적 제거는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 제 1 막(D1)의 제거에 의하여 상기 제 2 막들(D2, D3) 사이에 제 2 리세스 영역(129)이 형성될 수 있다. 일 예로, 상기 제 2 리세스 영역(129)의 하면은 상기 최상층 희생막(110U)의 상면 보다 높을 수 있다. 상기 제 1 막(D1)의 제거 후에, 상기 제 2 막들(D2, D3)이 함께 제거될 수 있다. 일 예로 상기 제 2 막들(D2, D3)의 제거는 등방성 식각 공정에 의하여 수행될 수 있다. 상기 제 2 리세스 영역(129)의 형성에 의하여 상기 제 2 막들(D2, D3)의 측벽의 일부가 노출되고, 상기 제 2 리세스 영역(129)을 통한 식각액 또는 식각 가스의 공급에 의하여 상기 제 2 막들(D2, D3)이 측방으로(laterally) 식각될 수 있다. 상기 제 2 막들(D2, D3)이 상기 최상층 절연막(120U)과 식각 선택성이 없는 경우, 상기 최상층 절연막(120U)의 상부가 일부 식각될 수 있다. 본 실시예와는 달리, 상기 제 1 정보 저장막(DA1)을 포토 리소 그래피 공정을 통한 패터닝에 의하여 제거하는 경우에는 포토 공정의 정렬 마진을 고려하여 상기 관통 영역들(125)의 직경보다 상대적으로 큰 리세스 영역을 형성하여야 한다. 이 경우, 채널 구조체들의 상부 면적이 상기 관통 영역들(125)의 직경 보다 상대적으로 크게 증가되어 채널 구조체들 사이의 거리가 짧아지므로 반도체 소자가 집적됨에 따라 채널 구조체간의 브리지 등의 문제가 초래될 수 있다. 본 실시예에 따르면, 상기 관통 영역들(125)의 직경을 실질적으로 확장하지 않거나, 상대적으로 크게 확장하지 않으면서 상기 제 1 정보 저장막(DA1)을 제거할 수 있어 채널 구조체들 사이의 간격을 줄이지 않으면서 채널 구조체 상에 형성되는 콘택 플러그와의 오정렬을 방지할 수 있다.
도 14를 참조하여, 상기 제 1 리세스 영역(126)을 채우는 제 1 도전층(162)이 형성될 수 있다. 상기 제 1 도전층(162)의 형성은 상기 제 1 리세스 영역(126)이 형성된 결과물 상에 도전 물질을 증착한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 제 1 도전층(162)은 상기 제 1 정보 저장막(DA1)의 상면 및 상기 반도체 패턴(133)의 측벽과 접촉하도록 형성될 수 있다. 상기 제 1 도전층(162)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전층(162)은 텅스텐(W), 티타늄(Ti), 또는 알루미늄(Al)과 같은 금속, 또는 이들의 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 도전층(162)은 상기 제 2 도전층(161)의 형성보다 후에 형성될 수 있다.
도 15 및 도 16를 참조하여, 상기 절연막들(120U, 120) 및 상기 희생막들(110U, 110)을 연속적으로 패터닝하여 제 1 트렌치(140, trench)가 형성될 수 있다. 상기 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 트렌치(140)의 형성에 의하여 상기 절연막들(120U, 120) 및 상기 희생막들(110U, 110)의 측벽들 및 상기 기판(100)의 상면이 노출될 수 있다. 이와는 달리, 상기 트렌치(140)의 바닥에 상기 버퍼 절연막(105)이 노출될 수 있다. 이하, 설명의 편의를 위해, 상기 트렌치(140)의 바닥면에 상기 기판(100)이 노출된 실시 예로 설명한다.
선택적 식각 공정을 수행하여, 상기 트렌치(140)에 의하여 노출된 상기 희생막들(110U, 110)이 제거되어 수평 리세스 영역들(145)이 형성될 수 있다. 상기 수평 리세스 영역들(145)을 형성하는 단계는 상기 절연막들(120U, 120) 및 상기 제 1 정보 저장막(DA1)에 대해 식각 선택성을 갖는 식각 레시피를 사용하여 상기 희생막들(110U, 110)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(110U, 110)이 실리콘 질화막이고 상기 절연막들(120U, 120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 17을 참조하여, 상기 수평 리세스 영역들(145) 내에 제 2 정보 저장막(DA2) 및 전극 패턴들(150, 150U)이 차례로 형성될 수 있다. 상기 제 2 정보 저장막(DA2)은 상기 수평 리세스 영역들(145)의 내벽을 덮을 수 있고, 상기 전극 패턴들(150, 150U)은 상기 수평 리세스 영역들(145)의 나머지 공간을 채울 수 있다.
상기 제 2 정보 저장막(DA2) 및 상기 전극 패턴들(150, 150U)을 형성하는 단계는 상기 수평 리세스 영역들(145)을 차례로 채우는 정보 저장막 및 도전막을 형성한 후, 상기 트렌치(140) 내에서 상기 도전막을 제거하여 상기 수평 리세스 영역들(145) 내에 상기 전극 패턴들(150, 150U)을 남기는 단계를 포함할 수 있다. 일 실시예에 따르면, 상기 도전막은 상기 트렌치(140)의 내벽을 덮도록 형성될 수 있으며, 이 경우, 상기 전극 패턴들(150, 150U)을 형성하는 단계는 상기 트렌치(140) 내에서 상기 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(140)를 완전히 채우도록 형성될 수 있으며, 이 경우 상기 전극 패턴들(150, 150U)을 형성하는 단계는 상기 트렌치(140) 내에서 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다.
상기 제 2 정보 저장막(DA2)의 구성은 도 5 내지 도 7을 참조하여 설명된 제 2 정보 저장막들 중 하나일 수 있다. 다른 실시예에 있어서, 도 4와 같이 상기 제 2 정보 저장막(DA2)은 제공되지 않을 수 있다. 상기 전극 패턴들(150, 150U)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 예로, 상기 전극 패턴들(150, 150U)은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다.
상기 트렌치(140)에 의하여 노출된 상기 기판(100)에 제 1 불순물 영역(170)이 형성될 수 있다. 상기 제 1 불순물 영역(170)은 상기 기판(100)과 다른 도전형일 수 있다. 일 예로, 상기 제 1 불순물 영역(170)은 n형 도펀드로 도핑된 영역일 수 있다. 상기 제 1 불순물 영역(170)의 형성은 이온 주입 공정에 의하여 수행될 수 있다. 상기 반도체 패턴(133) 및 상기 제 2 도전층(161)의 상부에 상기 제 1 불순물 영역(170)과 동일한 도전형의 제 2 불순물 영역(미도시)이 형성될 수 있다. 상기 제 2 불순물 영역의 형성은 상기 제 1 불순물 영역(170)의 형성과 동시에 수행될 수 있다.
상기 트렌치(140)를 채우는 소자 분리 패턴(175)이 형성될 수 있다. 상기 소자 분리 패턴(175)을 형성하는 단계는 상기 트렌치(140)가 형성된 결과물 상에 절연 물질막을 형성한 후, 그 결과물을 식각하여 상기 최상층 절연막(120U)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 소자 분리 패턴(175)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있으며, 상기 식각 단계는 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다. 그 후, 도 2에 도시된 바와 같이 상기 채널 구조체들(VS) 상에 도전 라인들(198)이 형성될 수 있다. 상기 도전 라인들(198)은 콘택 플러그들(199)을 통하여 상기 채널 구조체들(VS)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 도전층(162) 및 상기 제 2 도전층(161)의 형성에 의하여 콘택 플러그들(199)이 전기적으로 연결될 수 있는 면적이 증가되어 오정렬이 방지될 수 있다. 또한 본 발명의 일 실시예에 의한 제조 공정에 따르면, 채널 구조체들의 상부면적이 과도하게 증가되는 것을 방지하여 채널 구조체들 사이의 간격을 유지할 수 있다.
도 18 및 도 19를 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자가 제공된다. 도 18은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 사시도이다. 도 19는 도 18의 C 영역의 확대도이다. 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 18 및 도 19를 참조하여, 기판(100) 상에 전극 구조체가 제공될 수 있다. 상기 전극 구조체는 절연막들(120, 120U)에 의하여 z 방향으로 상호 분리된 복수의 전극 패턴들(180U, 180)을 포함할 수 있다. 상기 전극 패턴들은 중 최하층은 하부 선택 게이트 패턴일 수 있고, 최상층은 상부 선택 게이트 패턴(180U)일 수 있다. 상기 상부 및 하부 선택 게이트 패턴들 사이의 게이트 패턴들은 셀 게이트 패턴들일 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 절연막들은 최상층 절연막(120U), 및 그 아래의 절연막들(120)을 포함할 수 있다.
상기 전극 패턴들(180, 180U)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다. 상기 절연막들(120, 120U) 및 상기 버퍼 절연막(105)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나일 수 있다.
상기 적층 구조체를 관통하여 상기 기판(100)을 노출하는 관통 영역들(125)의 측벽 상에 정보 저장막(DA)이 제공될 수 있다. 상기 정보 저장막(DA)은 복수의 절연막들을 포함할 수 있다. 일 예로, 상기 정보 저장막(DA)은 터널 절연막(TIL), 전하 저장막(CL), 및 블로킹 절연막(BIL)을 포함할 수 있다.
상기 정보 저장막(DA)의 측벽 상에 상기 기판(100)과 전기적으로 연결되는 채널 구조체들(VS)이 제공될 수 있다. 상기 채널 구조체들(VS)은 도전 패턴(CS) 및 상기 도전 패턴(CS)에 의하여 둘러싸인 매립 절연 패턴(172)을 포함할 수 있다. 상기 도전 패턴(CS)은 상기 정보 저장막(DA) 상으로 연장될 수 있다.
상기 도전 패턴(CS)은 상기 기판(100)과 접촉하는 반도체 패턴(133), 상기 제 1 반도체 패턴의 외측벽 상의 제 1 도전층(163), 및 상기 반도체 패턴(133)의 내측벽 상의 제 2 도전층(161)을 포함할 수 있다. 상기 반도체 패턴(133)은 스페이서(131) 및 제 1 반도체층(132)을 포함할 수 있다. 상기 스페이서(131)는 상기 정보 저장막(DA)의 내측벽 상에 제공되고, 상기 제 1 반도체층(132)은 상기 정보 저장막(DA)을 관통하여 상기 기판(100)의 상면과 접촉할 수 있다. 일 예로, 상기 스페이서(131) 및 제 1 반도체층(132)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
상기 제 1 도전층(163)은 상기 정보 저장막(DA) 상에 제공될 수 있다. 일 예로, 상기 제 1 도전층(163)의 하면은 상기 정보 저장막(DA)의 상면과 직접 접촉할 수 있다. 상기 제 1 도전층(163)은 상기 반도체 패턴(133)의 외측벽을 따라 제공될 수 있다. 상기 제 1 도전층(163)의 측벽은 상기 정보 저장막(DA)의 측벽과 정렬될 수 있다. 일 예로, 상기 제 1 도전층(163)의 내측벽은 상기 정보 저장막(DA)의 내측벽과 정렬될 수 있다. 즉, 상기 제 1 도전층(163)의 내측벽과 상기 정보 저장막(DA)의 내측벽은 상기 반도체 패턴(133)의 외측벽 상에 정렬될 수 있다. 일 예로, 상기 제 1 도전층(163)의 외측벽은 상기 정보 저장막(DA)의 외측벽과 정렬될 수 있다.
상기 제 1 도전층(163)은 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전층(163)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 도전층(163)은 이하 설명될 제 2 도전층과 동일한 물질로 형성될 수 있다.
상기 제 2 도전층(161)은 상기 매립 절연 패턴(172) 상에 제공되고, 상기 반도체 패턴(133)의 내측벽과 접촉할 수 있다. 즉, 상기 반도체 패턴(133)의 내측벽에 의하여 정의되는 갭 영역의 하부는 상기 매립 절연 패턴(172)에 의하여 점유될 수 있고, 상기 갭 영역의 상부는 상기 제 2 도전층(161)에 의하여 점유될 수 있다.
상기 매립 절연 패턴(172)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 제 2 도전층(161)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 상기 반도체 패턴(133)과 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 제 2 도전층(161)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 텅스텐(W), 티타늄(Ti), 또는 알루미늄(Al)과 같은 금속, 또는 이들의 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 채널 구조체들(VS) 상에 상기 채널 구조체들(VS)과 전기적으로 연결되는 도전 라인들(198)이 제공될 수 있다. 상기 도전 라인들(198)과 상기 채널 구조체들(VS)은 콘택 플러그들(199)을 통하여 전기적으로 연결될 수 있다.
도 20 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 간략화를 위하여 중복되는 구성에 대해서는 설명이 생략될 수 있다.
도 20을 참조하여, 기판(100) 상에 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 번갈아 그리고 반복적으로 적층하여 적층 구조체를 형성할 수 있다. 상기 제 1 물질막들은 전극 패턴들(180, 180U)일 수 있다. 상기 제 2 물질막들은 절연막들(120, 120U)일 수 있다. 상기 전극 패턴들(180, 180U)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다. 상기 전극 패턴들(180, 180U) 중 최하층과 상기 기판(100) 사이에 버퍼 절연막(105)이 형성될 수 있다.
상기 최상층 절연막(120U) 상에 마스크 패턴(182)이 형성될 수 있다. 상기 마스크 패턴(182)은 상기 전극 패턴들(180, 180U) 및 상기 절연막들(120, 120U)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 전극 패턴들(180, 180U)이 실리콘층이고, 상기 절연막들(120, 120U)이 실리콘 산화막인 경우, 상기 마스크 패턴(182)은 실리콘 질화물을 포함하는 물질로 형성될 수 있다. 상기 마스크 패턴(182)을 식각 마스크로 하여 상기 마스크 패턴(182) 아래에 구조물들이 차례로 식각될 수 있다. 상기 식각 공정의 결과, 상기 기판(100)의 상면을 노출하는 관통 영역들(125)이 형성될 수 있다.
도 21을 참조하여, 상기 관통 영역들(125)의 측벽 및 하부를 따라 정보 저장막(DA) 및 스페이서층(135)이 차례로 형성될 수 있다. 상기 정보 저장막(DA)은 도 19에 도시된 바와 같이 상기 관통 영역들(125)의 측벽 상에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다.
도 22를 참조하여, 상기 스페이서층(135)으로부터 스페이서(131)가 형성될 수 있다. 상기 스페이서(131)의 형성 공정은 직진성이 강한 플라즈마를 이용한 식각 공정을 포함할 수 있다. 상기 스페이서(131)의 형성과 함께 상기 정보 저장막(DA)의 하면이 식각되어 상기 기판(100)이 노출될 수 있다. 상기 식각 공정에 의한 결과물 상에, 제 1 반도체층(132) 및 매립 절연 패턴(172)이 차례로 형성될 수 있다. 상기 스페이서(131) 및 상기 제 1 반도체층(132)은 반도체 패턴(133)을 구성할 수 있다.
상기 매립 절연 패턴(172) 상에 제 2 도전층(161)이 형성될 수 있다. 상기 제 2 도전층(161)은 상기 반도체 패턴(133)의 노출된 내측벽과 접할 수 있다. 상기 제 2 도전층(161)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 상기 반도체 패턴(133)과 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 제 2 도전층(161)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 텅스텐(W), 티타늄(Ti), 또는 알루미늄(Al)과 같은 금속, 또는 이들의 금속 질화물을 포함할 수 있다.
도 23을 참조하여, 상기 제 2 도전층(161)이 형성된 결과물 상에 평탄화 공정이 수행되어 상기 최상층 절연막(120U)이 노출될 수 있다. 상기 평탄화 공정에 의하여 상기 반도체 패턴(133) 및 상기 제 2 도전층(161)은 상기 관통 영역들(125) 내로 공간적으로 한정될 수 있다. 상기 평탄화 공정에 의하여 상기 정보 저장막(DA)의 상면이 노출될 수 있다.
상기 정보 저장막(DA)의 상부가 제거되어 제 1 리세스 영역(126)이 형성될 수 있다. 일 예로, 상기 정보 저장막(DA)이 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함하는 경우, 상기 정보 저장막(DA)의 상부를 제거하는 공정은 상기 최상층 절연막(120U)과 식각 선택성이 있는 전하 저장막의 상부를 먼저 선택적으로 제거하여 상기 블로킹 절연막 및 상기 터널 절연막의 측벽을 노출시킨 후에, 상기 블로킹 절연막 및 상기 터널 절연막의 상부를 제거하는 공정을 포함할 수 있다.
상기 제 1 리세스 영역(126)을 채우는 제 1 도전층(163)이 형성될 수 있다. 상기 제 1 도전층(163)의 형성은 상기 제 1 리세스 영역(126)이 형성된 결과물 상에 도전 물질을 증착한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 제 1 도전층(163)은 상기 정보 저장막(DA)의 상면 및 상기 반도체 패턴(133)의 측벽과 접촉하도록 형성될 수 있다. 상기 제 1 도전층(163)은 도핑된 반도체 물질로 형성될 수 있다. 일 예로, 상기 제 1 도전층(163)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 이하 도 18에 도시된 바와 같이 채널 구조체들(VS) 상에 도전 라인들(198)이 형성될 수 있다. 상기 도전 라인들(198)은 콘택 플러그들(199)을 통하여 상기 채널 구조체들(VS)과 전기적으로 연결될 수 있다.
본 명세서에서 도 2의 실시예에서는 제 1 도전층을 금속 물질을 포함하는 층으로 예시하였고, 도 18의 실시예에서는 반도체층으로 예시하였으나, 이에 한정되지 않고 상호 물질이 바뀌어 적용될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 메모리 컨트롤러(1312) 및 본 발명의 실시예들에 따른 플래시 메모리(1311)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 버퍼 절연막
110: 희생막 120: 절연막
131: 스페이서 133: 제 1 반도체 패턴
VS: 채널 구조체 150,180: 전극 패턴들
161: 제 2 도전층 162, 163: 제 1 도전층

Claims (11)

  1. 기판 상에 제 1 물질막들 및 제 2 물질막들을 교대로 적층하여 적층 구조체를 형성하는 것;
    상기 적층 구조체를 관통하는 관통 영역을 형성하는 것;
    상기 관통 영역의 측벽 상에 정보 저장막을 형성하는 것;
    상기 정보 저장막의 측벽 상에 상기 기판과 전기적으로 연결되는 제 1 반도체 패턴을 형성하는 것;
    상기 정보 저장막의 상부를 식각하여 상기 제 1 반도체 패턴의 외측벽을 노출하는 제 1 리세스 영역을 형성하는 것; 및
    상기 제 1 리세스 영역 내에 제 1 도전층을 형성하는 것을 포함하되,
    상기 정보 저장막은 상호 식각 선택성이 있는 제 1 막 및 제 2 막을 포함하고,
    상기 정보 저장막의 상부를 식각하는 것은:
    상기 제 1 막의 상부를 선택적으로 제거하여, 상기 제 2 막의 측벽을 노출하는 제 2 리세스 영역을 형성하는 것; 및
    상기 제 2 막을 식각하여 상기 제 1 반도체 패턴의 외측벽을 노출시키는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 물질막들은 산화막을 포함하고, 상기 제 1 막은 상기 제 2 물질막들과 식각 선택성이 있는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 도전층은 금속을 포함하는 물질로 형성되는 반도체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 층의 측벽 상에 상기 관통 영역을 채우는 매립 절연막을 형성하는 것;
    상기 매립 절연막의 상부를 식각하여 제 3 리세스 영역을 형성하는 것; 및
    상기 제 3 리세스 영역 내에 제 2 도전층을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 정보 저장막을 형성하는 것은 상기 관통 영역의 측벽상에 터널 절연막, 전하 저장막, 및 블로킹 절연막을 차례로 형성하는 것을 포함하고,
    상기 정보 저장막의 상부를 식각하는 것은:
    상기 전하 저장막의 상부를 선택적으로 식각하여 상기 터널 절연막 및 상기 블로킹 절연막의 측벽들을 노출하는 것; 및
    상기 터널 절연막 및 상기 블로킹 절연막의 상부를 제거하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  7. 기판;
    상기 기판 상에 제공되고, 복수의 전극들을 포함하는 전극 구조체;
    상기 전극 구조체를 관통하여 상기 기판과 전기적으로 연결되는 채널 구조체; 및
    상기 채널 구조체와 상기 전극들 사이에서 상기 채널 구조체의 측벽을 따라 연장되는 정보 저장막을 포함하고,
    상기 채널 구조체는 상기 전극 구조체를 관통하는 관통 영역 내의 도전 패턴을 포함하고, 상기 도전 패턴은 상기 정보 저장막의 상면 상으로 연장되되,
    상기 도전 패턴은:
    상기 기판과 접촉하는 반도체 패턴; 및
    상기 정보 저장막의 상기 상면 상에서, 상기 반도체 패턴의 외측벽을 감싸는 도전층을 포함하는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 도전층의 하면은 상기 정보 저장막의 상기 상면과 접촉하는 반도체 메모리 소자.
  9. 제 7 항에 있어서,
    상기 도전층은 금속 물질을 포함하는 반도체 메모리 소자.
  10. 제 7 항에 있어서,
    상기 도전층의 측벽은 상기 정보 저장막의 측벽과 정렬되는 반도체 메모리 소자.
  11. 제 7 항에 있어서,
    상기 정보 저장막의 상기 상면은 상기 반도체 패턴의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.



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