KR20180019807A - 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 소자는 메인 영역 및 연장 영역을 포함하는 기판과 기판 상에 적층된 게이트 전극들을 포함하는 전극 구조체를 포함한다. 상기 메인 영역에 제공되고 상기 기판의 상면에 수직한 제 1 방향으로 연장되는 수직 채널 구조체들이 제공된다. 상기 게이트 전극들은 상기 메인 영역으로부터 상기 연장 영역으로 상기 제 1 방향에 수직한 제 2 방향을 따라 연장되는 라인 영역들 및 상기 라인 영역들의 단부에 제공되고 상기 라인 영역들보다 두꺼운 콘택 영역들을 포함하고, 상기 콘택 영역들의 사이의 상기 제 2 방향으로의 이격 거리는 상기 라인 영역들 사이의 상기 제 1 방향으로의 이격 거리보다 크다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 반도체 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 반도체 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명은 공정 단순화가 가능하고, 집적도 및 신뢰성이 증가된 반도체 소자를 제공하기 위한 것이다.
본 발명의 실시예들에 따른 반도체 소자는 메인 영역 및 연장 영역을 포함하는 기판; 상기 기판 상에 적층된 게이트 전극들을 포함하는 전극 구조체; 및 상기 메인 영역에 제공되고 상기 기판의 상면에 수직한 제 1 방향으로 연장되는 수직 채널 구조체들을 포함하고, 상기 게이트 전극들은 상기 메인 영역으로부터 상기 연장 영역으로 상기 제 1 방향에 수직한 제 2 방향을 따라 연장되는 라인 영역들 및 상기 라인 영역들의 단부에 제공되고 상기 라인 영역들보다 두꺼운 콘택 영역들을 포함하고, 상기 콘택 영역들의 사이의 상기 제 2 방향으로의 이격 거리는 상기 라인 영역들 사이의 상기 제 1 방향으로의 이격 거리보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 메인 영역 및 연장 영역을 포함하는 기판; 상기 기판 상에 적층된 게이트 전극들을 포함하는 전극 구조체; 및 상기 메인 영역에 제공되고 상기 전극 구조체를 관통하는 수직 채널 구조체들을 포함하고, 상기 게이트 전극들 각각은 상기 메인 영역으로부터 상기 연장 영역으로 연장되는 라인 영역 및 상기 라인 영역의 단부에 제공되고 상기 라인 영역보다 두꺼운 콘택 영역을 포함하고, 상기 콘택 영역의 상면은 바로 위의 게이트 전극의 라인 영역의 하면보다 높은 레벨에 위치할 수 있다.
본 발명의 실시예들에 따르면, 인접하는 콘택 영역들이 연결되는 브리지가 방지될 수 있다. 또한 콘택 영역들의 두께가 증가되어 이에 연결되는 콘택이 보다 안정적으로 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 7 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19 및 도 21은 본 발명의 실시예들에 따른 연장 영역을 설명하기 위한 사시도들이다.
도 20a 내지 도 20e는 게이트 전극들의 평면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 소자는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 컬럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이(CAR)는 복수 개의 셀 어레이 블록들(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, ... , BLKn) 각각은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 전극들을 포함하는 전극 구조체를 포함할 수 있다. 전극 구조체는 복수 개의 수직 채널 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, ... , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 회로도이다.
도 3을 참조하면, 실시예들에 따른 반도체 소자의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL1)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다. 도 5a 내지 도 5f는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 4 및 도 5a를 참조하면, 기판(100) 상에 전극 구조체들(ST)이 제공될 수 있다. 상기 기판(100)은 제 1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막 중 하나일 수 있다.
상기 전극 구조체들(ST)은 제 1 방향(D1) 및 제 3 방향(D3)과 수직한 제 2 방향(D2)으로 상호 이격될 수 있다. 설명의 간소화를 위하여 2개의 전극 구조체들(ST)이 도시되었으나, 이에 한정되지 않는다.
상기 기판(100)은 메모리 셀들이 제공되는 메인 영역(MR) 및 게이트 전극들(EP)과 배선들의 연결을 위한 연장 영역(ER)을 포함할 수 있다. 상기 메인 영역(MR)에 수직 채널 구조체들(VS)이 제공될 수 있다. 상기 수직 채널 구조체들(VS)은 채널 영역을 포함하며, 상기 전극 구조체들(ST)을 관통하며 메모리 셀들을 구성할 수 있다. 일 예로, 상기 수직 채널 구조체들(VS)은 상기 기판(100)의 상면에 평행한 제 1 방향(D1)을 따라 지그 재그 형태로 배치될 수 있다. 상기 수직 채널 구조체들(VS)에 대해서는 이하 도 6을 참조하여 보다 상세히 설명된다.
상기 게이트 전극들(EP)은 상기 기판(100)의 상면과 수직한 제 3 방향(D3)을 따라 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 게이트 전극들(EP) 사이에는 절연막들(미도시)이 제공되나 설명의 간소화를 위하여 생략되었다. 상기 게이트 전극들(EP) 각각은 제 1 방향(D1)으로 연장되며, 상기 연장 영역(ER)에서 배선들과의 연결을 위한 계단형 구조를 가질 수 있다. 즉, 각 게이트 전극들(EP)은 바로 아래의 게이트 전극(EP) 보다 제 1 방향(D1)으로 짧은 길이를 가지며, 그에 따라 각 게이트 전극들(EP)은 이하 설명될 콘택들과 연결되는 콘택 영역(CR)을 노출할 수 있다.
각 전극 구조체들(ST)에 있어서, 상기 게이트 전극들(EP) 중 최상층(TEP)은 제 2 방향(D2)으로 분리된 복수의 패턴들을 포함할 수 있다. 일 예로, 상기 최상층(TEP)은 도 3을 참조하여 설명된 스트링 선택 라인들에 해당할 수 있다. 상기 최상층(TEP)뿐 아니라, 상기 최상층(TEP) 바로 아래의 게이트 전극들도 스트링 선택 라인들에 해당할 수 있으며, 이 경우 해당 층은 상기 최상층(TEP)과 같이 제 2 방향(D2)으로 분리된 복수의 패턴들을 포함할 수 있다.
도 5a 내지 도 5f에 도시된 바와 같이, 각 게이트 전극들(EP)은 상기 메인 영역(MR)으로부터 상기 연장 영역(ER)으로 연장되는 라인 영역(LR) 및 상기 라인 영역(LR)의 단부에 제공되고 상기 라인 영역(LR)보다 두꺼운 콘택 영역(CR)을 포함할 수 있다. 상기 콘택 영역들(CR)은 배선과의 연결을 위한 콘택들(CT)과 결합되는 부분일 수 있다. 즉, 상기 콘택들(CT)의 하부는 상기 콘택 영역들(CR)의 상면 아래로 삽입될 수 있다.
상기 콘택 영역들(CR)은 상기 라인 영역들(LR)과 연결되는 하부(P1) 및 상기 하부(P1) 상의 상부(P2)를 포함할 수 있다. 상기 하부(P1)는 상기 라인 영역들(LR)과 제 3 방향(D3)으로의 두께가 실질적으로 동일한 영역이며, 상기 상부(P2)는 상기 라인 영역(LR)의 상면으로부터 돌출된 부분일 수 있다. 일 예로, 상기 콘택 영역들(CR)의 두께는 상기 라인 영역들(LR)의 두께의 약 1.1 내지 2.0배일 수 있다. 상기 콘택 영역들(CR)의 두께가 상기 라인 영역들(LR)의 두께보다 상대적으로 두꺼우므로, 상기 콘택들(CT)을 형성하기 위한 콘택 홀들의 형성 공정 시 상기 콘택 영역들(CR)이 관통되는 현상이 방지될 수 있다.
인접하는 상기 콘택 영역들(CR)은 서로 일정 거리 이상 이격될 수 있다. 일 예로, 상기 콘택 영역들(CR)의 제 1 방향(D1)으로의 이격 거리(d2)는 라인 영역들(LR) 사이의 제 3 방향(D3)으로의 이격 거리(d1)보다 클 수 있다. 일 예로, 상기 전극 구조체(ST)가 제 3 방향(D3)으로 인접한 제 1 게이트 전극(EP1) 및 제 2 게이트 전극(EP2)을 포함하는 경우, 상기 제 1 게이트 전극(EP1)의 콘택 영역(CR)과 상기 제 2 게이트 전극(EP2)의 콘택 영역(CR) 사이의 거리(d2)는 상기 제 1 게이트 전극(EP1)의 라인 영역(LR)의 하면과 상기 제 2 게이트 전극(EP2)의 라인 영역(LR)의 상면 사이의 거리(d1)보다 클 수 있다. 이와 같은 콘택 영역들(CR) 사이의 이격 거리에 의하여, 상기 게이트 전극들(EP)의 형성 시 인접 게이트 전극들(EP)이 서로 연결되는 브리지 현상이 방지될 수 있다.
본 발명의 실시예들에 따르면, 도 5a와 같이 하층의 콘택 영역(CR)의 상면은 바로 그 위에 배치되는 상층의 콘택 영역(CR)의 하면과 동일한 레벨이거나 더 낮을 수 있다. 다른 실시예들에 따르면, 도 5b에 도시된 바와 같이, 하층의 콘택 영역들(CR)의 상면들은 상층의 콘택 영역들(CR)의 하면들보다 높은 레벨에 배치될 수 있다. 일 예로, 상기 제 2 게이트 전극(EP2)의 상부(P2)의 두께(d3)는 상기 제 1 게이트 전극(EP1)의 라인 영역(LR)과 상기 제 2 게이트 전극(EP2)의 라인 영역 사이의 거리(d1)보다 클 수 있다.
본 발명의 실시예들에 따르면, 도 5a와 같이 상기 상부(P2)의 측벽(SW)은 상기 기판(100)의 상면에 실질적으로 수직할 수 있다. 다른 실시예들에 따르면, 도 5c에 도시된 바와 같이, 상기 라인 영역들(LR)의 상면들과 상기 상부(P2)의 측벽들(SW)은 예각을 이룰 수 있다.
본 발명의 실시예들에 따르면, 도 5a와 같이 상기 콘택 영역들(CR)은 실질적으로 동일한 두께를 가질 수 있다. 다른 실시예들에 따르면, 도 5d에 도시된 바와 같이, 상기 콘택 영역들(CR)의 두께는 상기 라인 영역들(LR)로부터 멀어질수록 증가될 수 있다.
본 발명의 실시예들에 따르면, 도 5a와 같이 상기 하부(P1)의 측벽은 상기 상부(P2)의 측벽과 정렬될 수 있다. 다른 실시예들에 따르면, 도 5e에 도시된 바와 같이, 상기 상부(P2)의 측벽은 상기 하부(P1)의 측벽으로부터 제 1 방향(D1)으로 돌출될 수 있다.
본 발명의 실시예들에 따르면, 도 5a와 같이 상기 라인 영역들(LR)은 상면이 평평할 수 있다. 다른 실시예들에 따르면, 도 5f에 도시된 바와 같이, 상기 라인 영역들(LR)은 상기 콘택 영역들(CR)에 인접한 영역에 상면이 리세스된 리세스 영역들(PS, 이하 제 1 리세스 영역들)을 포함할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 기판(100) 상에 전극 구조체가 제공되고, 상기 전극 구조체는 차례로 적층된 게이트 전극들(EP)을 포함할 수 있다. 상기 게이트 전극들(EP) 중 상기 기판(100)과 가장 가까운 한 개의 층 또는 두 개의 층은 도 3을 참조하여 설명된 접지 선택 라인(GSL)에 해당할 수 있다. 상기 게이트 전극들(EP) 중 상기 기판(100)에서 가장 먼 한 개의 층 또는 두 개의 층은 도 3을 참조하여 설명된 스트링 선택 라인(SSL1, SSL2)에 해당할 수 있다. 그 외의 게이트 전극들(EP)은 도 3의 워드 라인들(WL0-WLn, DWL)에 해당할 수 있다. 상기 게이트 전극들(EP)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 수직적으로 12개가 적층된 것으로 도시되었으나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
상기 기판(100)과 최하층 게이트 전극 사이에 버퍼 절연막이 제공될 수 있다. 상기 버퍼 절연막은 실리콘 산화막일 수 있다. 수직적으로 적층된 상기 게이트 전극들(EP) 사이에 절연 패턴들(110)이 제공될 수 있다. 상기 절연 패턴들(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 절연 패턴들(110)의 두께는 동일할 수 있으나, 이에 한정되지 않는다. 일 예로, 최상층 절연 패턴의 두께는 그 아래의 절연 패턴들(110) 보다 두꺼울 수 있다.
상기 기판(100)은 메모리 셀들이 제공되는 메인 영역(MR) 및 게이트 전극들(EP)과 배선들의 연결을 위한 연장 영역(ER)을 포함할 수 있다. 상기 메인 영역(MR)에 수직 채널 구조체들(VS)이 제공될 수 있다. 상기 수직 채널 구조체들(VS)은 상기 게이트 전극들(EP)을 관통할 수 있다. 상기 수직 채널 구조체들(VS) 각각은 하부 반도체 패턴(135) 및 상기 하부 반도체 패턴(135) 상의 상부 반도체 패턴(132)을 포함할 수 있다. 상기 하부 반도체 패턴(135) 및 상기 상부 반도체 패턴(132)은 트랜지스터들의 채널이 형성되는 영역일 수 있다. 상기 하부 반도체 패턴(135) 및 상기 상부 반도체 패턴(132)은 실리콘, 게르마늄 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 일 예로, 상기 하부 반도체 패턴(135) 및 상기 상부 반도체 패턴(132) 각각은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 상기 하부 반도체 패턴(135) 및 상기 상부 반도체 패턴(132)은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
상기 상부 반도체 패턴(132)과 상기 게이트 전극들(EP) 사이에 정보 저장막(131)이 제공될 수 있다. 상기 정보 저장막(131)은 상기 상부 반도체 패턴(132) 상에 차례로 적층된 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함할 수 있다. 도시를 생략하였으나, 상기 하부 반도체 패턴(135)과 최하층 게이트 전극(EP) 사이에 게이트 절연막이 제공될 수 있다. 일 예로, 상기 게이트 절연막은 실리콘 산화물을 포함할 수 있다.
상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 하프늄 산화막, 알루미늄 산화막 및/또는 실리콘 산화막을 포함할 수 있으며, 하프늄 산화막, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막은 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 더 포함할 수 있다. 다른 실시예들에 있어서, 상기 정보 저장막(131)은 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
상기 수직 채널 구조체들(VS) 각각은 상기 상부 반도체 패턴(132)에 의하여 둘러싸인 매립 절연 패턴(133)을 포함할 수 있다. 상기 매립 절연 패턴(133)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 이와는 달리, 상기 매립 절연 패턴(133)은 생략될 수 있다.
상기 수직 채널 구조체들(VS)의 상부에 도전 패턴들(137)이 제공될 수 있다. 상기 도전 패턴들(137)은 도핑된 반도체 또는 금속 물질을 포함할 수 있다. 일 예로, 상기 도전 패턴들(137)은 상기 상부 반도체 패턴(132)과 동일 물질을 포함할 수 있다. 일 예로, 상기 도전 패턴들(137)은 도핑된 폴리 실리콘을 포함할 수 있다. 상기 전극 구조체를 덮는 층간 절연막(190)이 제공될 수 있다. 상기 층간 절연막(190)은 실리콘 산화막을 포함할 수 있다.
상기 게이트 전극들(EP)은 도 4 및 도 5a 내지 도 5f를 참조하여 설명된 콘택 영역들(CR)을 포함할 수 있다. 본 실시예에 있어서, 상기 콘택 영역들(CR)의 측벽 상에 스페이서들(114)이 제공될 수 있다. 일 예로, 상기 스페이서들(114)은 상기 절연 패턴들(110) 상에 제공될 수 있다. 즉, 상기 절연 패턴들(110) 각각은 이와 접하고 그 위에 제공되는 게이트 전극(EP)보다 제 1 방향(D1)으로 돌출될 수 있으며, 상기 스페이서들(114)은 돌출된 절연 패턴들(110)의 상면들 상에 각각 제공될 수 있다. 도시된 바와는 달리, 상기 절연 패턴들(110)은 상기 게이트 전극들(EP)로부터 제 1 방향(D1)으로 돌출되지 않을 수 있으며, 상기 스페이서들(114)은 그 아래의 게이트 전극들(EP)의 상면들과 접할 수 있다. 상기 스페이서들(114) 각각은 이와 인접한 한 쌍의 콘택 영역들(CR)의 측벽들과 접할 수 있다. 상기 스페이서들(114)은 상기 절연 패턴들(110)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 스페이서들(114)은 실리콘 산화물을 포함할 수 있다. 상기 스페이서들(114)에 의하여 인접한 콘택 영역들(CR) 사이의 이격 거리가 확보될 수 있다.
도 7 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 기판(100) 상에 버퍼 절연막을 형성한 후, 절연 패턴들(110) 및 희생 패턴들(120)이 교대로 반복하여 형성될 수 있다. 일 예로, 상기 버퍼 유전막은 열산화 공정으로 형성될 수 있다. 상기 희생 패턴들(120)은 상기 절연 패턴들(110)에 대하여 식각 특성이 다른 물질을 포함할 수 있다. 일 예로, 상기 희생 패턴들(120)은 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 상기 희생 패턴들(120) 및 상기 절연 패턴들(110)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
상기 희생 패턴들(120) 및 상기 절연 패턴들(110)을 관통하는 수직 채널 구조체들(VS)이 형성될 수 있다. 상기 수직 채널 구조체들(VS)은 상기 기판(100)의 메인 영역(MR) 상에 상기 희생 패턴들(120) 및 상기 절연 패턴들(110)을 관통하는 수직 홀들을 형성하고, 상기 수직 홀들 내에 형성될 수 있다. 상기 수직 홀들 각각의 하부에 상기 기판(100)의 상면을 씨드(seed)로 하는 에피택시얼 공정이 수행되어 하부 반도체 패턴들(135)이 형성될 수 있다. 상기 하부 반도체 패턴들(135)은 실질적으로 단결정인 실리콘으로 성장될 수 있다. 다른 실시예들에 있어서, 상기 하부 반도체 패턴들(135)의 형성 공정은 생략될 수 있다.
상기 하부 반도체 패턴들(135)이 형성된 수직 홀들 내에 정보 저장막(131)이 형성될 수 있다. 상기 정보 저장막(131)은 수직 홀들의 측벽 상에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 다른 실시예들에 있어서, 상기 정보 저장막(131)을 구성하는 블로킹 절연막, 전하 저장막, 및 터널 절연막 중 적어도 하나 이상은 본 단계에서 생략될 수 있으며, 이하 도 12를 참조하여 설명되는 공정 이후에 형성될 수 있다.
상기 정보 저장막(131)을 관통하여 상기 하부 반도체 패턴들(135)과 연결되는 상부 반도체 패턴들(132)이 형성될 수 있다. 일 예로, 상기 상부 반도체 패턴들(132)을 형성하는 공정은 상기 정보 저장막(131)의 하부를 관통하기 위한 스페이서 공정 및 복수의 반도체층의 형성 공정을 포함할 수 있다.
상기 상부 반도체 패턴들(132)이 제공된 수직 홀들 내에 상기 수직 홀들을 채우는 매립 절연 패턴들(133)이 형성될 수 있다. 상기 상부 반도체 패턴들(132) 및 상기 매립 절연 패턴들(133)의 상부들이 리세스된 후, 리세스된 영역들 내에 도전 패턴들(137)이 형성될 수 있다.
상기 연장 영역(ER) 상의 상기 희생 패턴들(120) 및 상기 절연 패턴들(110)의 일부들이 식각되어 계단형 구조가 형성될 수 있다. 일 예로, 계단형 구조는 마스크 패턴(미도시)을 형성한 후, 마스크 패턴의 폭을 점진적으로 축소하며 그 아래에 제공된 상기 희생 패턴들(120) 및 상기 절연 패턴들(110)을 차례로 식각하는 공정을 포함할 수 있다. 상기 절연 패턴들(110) 각각은 그 아래의 희생 패턴들(120) 상에 일부가 잔류되는 것으로 도시되었으나, 이와는 달리 그 위의 희생 패턴들(120)의 측벽과 정렬되도록 형성될 수 있다.
도 8 및 도 9를 참조하여, 상기 계단형 구조를 덮는 제 1 절연막(113)이 형성된 후, 에치-백 공정이 수행되어 스페이서들(114)이 형성될 수 있다. 일 예로, 상기 제 1 절연막(113)은 특정 식각 레시피에서 상기 희생 패턴들(120)과 식각 선택성을 가지나 상기 절연 패턴들(110)과는 식각 선택성이 없는 물질로 형성될 수 있다. 일 예로, 상기 제 1 절연막(113)은 상기 절연 패턴들(110)과 동일한 물질로 형성될 수 있다.
도 10 및 도 11을 참조하여, 상기 스페이서들(114)이 형성된 결과물 상에 제 2 절연막(115)을 형성한 후, 에치-백 공정을 수행하여 상기 희생 패턴들(120)의 단부들 상에 희생 패드들(116)이 형성될 수 있다. 일 예로, 상기 제 2 절연막(115)은 상기 희생 패턴들(120)과 동일한 식각 특성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제 2 절연막(115)은 실리콘 질화막일 수 있다.
상기 희생 패드들(116)의 형상에 따라 도 5a 내지 도 5f를 참조하여 설명된 바와 같이 콘택 영역들(CR)의 형상이 결정될 수 있다. 일 예로, 상기 희생 패드들(116) 각각의 일 측벽은 상기 스페이서들(114) 각각의 일 측벽과 접할 수 있으며, 그 결과, 상기 상기 희생 패드들(116)의 일 측벽들은 상기 스페이서들(114)의 측벽 프로파일을 따라 형성될 수 있다. 이후, 공정에 의하여 형성된 콘택 영역들(CR)은 도 5c와 같이 경사진 측벽을 갖도록 형성될 수 있다.
도 12를 참조하여, 상기 계단형 구조를 덮는 층간 절연막(190)이 형성된 후, 상기 희생 패턴들(120) 및 상기 희생 패드들(116)이 선택적으로 제거되어 게이트 영역들(RS)이 형성될 수 있다. 일 예로, 상기 층간 절연막(190)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 희생 패턴들(120) 및 상기 희생 패드들(116)이 실리콘 질화막을 포함하고, 상기 절연 패턴들(110) 및 상기 스페이서들(114)이 실리콘 산화막을 포함하는 경우, 상기 게이트 영역들(RS)의 형성은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 게이트 영역들(RS)에 의하여 상기 수직 채널 구조체들(VS) 의 측벽의 일부분들이 노출될 수 있다. 이와 같은 식각 공정은 상기 희생 패턴들(120) 및 상기 절연 패턴들(110)을 패터닝하여 도 4를 참조하여 설명된 전극 구조체들(ST) 사이의 이격 공간에 상응하는 영역을 형성한 후 진행될 수 있다.
도 6을 다시 참조하여, 상기 게이트 영역들(RS)을 채우는 게이트 전극들(EP)이 형성될 수 있다. 일 예로, 상기 게이트 전극들(EP)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극들(EP)의 형상은 상기 게이트 영역들(RS)의 형상에 대응되므로, 상기 희생 패드들(116)이 제거된 영역들을 채우는 콘택 영역들(CR)이 형성될 수 있다. 이후, 상기 콘택 영역들(CR)에 접속되는 콘택들(도 5a 내지 도 5f참조)이 형성되고 상기 콘택들 상에 배선층들이 형성될 수 있다.
본 발명의 실시예들에 따르면, 일정거리 이상 이격된 콘택 영역들(CR)이 형성될 수 있다. 즉, 상기 콘택 영역들(CR)은 상기 스페이서들(114)의 폭만큼 이격되어 형성되므로 상기 게이트 전극들(EP)의 형성을 위한 증착 공정에서 상기 콘택 영역들(CR)이 서로 연결될 가능성을 줄일 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 13을 참조하면, 본 실시예에 따른 반도체 소자의 게이트 전극들(EP)은 도 5f와 유사하게 콘택 영역들(CR)에 인접한 부분의 상면이 리세스된 제 1 리세스 영역들(PS)을 포함할 수 있다. 또한, 상기 콘택 영역들(CR)에 인접한 절연 패턴들(110)의 측벽들이 리세스된 제 2 리세스 영역들(LS)이 제공될 수 있다. 상기 제 1 리세스 영역들(PS) 및 상기 제 2 리세스 영역들(LS)을 채우는 갭필 패턴들(118)이 제공될 수 있다. 상기 갭필 패턴들(118)은 상기 절연 패턴들(110)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 갭필 패턴들(118)은 실리콘 산화물을 포함할 수 있다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하여, 도 7에 도시된 결과물 상에 식각 공정이 수행되어 제 1 리세스 영역들(PS) 및 제 2 리세스 영역들(LS)이 형성될 수 있다. 상기 식각 공정은 희생 패턴들(120)의 식각을 최소화하며 상기 절연 패턴들(110)을 선택적으로 제거할 수 있는 공정으로 수행될 수 있다. 그 결과, 상기 절연 패턴들(110)의 측벽들이 리세스되어 제 2 리세스 영역들(LS)이 형성될 수 있다. 상기 식각 공정의 선택성은 코너 부분들, 일 예로 상기 희생 패턴(120)의 측벽에 인접한 부분들에서 상대적으로 낮아질 수 있으며, 그 결과, 상기 희생 패턴들(120)의 상면의 일부가 함께 제거되어 제 1 리세스 영역들(PS)이 형성될 수 있다.
도 15를 참조하여, 상기 제 1 및 제 2 리세스 영역들(PS, LS)이 형성된 결과물 상에 제 3 절연막(117)이 형성될 수 있다. 상기 제 3 절연막(117)은 상기 절연 패턴들(110)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 3 절연막(117)은 실리콘 산화물을 포함할 수 있다. 상기 제 3 절연막(117)은 상기 제 1 및 제 2 리세스 영역들(PS, LS)을 채울 수 있다.
도 16 및 도 17을 참조하여, 상기 제 3 절연막(117)에 이온 주입 공정(IP)이 수행될 수 있다. 상기 이온 주입 공정은 p형 불순물 원소의 주입 공정을 포함할 수 있다. 상기 이온 주입 공정(IP)은 상기 연장 영역(ER)에 한정되어 수행되거나, 경사 이온 주입(tilt angle ion implantation) 방식으로 수행될 수 있다. 상기 p형 불순물 원소가 주입된 상기 제 3 절연막(117)의 부분들은 희생 패드들(119)이 될 수 있다. 상기 희생 패드들(119)로 변화되지 않은 상기 제 3 절연막(117)의 부분들은 이하 갭필 패턴들(118)로 정의될 수 있다. 상기 희생 패드들(119)은 상기 희생 패턴들(120)과 유사한 식각 특성을 가질 수 있다.
도 18을 참조하여, 상기 계단형 구조를 덮는 층간 절연막(190)이 형성된 후, 상기 희생 패턴들(120) 및 상기 희생 패드들(119)이 선택적으로 제거되어 게이트 영역들(RS)이 형성될 수 있다. 상술한 바와 같이, 상기 희생 패드들(119)은 상기 희생 패턴들(120)과 유사한 식각 특성을 가지므로 상기 희생 패턴들(120)과 함께 제거될 수 있으며, 상기 갭필 패턴들(118)은 상기 절연 패턴들(110)과 함께 제거되지 않고 잔류될 수 있다. 이후, 도 13에 도시된 바와 같이 상기 게이트 영역들(RS)을 채우는 게이트 전극들(EP)이 형성될 수 있다.
상기 연장 영역(ER)의 계단형 구조는 이를 형성하기 위한 마스크 패턴의 형상에 따라 다양하게 변형될 수 있다. 도 19 및 도 21은 본 발명의 실시예들에 따른 계단형 구조를 설명하기 위한 사시도들이다. 도 20a 내지 도 20e는 게이트 전극들의 평면도들이다. 이하 도 19, 도 20a 내지 도 20e, 및 도 21을 참조하여 본 발명의 실시예들에 따른 연장 영역(ER)이 설명된다.
도 19 및 도 21을 참조하여, 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상에 배치된 복수의 전극 구조체들(ST1, ST2)을 포함할 수 있다. 상기 제 1 전극 구조체(ST1)와 상기 제 2 전극 구조체(ST2)는 제 1 방향(D1)과 평행한 가상선을 기준으로 미러(mirror) 대칭적으로 배치될 수 있다. 각 전극 구조체들(ST1, ST2)은 상기 기판(100) 상에 차례로 적층된 게이트 전극들(EP)을 포함할 수 있다. 상기 게이트 전극들(EP) 사이에는 절연 패턴들이 제공될 수 있다. 상기 게이트 전극들(EP)은 그 단부들에 콘택 영역들을 포함할 수 있다. 상기 전극 구조체들(ST1, ST2)은 콘택 영역들이 제 1 방향(D1)을 따라 배열된 제 1 계단 구조 및 제 2 방향(D2)을 따라 배열된 제 2 계단 구조를 포함할 수 있다. 보다 구체적으로, 상기 콘택 영역들은 상기 게이트 전극들의 수직적 위치에 따라 서로 다른 형상을 갖는 하부 콘택 영역(LP), 중간 콘택 영역(MP) 및 상부 콘택 영역(UP)을 포함할 수 있다.
일 예로, 도 19를 참조하면 하부 콘택 영역들(LP)을 포함하는 하부 전극들을 포함하는 하부 적층체(10)는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 계단 구조를 가질 수 있다. 상기 중간 콘택 영역(MP)을 포함하는 중간 전극들을 포함하는 중간 적층체들(20) 각각은 제 2 방향(D2)을 따라 형성된 계단 구조를 포함하고, 복수의 중간 적층체들(20)은 제 1 방향(D1)을 따라 계단 구조를 가질 수 있다. 상부 콘택 영역들(UP)을 포함하는 상부 전극들을 포함하는 상부 적층체(30)은 제 1 방향(D1)을 따라 계단 구조를 가질 수 있다. 상기 상부 적층체(30) 중 최하층의 상부 전극 상에 더미 적층체(40)가 배치될 수 있다.
상기 게이트 전극들 각각은 바로 위에 배치되는 게이트 전극의 형상에 따라 콘택 영역의 형상이 결정될 수 있다. 도 20a 내지 도 20e을 참조하여 각 게이트 전극들의 콘택 영역이 설명된다. 도 20a 내지 도 20e는 도 19의 게이트 전극들 중 일부만 도시하였으나, 도시되지 않은 도 19의 게이트 전극들 및 도 21의 게이트 전극들, 보다 구체적으로는 콘택 영역들의 형상은 이로부터 유추될 수 있다.
도 20a는 도 19의 상기 하부 적층체(10) 중 최하층(10a)의 평면도이며, 도 20b는 도 19의 상기 하부 적층체(10) 중 아래에서 세번째 층(10c)의 평면도이다. 도 20c는 도 19의 상기 중간 적층체(20) 중 최하층(20a)의 평면도이며, 도 20d는 도 19의 상기 중간 적층체(20) 중 아래에서 세 번째 층(20c)의 평면도이다. 도 20d는 상기 상부 적층체(30) 중 최하층(30d)의 평면도이다. 각 도면들에서 점선은 그 위의 게이트 전극들의 형상에 대응될 수 있다. 상기 콘택 영역들(LP, MP, CP)은 도 5a 내지 도 5f에 도시된 하부(P1) 및 상부(P2)를 포함하는 상대적으로 두꺼운 영역일 수 있다. 도시된 바와 같이, 일부의 콘택 영역들은 평면적으로 사각 형상을 가질 수 있으나 이에 한정되지 않는다. 일 예로, 한 쌍의 게이트 전극들을 기준으로, 상부 게이트 전극이 제 1 측벽 및 상기 제 1 측벽과 연결되는 제 2 측벽을 포함하고, 상기 제 1 측벽 및 상기 제 2 측벽이 하부 게이트 전극 상에 배치되는 경우, 하부 게이트 전극의 콘택 영역은 상기 제 1 측벽을 따라 연장되는 부분 및 상기 제 2 측벽을 따라 연장되는 부분을 포함할 수 있다. 일 예로, 도 20a, 도 20b, 및 도 20e에 도시된 바와 같이, 일부 콘택 영역들은 제 1 방향(D1)으로 연장되는 부분 및 제 2 방향(D2)으로 연장되는 부분을 모두 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 메인 영역 및 연장 영역을 포함하는 기판;
    상기 기판 상에 적층된 게이트 전극들을 포함하는 전극 구조체; 및
    상기 메인 영역에 제공되고 상기 기판의 상면에 수직한 제 1 방향으로 연장되는 수직 채널 구조체들을 포함하고,
    상기 게이트 전극들은 상기 메인 영역으로부터 상기 연장 영역으로 상기 제 1 방향에 수직한 제 2 방향을 따라 연장되는 라인 영역들 및 상기 라인 영역들의 단부에 제공되고 상기 라인 영역들보다 두꺼운 콘택 영역들을 포함하고,
    상기 콘택 영역들의 사이의 상기 제 2 방향으로의 이격 거리는 상기 라인 영역들 사이의 상기 제 1 방향으로의 이격 거리보다 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극들은 상기 제 1 방향으로 인접한 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극 아래에 제공되고,
    상기 제 1 게이트 전극은 제 1 라인 영역 및 제 1 콘택 영역을 포함하고, 상기 제 2 게이트 전극은 제 2 라인 영역 및 제 2 콘택 영역을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 콘택 영역과 상기 제 2 콘택 영역 사이의 거리는 상기 제 1 라인 영역의 하면과 상기 제 2 라인 영역의 상면 사이의 거리보다 큰 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제 2 콘택 영역의 상면은 상기 제 1 콘택 영역의 하면보다 높은 레벨에 위치하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 제 1 콘택 영역은 제 1 측벽 및 상기 제 1 측벽과 연결되는 제 2 측벽을 포함하고,
    상기 제 2 콘택 영역은 상기 제 1 측벽을 따라 연장되는 제 1 부분 및 상기 제 2 측벽을 따라 연장되는 제 2 부분을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 콘택 영역들의 측벽은 이와 연결되는 상기 라인 영역들의 상면과 예각을 이루는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 콘택 영역들은 상기 라인 영역들로부터 멀어질수록 두께가 얇아지는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 콘택 영역들 각각은 상기 라인 영역들과 연결되는 하부 및 상기 하부로부터 상기 라인 영역들의 상면 위로 돌출되는 상부를 포함하고,
    상기 상부의 측벽은 상기 하부의 측벽으로부터 상기 제 2 방향으로 돌출된 반도체 소자.
  9. 제 1 항에 있어서,
    상기 라인 영역들은 상기 콘택 영역들과 인접한 영역에 상면이 리세스된 영역을 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 전극 구조체는 상기 콘택 영역들이 상기 제 2 방향을 따라 배열된 제 1 계단 구조 및 상기 콘택 영역들이 상기 제 2 방향 및 상기 제 1 방향과 수직한 제 3 방향을 따라 배열된 제 2 계단 구조를 포함하는 반도체 소자.

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