KR20150032583A - 높은 다이 파괴 강도 및 깨끗한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭 - Google Patents

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Abstract

실시예들에서, 초기 레이저 스크라이빙 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 구현된다. 레이저 스크라이빙 프로세스는, 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게 제거하기 위해 사용될 수 있다. 그 후에, 웨이퍼 또는 기판의 노출 시에, 또는 웨이퍼 또는 기판의 부분적인 에칭 시에, 레이저 에칭 프로세스가 종료될 수 있다. 실시예들에서, 멀티-플라즈마 에칭 접근법은 웨이퍼들을 다이싱하기 위해 채용되며, 그 접근법에서, 이방성 에칭 후에 다이 측벽을 개선하기 위해 등방성 에칭이 채용된다. 등방성 에칭은, 다이 싱귤레이션 후의 이방성으로 에칭된 다이 측벽들로부터, 이방성 에칭 부산물들, 거칠기, 및/또는 스캘럽핑(scalloping)을 제거한다.

Description

높은 다이 파괴 강도 및 깨끗한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭{LASER SCRIBING AND PLASMA ETCH FOR HIGH DIE BREAK STRENGTH AND CLEAN SIDEWALL}
관련된 출원들에 대한 상호 참조
본원은, 발명의 명칭이 "LASER SCRIBING AND PLASMA ETCH FOR HIGH DIE BREAK STRENGTH AND CLEAN SIDEWALL"이고 2013년 3월 15일자로 출원된 미국 가출원 번호 제61/791,048호, 및 발명의 명칭이 "LASER SCRIBING AND PLASMA ETCH FOR HIGH DIE BREAK STRENGTH AND CLEAN SIDEWALL"이고 2012년 7월 13일자로 출원된 미국 가출원 번호 제61/671,637호를 우선권으로 주장하며, 이들 미국 가출원들의 전체 내용은 이로써, 모든 목적들에 대해 이들의 전체가 인용에 의해 포함된다.
본 발명의 실시예들은 반도체 프로세싱의 분야에 관한 것이고, 특히, 반도체 웨이퍼들을 다이싱(dicing)하는 방법들에 관한 것이며, 각각의 웨이퍼는 복수의 집적 회로(integrated circuit)들을 위에 갖는다.
반도체 웨이퍼 프로세싱에서, 실리콘 또는 다른 반도체 재료로 구성된 웨이퍼(또한 기판이라고 지칭됨) 상에 집적 회로들이 형성된다. 일반적으로, 집적 회로들을 형성하기 위해, 반전도성(semiconducting), 전도성, 또는 절연성인 다양한 재료들의 층들이 활용된다. 이러한 재료들은, 집적 회로들을 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여, 도핑, 증착, 및 에칭된다. 다이스(dice) 또는 다이(die)들이라고 알려져 있는, 집적 회로들을 포함하는 다수의 개별적인 구역들을 형성하기 위해, 각각의 웨이퍼가 프로세싱된다.
집적 회로 형성 프로세스 후에, 웨이퍼는, 패키징을 위해 또는 더 큰 회로들 내의 패키징되지 않은(unpackaged) 형태의 사용을 위해, 개별적인 다이를 서로로부터 분리시키도록 "다이싱된다(diced)". 웨이퍼 다이싱을 위해 사용되는 2개의 주요 기법들은 스크라이빙(scribing) 및 쏘잉(sawing)이다. 스크라이빙의 경우에는, 다이아몬드 팁형 스크라이브(diamond tipped scribe)가, 미리-형성된 스크라이브 라인들을 따라 웨이퍼 표면에 걸쳐 이동된다. 이러한 스크라이브 라인들은 다이들 사이의 공간들을 따라 연장된다. 이러한 공간들은 일반적으로 "스트리트(street)들"이라고 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라 웨이퍼 표면에 얕은 스크래치(scratch)들을 형성한다. 예컨대 롤러를 이용하여 압력을 가할 시에, 웨이퍼는 스크라이브 라인들을 따라 분리된다. 웨이퍼에서의 파괴(break)들은 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mils(천분의 1인치) 또는 그 미만인 웨이퍼들에 대해 사용될 수 있다. 더 두꺼운 웨이퍼들에 있어서, 현재, 쏘잉이 다이싱을 위한 바람직한 방법이다.
쏘잉의 경우에, 고 분당 회전수로 회전하는 다이아몬드 팁형 톱(saw)이 웨이퍼 표면과 접촉하고 스트리트들을 따라 웨이퍼를 쏘잉한다. 웨이퍼는 막 프레임(film frame)에 걸쳐 신장된(stretched) 접착 막(adhesive film)과 같은 지지 부재 상에 탑재되고, 톱은 수직 및 수평 스트리트들 양자 모두에 반복적으로 적용된다. 스크라이빙 또는 쏘잉에 대한 하나의 문제는, 다이스의 절단된 에지들을 따라 칩(chip)들 및 가우지(gouge)들이 형성될 수 있는 것이다. 부가하여, 크랙(crack)들이 형성될 수 있고, 다이들의 에지들로부터 기판 내로 전파(propagate)될 수 있고, 집적 회로를 동작되지 않게 할 수 있다. 칩핑(chipping) 및 크래킹(cracking)은 특히 스크라이빙의 경우에 문제가 되는데, 이는, 정사각형 또는 직사각형 다이의 일 측(side)만이 결정 구조의 방향으로 스크라이빙될 수 있기 때문이다. 결과적으로, 다이의 다른 측의 클리빙(cleaving)은 들쭉날쭉한(jagged) 분리 라인을 초래한다. 칩핑 및 크래킹 때문에, 집적 회로들에 대한 손상을 방지하기 위하여, 웨이퍼 상의 다이들 사이에 부가적인 간격이 요구되고, 예컨대, 칩들 및 크랙들은 실제 집적 회로들로부터 거리를 두고 유지된다. 간격 요구조건들의 결과로서, 표준 사이즈의 웨이퍼 상에 그렇게 많은 다이들이 형성될 수 없고, 그렇지 않으면 회로를 위해 사용될 수 있는 웨이퍼 부지(real estate)가 낭비된다. 톱의 사용은 반도체 웨이퍼 상의 부지의 낭비를 악화시킨다. 톱의 블레이드(blade)는 두께가 대략 15 미크론이다. 따라서, 톱에 의해 이루어지는 컷(cut) 주변의 크래킹 및 다른 손상이 집적 회로들을 손상시키지 않는 것을 보장하기 위해, 종종, 다이들 각각의 회로가 300 내지 500 미크론만큼 분리되어야만 한다. 게다가, 컷팅(cutting) 후에, 쏘잉 프로세스로부터 초래된 입자들 및 다른 오염물들을 제거하기 위하여, 각각의 다이는 충분한(substantial) 세정(cleaning)을 요구한다.
플라즈마 다이싱이 또한 사용되어 왔지만, 마찬가지로, 제한들을 가질 수 있다. 예컨대, 플라즈마 다이싱의 구현을 방해하는 하나의 제한은 비용일 수 있다. 레지스트(resist)를 패터닝하기 위한 표준 리소그래피(lithography) 동작은 구현 비용을 매우 높게 만들 수 있다. 플라즈마 다이싱의 구현을 방해하는 것이 가능한 다른 제한은, 스트리트들을 따르는 다이싱에서 일반적으로 조우되는(encountered) 금속들(예컨대, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 처리량(throughput) 제한들을 생성할 수 있다는 것이다.
본 발명의 하나 또는 그 초과의 실시예들은 복수의 집적 회로들(IC들)을 포함하는 반도체 웨이퍼를 다이싱하는 방법들에 관한 것이다.
일 실시예에서, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법은, 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반한다. 마스크는 집적 회로들을 덮고 보호한다. 방법은 또한, 갭(gap)들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 구역들을 노출시키기 위해, 레이저 스크라이빙 프로세스로 마스크를 패터닝하는 단계를 수반한다. 방법은 또한, 집적 회로들을 싱귤레이팅(singulate)하기 위해, 기판을 완전히 통해(completely through), 에칭된 트렌치를 전진(advance)시키도록, 패터닝된 마스크에서의 갭들을 통해 반도체 웨이퍼를 이방성으로(anisotropically) 에칭하는 단계를 수반한다. 방법은 또한, 이방성으로 에칭된 트렌치를 등방성으로 에칭하는 단계를 수반한다.
하나 또는 그 초과의 실시예들은, 복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템에 관한 것이다. 일 실시예에서, 시스템은, 다층(multi-layered) 마스크를 패터닝하고, IC들 사이의 기판의 구역들을 노출시키기 위한 레이저 스크라이브 모듈을 포함한다. 시스템은 또한, 레이저 스크라이빙 후에 남아있는 기판의 두께를 통해 이방성으로 에칭하기 위한, 레이저 스크라이브 모듈에 물리적으로 커플링된 이방성 플라즈마 에칭 모듈을 포함한다. 시스템은 또한, 이방성으로 에칭된 트렌치를 등방성으로 에칭하기 위한, 레이저 스크라이브 모듈에 물리적으로 커플링된 등방성 플라즈마 에칭 모듈을 포함한다. 시스템은 또한, 레이저 스크라이브 모듈로부터 이방성 플라즈마 에칭 모듈로, 레이저 스크라이빙된 기판을 이송시키기 위한 로봇식 이송 챔버를 포함한다.
본 발명의 실시예들은 제한이 아닌 예로서 예시되고, 도면들과 관련하여 고려되는 경우에 다음의 상세한 설명을 참조하여 더 완전히 이해될 수 있다.
도 1은, 본 발명의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 표현하는 흐름도이다.
도 2a, 도 2b, 도 2c, 및 도 2d는, 본 발명의 실시예들을 따른, 도 1의 동작들에 대응하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의, 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 예시한다.
도 3은, 본 발명의 실시예들에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에 존재할 수 있는 재료들의 스택(stack)의 단면도를 예시한다.
도 4는, 본 발명의 실시예에 따른, 통합된 다이싱 시스템의 평면 개략도를 예시한다.
도 5는, 본 발명의 실시예에 따른, 여기에서 설명되는, 마스킹, 레이저 스크라이빙, 플라즈마 다이싱 방법들에서의 하나 또는 그 초과의 동작의 자동화된 수행을 제어하는 예시적인 컴퓨터 시스템의 블록도를 예시한다.
반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 그 위에 복수의 집적 회로들을 갖는다. 다음의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 레이저 및 플라즈마 에칭 웨이퍼 다이싱 접근법들과 같은 다수의 특정 세부사항들이 제시된다. 본 발명의 실시예들이 그러한 특정 세부사항들 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 불명료히 하지 않기 위해, 집적 회로 제조와 같은 잘 알려진 양상들은 상세히 설명되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 실척대로 도시된 것은 아니라는 것이 이해되어야 한다.
실시예들에서, 초기(initial) 레이저 스크라이브와 후속(subsequent) 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션(singulation)을 위해 구현된다. 레이저 스크라이브 프로세스는, 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게(cleanly) 제거하기 위해 사용될 수 있다. 그 후에, 레이저 에칭 프로세스는, 웨이퍼 또는 기판의 노출, 또는 부분적인 에칭 시에 종료될 수 있다. 그 후에, 다이 또는 칩 싱귤레이션 또는 다이싱을 발생시키도록, 웨이퍼 또는 기판의 벌크(bulk)를 통해, 예컨대 벌크 단결정질 실리콘을 통해, 에칭하기 위해, 다이싱 프로세스의 플라즈마 에칭 부분이 채용될 수 있다.
실시예들에서, 이방성 싱귤레이션 에칭 후에 다이 측벽을 개선하기 위해 등방성 에칭이 채용되는 멀티-플라즈마 에칭 접근법이 웨이퍼들을 다이싱하기 위해 채용된다. 레이저 스크라이빙은, 에칭하기 어려운(difficult-to-etch), 패시베이션(passivation) 층들, 유전체 및 금속 층들을, 아래놓인(underlying) 실리콘 기판이 노출될 때까지 제거한다. 그 후에, 타겟 다이 두께까지의 깊이의 트렌치들을 생성하기 위해, 이방성 플라즈마 에칭이 사용된다. 마지막으로, 등방성 에칭은, 다이 싱귤레이션 후의 이방성으로 에칭된 다이 측벽들로부터, 이방성 에칭 부산물들, 거칠기(roughness), 및/또는 스캘럽핑(scalloping)을 제거한다. 일 실시예에서, 결과적인 싱귤레이팅된 다이들은, 신뢰성 있는 다이 픽(pick) 및 배치 그리고 후속 어셈블리 프로세스들을 보장하기 위해, (최종 등방성 에칭에 노출되지 않은 싱귤레이팅된 다이들에 비하여) 더 높은 다이 파괴 강도(die break strength)들을 갖는다. 실시예에서, 다이 측벽들은 탄소(C) 또는 불소(F) 원소들이 없고, 탄소 또는 불소 원소들이 존재하는 경우에는, 후속 패키징 프로세스에서 다이들의 접착 특성들에 악영향을 미칠 수 있어서, 신뢰성을 저하시킬 수 있다. 거친 측벽들(예컨대, 처리되지 않은 측벽들)은 또한, (예컨대, 더 낮은 크랙 활성 에너지들을 통해) 다이 파괴 강도를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 예시한다. 도 2a 내지 도 2d는 방법들의 수행 동안의, 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 예시한다.
도 1의 방법(100)의 제 1 동작(102) 동안에, 그리고 도 2a에 대응하여, 반도체 웨이퍼 또는 기판(204) 위에 전면 마스크(202)가 형성된다. 일 실시예에 따르면, 반도체 웨이퍼 또는 기판(204)은 적어도 300 mm의 직경을 갖고, 300 μm 내지 800 μm의 두께를 갖는다. 일 실시예에서, 반도체 기판(204)은 10 μm 내지 800 μm의 직경을 갖는다. 예시된 바와 같이, 실시예에서, 마스크는 컨포멀한(conformal) 마스크이다. 컨포멀한 마스크 실시예들은 유리하게, 플라즈마 에칭 다이싱 동작의 지속기간을 견뎌내기 위해, 아래놓인 토포그래피(topography)(예컨대, 20 μm 범프(bump)들, 미도시) 위의 마스크의 충분한 두께를 보장한다. 그러나, 대안적인 실시예들에서, 마스크는 비-컨포멀한(non-conformal) 평탄화된(planarized) 마스크이다(예컨대, 범프 위의 마스크의 두께가 밸리(valley)에서의 마스크의 두께 미만이다). 컨포멀한 마스크의 형성은, 예컨대, CVD에 의해, 또는 당업계에 알려져 있는 임의의 다른 프로세스에 의해 이루어질 수 있다. 일 실시예에서, 마스크(202)는, 반도체 웨이퍼의 표면 상에 형성된 집적 회로들(IC들)을 덮고 보호하며, 또한, 반도체 웨이퍼의 표면으로부터 10 내지 20 μm만큼 위로 돌출된 또는 튀어나온 범프를 보호한다. 마스크(202)는 또한, 집적 회로들 중 인접한 집적 회로들 사이에 형성된 개재된(intervening) 스트리트들을 덮는다.
본 발명의 실시예에 따르면, 마스크(202)를 형성하는 것은, 수용성(water-soluble) 층(PVA 등), 및/또는 포토레지스트 층, 및/또는 I-라인 패터닝 층과 같지만 이에 제한되지는 않는 층을 형성하는 것을 포함한다. 예컨대, 포토레지스트 층과 같은 폴리머 층은, 리소그래픽(lithographic) 프로세스에서 다른 방식으로(otherwise) 사용하기에 적합한 재료로 구성될 수 있다. 다수의 마스크 층들을 갖는 실시예들에서, 수용성 베이스 코트(base coat)는 비-수용성 오버코트(overcoat) 아래에 배치될 수 있다. 그 후에, 베이스 코트는 오버코트를 박리하는 수단을 제공하는 한편, 오버코트는 레이저 스크라이빙 프로세스에 의한 우수한 마스크 어블레이션(ablation) 및/또는 플라즈마 에칭 저항을 제공한다. 예컨대, 스크라이빙 프로세스에서 채용되는 레이저 파장에 대해 투명한(transparent) 마스크 재료들이 저 다이 에지 강도(strength)에 기여한다는 것이 발견되었다. 따라서, 제 1 마스크 재료 층으로서의 예컨대 PVA의 수용성 베이스 코트는, 전체 마스크가, 아래놓인 집적 회로(IC) 박막 층으로부터 제거/리프팅될(lifted off) 수 있도록, 마스크의 플라즈마-저항성/레이저 에너지 흡수성(absorbing) 오버코트 층을 언더컷팅(undercutting)하는 수단으로서 기능할 수 있다. 수용성 베이스 코트는 추가로, 에너지 흡수성 마스크 층을 박리하기 위해 사용되는 프로세스로부터 IC 박막 층을 보호하는 배리어(barrier)의 역할을 할 수 있다. 실시예들에서, 레이저 에너지 흡수성 마스크 층은, UV-경화가능 및/또는 UV 흡수성, 및/또는 그린-밴드(green-band)(500 내지 540 nm) 흡수성이다. 예시적인 재료들은, IC 칩들의 패시베이션 층들을 위해 통상적으로 채용되는 다수의 포토레지스트들 및 폴리이미드(PI) 재료들을 포함한다. 일 실시예에서, 포토레지스트 층은, 248 나노미터(nm) 레지스트, 193 nm 레지스트, 157 nm 레지스트, 익스트림 자외선(extreme ultra-violet; EUV) 레지스트, 또는 디아조나프토퀴논(diazonaphthoquinone) 증감제(sensitizer)를 갖는 페놀 수지 매트릭스(phenolic resin matrix)와 같지만 이에 제한되지는 않는 포지티브 포토레지스트 재료로 구성된다. 다른 실시예에서, 포토레지스트 층은, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같지만 이에 제한되지는 않는 네거티브 포토레지스트 재료로 구성된다.
도 2a를 다시 참조하면, 집적 회로(206)의 부분으로서, 반도체 디바이스들의 어레이가 반도체 웨이퍼 또는 기판(204) 상에 또는 반도체 웨이퍼 또는 기판(204)에 배치되었다. 그러한 반도체 디바이스들의 예들은, 실리콘 기판에 제조되고 유전체 층에 인케이싱된(encased), 메모리 디바이스들 또는 CMOS(complimentary metal-oxide-semiconductor) 트랜지스터들을 포함하지만 이에 제한되지는 않는다. 복수의 금속 인터커넥트들이 디바이스들 또는 트랜지스터들 위에 그리고 주변의 유전체 층들에 형성될 수 있으며, 집적 회로들을 형성하도록 디바이스들 또는 트랜지스터들을 전기적으로 커플링시키기 위해 사용될 수 있다. 전도성 범프들 및 패시베이션 층들(208)이 인터커넥트 층들 위에 형성될 수 있다. 스트리트들을 형성하는 재료들은 집적 회로들을 형성하기 위해 사용되는 재료들과 동일할 수 있거나 또는 유사할 수 있다. 예컨대, 스트리트들은 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 층들로 구성될 수 있다. 일 실시예에서, 스트리트들 중 하나 또는 그 초과는 집적 회로들의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
도 1로 돌아가면, 그리고 대응하는 도 2b로 넘어가면, 방법(100)은 동작(104)에서의 벌크 타겟 층 재료 제거로 진행된다. 유전체 디라미네이션(delamination) 및 크래킹을 최소화하기 위해, 펨토초 레이저가 바람직하다. 그러나, 디바이스 구조에 따라, 자외선(UV), 피코초, 또는 나노초 레이저 소스가 또한 적용될 수 있다. 레이저는, 80 kHz 내지 1 MHz의 범위의, 이상적으로는 100 kHz 내지 500 kHz의 범위의 펄스 반복 주파수를 갖는다.
도 2b를 다시 참조하면, 집적 회로들(206) 사이에 존재하는 스트리트들의 재료를 제거하기 위해, 일반적으로, 레이저 스크라이빙 프로세스가 수행된다. 본 발명의 실시예에 따르면, 레이저 스크라이빙 프로세스로 마스크(202)를 패터닝하는 것은, 집적 회로들 사이의 반도체 웨이퍼의 구역들 내로 부분적으로(partially into) 트렌치들(210)을 형성하는 것을 포함한다. 실시예에서, 레이저 스크라이빙 프로세스로 마스크를 패터닝하는 것은, 펨토초 범위의 펄스 폭을 갖는 레이저를 사용하여 패턴을 다이렉트 라이팅(direct writing)하는 것을 포함한다.
구체적으로, 가시 스펙트럼(visible spectrum) 또는 자외선(UV) 또는 적외선(IR) 범위들(이 3개를 합하여 광대역 광학 스펙트럼이 됨)에서의 파장을 갖는 레이저는, 펨토초 기반 레이저, 즉, 대략 펨토초(10-15 초)의 펄스 폭을 갖는 레이저를 제공하기 위해 사용될 수 있다. 일 실시예에서, 어블레이션은 파장 종속적(dependent)이지 않거나 또는 본질적으로 파장 종속적이지 않고, 따라서, 마스크의 막들, 스트리트들, 그리고 가능하게는, 반도체 웨이퍼 또는 기판의 부분과 같은 복합적인(complex) 막들에 대해 적합하다.
펄스 폭과 같은 레이저 파라미터들의 선택은, 깨끗한(clean) 레이저 스크라이브 컷들을 달성하도록, 칩핑, 마이크로크랙(microcrack)들, 및 디라미네이션을 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개하는 것에서 중요할 수 있다. 레이저 스크라이브 컷이 깨끗할수록, 궁극적인 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 더 매끄럽게 된다(smoother). 반도체 디바이스 웨이퍼들에서, 상이한 재료 타입들(예컨대, 전도체들, 절연체들, 반도체들)의 다수의 기능적인(functional) 층들 및 두께들이 전형적으로 그 위에 배치된다. 그러한 재료들은, 폴리머들, 금속들과 같은 유기 재료들, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체들을 포함할 수 있지만 이에 제한되지는 않는다.
웨이퍼 또는 기판 상에 배치된 개별적인 집적 회로들 사이의 스트리트는 집적 회로들 그 자체와 유사한 또는 동일한 층들을 포함할 수 있다. 예컨대, 도 3은 본 발명의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 구역에서 사용될 수 있는 재료들의 스택의 단면도를 예시한다. 도 3을 참조하면, 스트리트 구역(300)은, 실리콘 기판의 상단 부분(302), 제 1 실리콘 이산화물 층(304), 제 1 에칭 정지 층(306), (예컨대, 실리콘 이산화물에 대한 4.0의 유전 상수 미만의 유전 상수를 갖는) 제 1 저 K 유전체 층(308), 제 2 에칭 정지 층(310), 제 2 저 K 유전체 층(312), 제 3 에칭 정지 층(314), 도핑되지 않은 실리카 글래스(USG) 층(316), 제 2 실리콘 이산화물 층(318), 및 포토레지스트 또는 어떤 다른 마스크의 층(320)을 포함한다. 제 1 및 제 3 에칭 정지 층들(306 및 314) 사이에 그리고 제 2 에칭 정지 층(310)을 통해, 구리 메탈라이제이션(322)이 배치된다. 특정 실시예에서, 제 1, 제 2, 및 제 3 에칭 정지 층들(306, 310, 및 314)은 실리콘 질화물로 구성되는 한편, 저 K 유전체 층들(308 및 312)은 탄소 도핑된 실리콘 산화물 재료로 구성된다.
(나노초 기반 또는 포코초 기반 레이저 조사와 같은) 통상적인 레이저 조사(irradiation) 하에서, 스트리트(300)의 재료들은 광학 흡수 및 어블레이션 메커니즘들에 관하여 상당히 상이하게 거동(behave)할 수 있다. 예컨대, 실리콘 이산화물과 같은 유전체 층들은 본질적으로, 노멀(normal) 조건들 하에서 모든 상업적으로(commercially) 이용가능한 레이저 파장들에 대해 투명하다. 대조적으로, 금속들, 유기물들(organics)(예컨대, 저 K 재료들), 및 실리콘은, 특히 나노초 기반 또는 피코초 기반 레이저 조사에 응답하여, 광자(photon)들을 매우 쉽게 커플링시킬 수 있다. 그러나, 실시예에서, 구리의 층 및 저 K 재료의 층을 어블레이팅하기 전에 실리콘 이산화물의 층을 어블레이팅함으로써, 실리콘 이산화물의 층, 저 K 재료의 층, 및 구리의 층을 패터닝하기 위해, 펨토초 기반 레이저 프로세스가 사용된다. 특정 실시예에서, 대략 400 펨토초와 동등한 또는 그 미만의 펄스들이, 마스크, 스트리트, 및 실리콘 기판의 부분을 제거하기 위해 펨토초 기반 레이저 조사 프로세스에서 사용된다. 일 실시예에서, 대략 500 펨토초와 동등한 또는 그 미만의 펄스들이 사용된다.
본 발명의 실시예에 따르면, 적합한 펨토초 기반 레이저 프로세스들은, 다양한 재료들에서 일반적으로 비선형 상호작용들을 발생시키는 고 피크 세기(방사조도(irradiance))를 특징으로 한다. 일 그러한 실시예에서, 펨토초 레이저 소스들은, 10 펨토초 내지 500 펨토초의 범위의, 그러나 바람직하게는, 100 펨토초 내지 400 펨토초의 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은, 대략 1570 나노미터 내지 200 나노미터의 범위의, 그러나 바람직하게는, 540 나노미터 내지 250 나노미터의 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 대응하는 광학 시스템은, 대략 3 미크론 내지 15 미크론의 범위의, 그러나 바람직하게는, 대략 5 미크론 내지 10 미크론의 범위의, 작업 표면에서의 초점(focal spot)을 제공한다.
작업 표면에서의 공간 빔 프로파일은 단일 모드(가우시안(Gaussian))일 수 있거나 또는 성형된(shaped) 톱-햇(top-hat) 프로파일을 가질 수 있다. 실시예에서, 레이저 소스는, 대략 200 kHz 내지 10 MHz의 범위의, 그러나 바람직하게는, 대략 500 kHz 내지 5 MHz의 범위의 펄스 반복 레이트를 갖는다. 실시예에서, 레이저 소스는, 대략 0.5 μJ 내지 100 μJ의 범위의, 그러나 바람직하게는, 대략 1 μJ 내지 5 μJ의 범위의, 작업 표면에서의 펄스 에너지를 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는, 대략 500 mm/초 내지 5 m/초의 범위의, 그러나 바람직하게는, 대략 600 mm/초 내지 2 m/초의 범위의 속도로 워크피스(work piece) 표면을 따라 진행된다.
스크라이빙 프로세스는, 단일 패스(pass)만으로, 또는 다수의 패스들로 진행될 수 있지만, 실시예에서, 바람직하게 1 내지 2 패스들로 진행될 수 있다. 일 실시예에서, 워크피스에서의 스크라이빙 깊이는, 대략 5 미크론 내지 50 미크론 깊이의 범위, 바람직하게는, 대략 10 미크론 내지 20 미크론 깊이의 범위에 있다. 레이저는 주어진 펄스 반복 레이트로 일련의(a train of) 단일 펄스들로 또는 일련의 펄스 버스트(burst)들로 적용될 수 있다. 실시예에서, 생성되는 레이저 빔의 커프 폭은, 디바이스/실리콘 계면에서 측정된, 대략 2 미크론 내지 15 미크론의 범위, 그러나 실리콘 웨이퍼 스크라이빙/다이싱에서 바람직하게는, 대략 6 미크론 내지 10 미크론의 범위에 있다.
무기 유전체들의 직접적인 어블레이션 전에, 하층 손상에 의해 야기되는 디라미네이션 및 칩핑을 최소화하기 위해, 그리고 무기 유전체들(예컨대, 실리콘 이산화물)의 이온화(ionization)를 달성하기 위해, 충분히 높은 레이저 세기를 제공하는 것과 같은 이점들 및 이익들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은, 정밀하게 제어되는 어블레이션 폭(예컨대, 커프 폭) 및 깊이를 갖는 산업 애플리케이션들을 위한 의미있는(meaningful) 프로세스 처리량을 제공하도록 선택될 수 있다. 위에서 설명된 바와 같이, 펨토초 기반 레이저는, 피코초 기반 및 나노초 기반 레이저 어블레이션 프로세스들과 비교하여, 그러한 이점들을 제공하는 것에 대해 훨씬 더 적합하다. 그러나, 펨토초 기반 레이저 어블레이션의 스펙트럼에서도, 특정 파장들이 다른 파장들보다 더 우수한 성능을 제공할 수 있다. 예컨대, 일 실시예에서, UV 범위에 근접하거나 또는 UV 범위에 있는 파장을 갖는 펨토초 기반 레이저 프로세스는, IR 범위에 근접하거나 또는 IR 범위에 있는 파장을 갖는 펨토초 기반 레이저 프로세스보다 더 깨끗한 어블레이션 프로세스를 제공한다. 특정 그러한 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 대해 적합한 펨토초 기반 레이저 프로세스는, 대략 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 레이저에 기초한다. 특정한 그러한 실시예에서, 대략 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 레이저의 대략 400 펨토초와 동등한 또는 그 미만의 펄스들이 사용된다. 그러나, 대안적인 실시예에서, 듀얼(dual) 레이저 파장들(예컨대, IR 레이저와 UV 레이저의 조합)이 사용된다.
도 1로 돌아가면, 그리고 대응하는 도 2c로 넘어가면, 다음으로, 동작(106)에서, 반도체 웨이퍼가 플라즈마 에칭된다. 도 2c에 예시된 바와 같이, 전면 플라즈마 에칭(plasma etch front)은 패터닝된 마스크(202)에서의 갭들을 통해 진행된다. 본 발명의 실시예에 따르면, 반도체 웨이퍼를 에칭하는 것은, 레이저 스크라이빙 프로세스로 형성된 트렌치들을 이방성으로 에칭하는 것을 포함한다. 일 실시예에서, 이방성 에칭은 반도체 웨이퍼 또는 기판(204) 상의 배면 테이프(209)를 노출시킨다. 일 실시예에서, 플라즈마 에칭 동작은 스루-실리콘 비아(through-silicon via) 타입 에칭 프로세스를 채용한다. 일 실시예에서, 통상적인 보쉬(Bosch)-타입 증착/에칭/증착(dep/etch/dep) 프로세스가 기판을 통해 에칭하기 위해 사용될 수 있다. 일반적으로, 보쉬-타입 프로세스는 3개의 서브-단계들로 구성된다: 증착(예컨대, 폴리머 증착), 방향성 충격 에칭(directional bombardment etch), 및 등방성 화학적 에칭, 이는, 실리콘이 에칭될 때까지 다수의 반복들(사이클들)을 통해 실행된다. 일 실시예에서, 반도체 웨이퍼를 이방성으로 에칭하는 것은, 에칭된 트렌치의 바닥에서 배면 테이프가 노출될 때까지, 그러한 순환적인 프로세스의 반복들을 수행하는 것을 포함한다.
보쉬 프로세스의 결과로서, 측벽(212) 표면들은, 도 2c에 예시된 바와 같이, 거친 스캘럽 구조를 취한다. 이는 특히, 레이저 스크라이빙 프로세스가, 리소그래피 정의된(lithographically defined) 에칭 프로세스가 달성하는 개방된 트렌치보다 훨씬 더 거친 개방된 트렌치를 생성하는 효과이다. 그러한 거친 다이 에지는, 예측된 다이 파괴 강도보다 더 낮게 한다. 부가하여, 보쉬 프로세스에서의 증착 서브-단계는, 전면 에칭이 진행됨에 따라 측벽으로부터 제거되지 않은 이미 에칭된 측벽을 보호하기 위해 불소-풍부 테플론-타입(Flourine-rich Teflon-type) 유기 막을 생성한다(일반적으로, 그러한 폴리머는 이방성으로 에칭된 트렌치의 바닥으로부터 주기적으로만 제거됨).
특정 실시예에서, 에칭 프로세스 동안에, 반도체 웨이퍼(204)의 실리콘의 재료의 에칭 레이트는 분당 25 미크론보다 더 크다. 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 초-고밀도(ultra-high-density) 플라즈마 소스가 사용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 예는, USA, CA, 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. Applied Centura® SilviaTM 에칭 시스템은 용량성 및 유도성 RF 커플링을 조합하며, 이는, 자성 강화(magnetic enhancement)에 의해 제공되는 개선들을 이용하여도, 용량성 커플링만을 이용하여 가능한 것보다, 이온 밀도 및 이온 에너지의 더 독립적인 제어를 제공한다. 이러한 조합은, 매우 낮은 압력들에서도, 손상시킬 가능성이 있는 높은 DC 바이어스 레벨들 없이, 상대적으로 높은 밀도의 플라즈마들을 달성하도록, 이온 에너지로부터의 이온 밀도의 효과적인 디커플링(decoupling)을 가능하게 한다. 멀티-RF 소스 구성들은 또한, 특히 넓은(exceptionally wide) 프로세스 윈도우를 초래한다. 그러나, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 사용될 수 있다. 예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽이 없는(virtually scallop-free) 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들(예컨대, 40 μm 또는 그 초과)의 대략 40 %보다 더 큰 에칭 레이트로, 단결정질 실리콘 기판 또는 웨이퍼를 에칭하기 위해, ? 실리콘 에칭(deep silicon etch)이 사용된다. 특정 실시예에서, 스루-실리콘 비아 타입 에칭 프로세스가 사용된다. 에칭 프로세스는, 일반적으로 SF6, C4F6, C4F8, CHF3, XeF2와 같은 불소-계 가스, 또는 상대적으로 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스인 반응성 가스로부터 생성되는 플라즈마에 기초한다.
도 2a 내지 도 2c를 요약하기 위해, 다이 싱귤레이션 프로세스는, 실리콘 기판을 통해 다이싱하기 위한 플라즈마 에칭이 후속되는, 실리콘 기판을 깨끗하게 노출시키기 위한, 마스크 층, 패시베이션 층, 및 디바이스 층들을 제거하기 위한 제 1 레이저 스크라이빙을 포함한다. 에칭에 있어서, 3개의 서브-단계들, 즉, 증착, 방향성 충격 에칭, 및 등방성 화학적 에칭에 기초하고, 실리콘이 에칭될 때까지 다수의 반복들(사이클들)로 실행되는 보쉬 프로세스가 사용될 수 있다. 그러나, 보쉬 프로세스의 결과로서, 측벽 표면은, 도 2c에 예시된 바와 같이, 거친 스캘럽 구조를 취한다. 특히, 레이저 스크라이빙 프로세스가 전형적으로, 리소그래피 프로세스가 달성하는 것보다 훨씬 더 거친 개방된 트렌치를 생성하기 때문에, 측벽 거칠기는 다른 실리콘 에칭 프로세스들과 비교하여 훨씬 더 높을 수 있다. 이는, 예측된 다이 파괴 강도보다 낮게 된다. 부가하여, 보쉬 프로세스에서의 증착 서브-단계는, 이미 에칭된 측벽을 보호하기 위한 불소-풍부 테플론-타입 유기 막을 생성할 수 있다.
도 1로 돌아가면, 그리고 대응하는 도 2d로 넘어가면, 이방성 플라즈마 에칭 동작(106) 후에, 집적 회로들은 싱귤레이팅된 형태이다. 후속적으로, 동작(108)에서, 측벽으로부터 기판(예컨대, 실리콘)의 얇은 층을 부드럽게(gently) 에칭함으로써 측벽(212)을 매끄럽게 하기 위해, 등방성 화학적 습식 또는 플라즈마 에칭이 적용된다. 예시적인 등방성 플라즈마 에칭은, 바람직하게는 비-중합(non-polymerizing)인 불소 또는 염소-계 케미스트리(chemistry)를 채용한다. 예시적인 비-중합 플라즈마 에칭 케미스트리들은, 본질적으로 NF3 또는 SF6, 또는 Cl2 또는 SiF4로 구성되고, 실질적으로 C4F8과 같은 프루오로카본들 또는 CHF3와 같은 하이드로카본(hydrocarbon)들이 없다. 그러한 플라즈마 에칭 케미스트리들은 선택적으로, 기판(204)의 에칭 레이트를 추가로 강화시키기 위해 O2와 같은 산화제(oxidizer)를 더 포함할 수 있다. 플라즈마 등방성 에칭은 일반적으로 1 내지 90 초 내일 수 있으며, 온도 및 압력과 같은 다른 적합한 에칭 프로세스 파라미터들은, 디바이스 층/Si 계면에서의 언더컷(undercut)을 최소화하기 위해 다이 두께에 의존한다. 실시예들에서, 등방성 에칭은, 이방성 에칭과 동일한 챔버에서 수행되고, 예컨대, 이방성 에칭 동작의 종료 직후에 수행된다. 다른 실시예들에서, 등방성 에칭은, 당업계에 알려져 있는 다운스트림 플라즈마 소스를 갖는 임의의 챔버와 같은 개별적인 챔버에서 수행된다. 실시예들에서, 웨이퍼 온도는 등방성 에칭의 개시 시에 상대적으로 높을 수 있고(예컨대 80 내지 100 ℃), 이는, 높은-레이트 및 상대적으로 긴(예컨대, 1 내지 3 분) 이방성 에칭에서 채용되는 높은 플라즈마 전력들이 웨이퍼를 가열시키기 때문이다. 이러한 높은 웨이퍼 온도는, 등방성 특성, 뿐만 아니라, 이방성 에칭 직후에 수행되는 등방성 에칭의 에칭레이트를 향상시키는 것으로 발견되었다. 등방성 에칭 단계는, 이방성 에칭에 의해 다이 측벽 상에 증착되었던 불소 또는 탄소-풍부 폴리머 층을 제거한다.
도 4를 참조하면, 프로세스 툴(400)은 그와 커플링된 복수의 로드락들(404)을 갖는 팩토리 인터페이스(402)를 포함한다. 클러스터 툴(406)이 팩토리 인터페이스(402)와 커플링된다. 클러스터 툴(406)은, 이방성 플라즈마 에칭 챔버(408) 및 등방성 플라즈마 에칭 챔버(414)와 같은 하나 또는 그 초과의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(410)는 또한, 팩토리 인터페이스(402)에 커플링된다. 일 실시예에서, 프로세스 툴(400)의 전체 풋프린트(footprint)는, 도 4에 도시된 바와 같이, 대략 3500 밀리미터(3.5 미터) x 대략 3800 밀리미터(3.8 미터)일 수 있다.
실시예에서, 레이저 스크라이브 장치(410)는 펨토초 기반 레이터를 하우징한다. 펨토초 기반 레이저는, 위에서 설명된 레이저 어블레이션 프로세스들과 같은 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 어블레이션 부분을 수행하기에 적합하다. 일 실시예에서, 레이저 스크라이브 장치(400)에, 이동가능한 스테이지가 또한 포함되며, 이동가능한 스테이지는 펨토초 기반 레이저에 대하여 웨이퍼 또는 기판(또는 그 캐리어)을 이동시키도록 구성된다. 특정 실시예에서, 펨토초 기반 레이저가 또한 이동가능하다. 레이저 스크라이브 장치(410)의 전체 풋프린트는, 일 실시예에서, 도 4에 도시된 바와 같이, 대략 2240 밀리미터 x 대략 1270 밀리미터일 수 있다.
실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버(408)는, 복수의 집적 회로들을 싱귤레이팅하기 위해, 패터닝된 마스크에서의 갭들을 통해 웨이퍼 또는 기판을 에칭하도록 구성된다. 일 그러한 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(408)은 ?(ddp) 실리콘 에칭 프로세스를 수행하도록 구성된다. 특정 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(408)은, USA, CA, 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. 에칭 챔버는, 단결정질 실리콘 기판들 또는 웨이퍼들에서 또는 상에 하우징된 집적 회로들을 싱귤레이팅하기 위해 사용되는 ? 실리콘 에칭을 위해 특별히 설계될 수 있다. 실시예에서, 높은 실리콘 에칭 레이트들을 용이하게 하기 위해, 플라즈마 에칭 챔버(408)에 고밀도 플라즈마 소스가 포함된다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 하기 위해, 프로세스 툴(400)의 클러스터 툴(406) 부분에 하나보다 더 많은 에칭 챔버가 포함된다.
팩토리 인터페이스(402)는, 클러스터 툴(406) 및 레이저 스크라이브 장치(410)와 외부 제조 시설 사이에서 인터페이싱(interface)하기 위한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(402)는, 저장 유닛들(예컨대, 전면 개방 통합 포드(front opening unified pod)들)로부터 클러스터 툴(406), 또는 레이저 스크라이브 장치(410), 또는 양자 모두 내로 웨이퍼들(또는 웨이퍼들의 캐리어들)을 이송시키기 위한, 암(arm)들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(406)은, 싱귤레이션의 방법에서의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 예컨대, 일 실시예에서, 부가적인 에칭 챔버 대신에, 증착 챔버(412)가 포함된다. 증착 챔버(412)는, 예컨대 균일한 스핀-온 프로세스에 의해, 웨이퍼 또는 기판의 레이저 스크라이빙 전에, 웨이퍼 또는 기판의 디바이스 층 위에 또는 상에 마스크 증착하도록 구성될 수 있다. 일 그러한 실시예에서, 증착 챔버(412)는 대략 10 % 내의 컨포멀리티(conformality) 인자를 갖는 균일한 층을 증착하기에 적합하다.
실시예들에서, 이방성 플라즈마 에칭 챔버(414)는, 여기 다른 곳에서 설명된 등방성 에칭 프로세싱 동안에 기판이 하우징되는 프로세스 챔버의 업스트림에 떨어져 배치된 제 1 주파수 마그네트론 또는 유도성 커플링된 소스와 같은 다운스트림 플라즈마 소스를 채용한다. 등방성 플라즈마 에칭 챔버(414)는, O2와 같은 하나 또는 그 초과의 산화제들, 및 NF3 또는 SF6, Cl2 또는 SiF4 중 하나 또는 그 초과와 같은 예시적인 비-중합 플라즈마 에칭 소스 가스들을 사용하도록 플럼빙된다(plumbed).
도 5는 컴퓨터 시스템(500)을 예시하며, 그 컴퓨터 시스템(500) 내에서, 머신으로 하여금, 여기에서 논의되는 스크라이빙 방법들 중 하나 또는 그 초과를 실행하게 하기 위한 명령들의 세트가 실행될 수 있다. 예시적인 컴퓨터 시스템(500)은, 버스(530)를 통해 서로 통신하는, 프로세서(502), 메인 메모리(504)(예컨대, 판독-전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(506)(예컨대, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 이차 메모리(518)(예컨대, 데이터 저장 디바이스)를 포함한다.
프로세서(502)는 하나 또는 그 초과의 범용 프로세싱 디바이스들, 예컨대 마이크로프로세서, 중앙 프로세싱 유닛 등을 표현한다. 더 구체적으로는, 프로세서(502)는, CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서 등일 수 있다. 프로세서(502)는 또한, ASIC(application specific integrated circuit), FPGA(field programmable gate array), DSP(digital signal processor), 네트워크 프로세서 등과 같은 하나 또는 그 초과의 특수-목적 프로세싱 디바이스들일 수 있다. 프로세서(502)는 여기에서 논의되는 동작들 및 단계들을 수행하기 위한 프로세싱 로직(526)을 실행시키도록 구성된다.
컴퓨터 시스템(500)은, 네트워크 인터페이스 디바이스(508)를 더 포함할 수 있다. 컴퓨터 시스템(500)은 또한, 비디오 디스플레이 유닛(510)(예컨대, LCD(liquid crystal display) 또는 CRT(cathode ray tube)), 알파뉴머릭(alphanumeric) 입력 디바이스(512)(예컨대, 키보드), 커서 제어 디바이스(514)(예컨대, 마우스), 및 신호 생성 디바이스(516)(예컨대, 스피커)를 포함할 수 있다.
이차 메모리(518)는, 여기에서 설명되는 방법들 또는 기능들 중 임의의 하나 또는 그 초과를 실시하는 하나 또는 그 초과의 명령 세트들(예컨대, 소프트웨어(522))이 저장된 머신-액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터-판독가능 저장 매체)(531)를 포함할 수 있다. 소프트웨어(522)는 또한, 컴퓨터 시스템(500)에 의한 그것의 실행 동안에 프로세서(502) 내에 그리고/또는 메인 메모리(504) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(504) 및 프로세서(502)는 또한 머신-판독가능 저장 매체들을 구성한다. 소프트웨어(522)는 추가로, 네트워크 인터페이스 디바이스(508)를 통해 네트워크(520)를 경유하여 전송 또는 수신될 수 있다.
예시적인 실시예에서 머신-액세스가능 저장 매체(531)가 단일 매체인 것으로 도시되어 있지만, "머신-판독가능 저장 매체"라는 용어는, 명령들의 하나 또는 그 초과의 세트들을 저장하는 다수의 매체들(예컨대, 집중식(centralized) 또는 분산식(distributed) 데이터베이스, 및/또는 연관된 캐시들 및 서버들) 또는 단일 매체를 포함하는 것으로 취해져야 한다. "머신-판독가능 저장 매체"라는 용어는 또한, 머신으로 하여금 본 발명의 방법들 중 임의의 하나 또는 그 초과를 수행하게 하는, 그리고 머신에 의한 실행을 위한 명령들의 세트를 저장 또는 인코딩할 수 있는 임의의 매체를 포함하는 것으로 취해져야 한다. "머신-판독가능 저장 매체"라는 용어는 따라서, 고상(solid-state) 메모리들 및 광학 및 자성 매체들, 및 다른 비-일시적인(non-transitory) 머신-판독가능 저장 매체를 포함하지만 이에 제한되지는 않는 것으로 취해져야 한다.
위의 설명이 제한적인 것이 아닌 예시적 이도록 의도된다는 것이 이해되어야 한다. 예컨대, 도면들에서의 흐름도들이 본 발명의 특정 실시예들에 의해 수행되는 동작들의 특정한 순서를 도시하지만, 그러한 순서가 필수적이지 않다는 것이 이해되어야 한다(예컨대, 대안적인 실시예들은, 상이한 순서로 동작들을 수행할 수 있고, 특정 동작들을 조합할 수 있고, 특정 동작들을 오버랩(overlap)할 수 있는 등이다). 게다가, 위의 설명을 읽고 이해할 시에, 다수의 다른 실시예들이 당업자에게 명백할 것이다. 본 발명이 특정 예시적인 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되지 않고, 첨부된 청구항들의 범위 및 사상 내의 변형 및 변경과 함께 실시될 수 있다는 것이 인식될 것이다. 따라서, 본 발명의 범위는, 그러한 청구항들에 자격이 부여되는 균등물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (15)

  1. 복수의 집적 회로(integrated circuit)들을 포함하는 반도체 웨이퍼를 다이싱(dicing)하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는 상기 집적 회로들을 덮고 보호함 ―;
    갭(gap)들을 갖는 패터닝된 마스크를 제공함으로써, 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 구역들을 노출시키기 위해, 레이저 스크라이빙(laser scribing) 프로세스로 상기 마스크를 패터닝하는 단계;
    상기 집적 회로들을 싱귤레이팅(singulate)하기 위해, 상기 반도체 웨이퍼를 완전히 통해(completely through), 에칭된 트렌치를 전진(advance)시키도록, 상기 패터닝된 마스크에서의 갭들을 통해 상기 반도체 웨이퍼를 이방성으로(anisotropically) 에칭하는 단계; 및
    이방성으로 에칭된 트렌치를 등방성으로(isotropically) 에칭하는 단계
    를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  2. 제 1 항에 있어서,
    상기 등방성 에칭은, 다이 싱귤레이션(die singulation) 후의 이방성으로 에칭된 다이 측벽들로부터, 이방성 에칭 부산물(byproduct)들, 거칠기(roughness), 또는 측벽 스캘럽핑(scalloping)을 제거하는,
    반도체 웨이퍼를 다이싱하는 방법.
  3. 제 1 항에 있어서,
    상기 등방성 에칭은, 상기 이방성으로 에칭된 트렌치로부터, 탄소 및 불소를 포함하는 폴리머들을 제거하는,
    반도체 웨이퍼를 다이싱하는 방법.
  4. 제 1 항에 있어서,
    상기 반도체 웨이퍼를 이방성으로 에칭하는 단계는, 상기 에칭된 트렌치의 바닥에서 배면 테이프(back side tape)가 노출될 때까지, 폴리머 증착, 방향성 충격 에칭(directional bombardment etch), 및 등방성 화학적 에칭(isotropic chemical etch)을 포함하는 순환적인 프로세스의 반복들을 수행하는 단계를 포함하며; 그리고
    상기 이방성으로 에칭된 트렌치를 등방성으로 에칭하는 단계는, 비-중합(non-polymerizing) 불소 또는 염소-계 케미스트리(chemistry)를 채용하는 등방성 플라즈마 에칭을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  5. 제 4 항에 있어서,
    비-중합(non-polymerizing) 불소 또는 염소-계 케미스트리(chemistry)는 본질적으로, NF3 또는 SF6, Cl2 또는 SiF4로 구성되는,
    반도체 웨이퍼를 다이싱하는 방법.
  6. 제 4 항에 있어서,
    상기 비-중합 불소 또는 염소-계 케미스트리는 산화제(oxidizer)를 더 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  7. 제 3 항에 있어서,
    상기 이방성으로 에칭하는 단계 및 상기 등방성으로 에칭하는 단계 양자 모두를 위해, 동일한 플라즈마 에칭 챔버가 채용되는,
    반도체 웨이퍼를 다이싱하는 방법.
  8. 제 3 항에 있어서,
    상기 등방성 에칭은 90 초 미만 동안 수행되는,
    반도체 웨이퍼를 다이싱하는 방법.
  9. 제 1 항에 있어서,
    상기 반도체 웨이퍼를 이방성으로 에칭하는 단계는, 상기 에칭된 트렌치의 바닥에서 배면 테이프가 노출될 때까지, 폴리머 증착, 방향성 충격 에칭, 및 등방성 화학적 에칭을 포함하는 순환적인 프로세스의 반복들을 수행하는 단계를 포함하며, 그리고
    상기 이방성으로 에칭된 트렌치를 등방성으로 에칭하는 단계는, 습식 화학적 에칭을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  10. 제 1 항에 있어서,
    상기 마스크를 패터닝하는 단계는, 400 펨토초와 동등한 또는 그 미만의 레이저 펄스 폭, 및 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 펨토초 레이저로 패턴을 다이렉트 라이팅(direct writing)하는 단계를 더 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  11. 제 1 항에 있어서,
    상기 마스크를 형성하는 단계는, 상기 반도체 웨이퍼 상에 수용성 마스크 층을 증착하는 단계를 더 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  12. 제 11 항에 있어서,
    상기 마스크를 형성하는 단계는, 베이스 코트(base coat)로서 수용성 마스크 층을 포함하고 상기 베이스 코트 위의 오버코트(overcoat)로서 비-수용성(non-water-soluble) 마스크 층을 포함하는 다층(multi-layered) 마스크를 증착하는 단계를 더 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  13. 복수의 집적 회로들(IC들)을 포함하는 기판을 다이싱하기 위한 시스템으로서,
    트렌치를 형성함으로써 상기 IC들 사이의 기판의 구역들을 노출시키기 위해, 다층 마스크를 패터닝하기 위한 레이저 스크라이브 모듈;
    레이저 스크라이빙 후에 남아있는 상기 기판의 두께를 통해 이방성으로 에칭하기 위한, 상기 레이저 스크라이브 모듈에 물리적으로 커플링된 이방성 플라즈마 에칭 모듈;
    이방성으로 에칭된 트렌치를 등방성으로 에칭하기 위한, 상기 레이저 스크라이브 모듈에 물리적으로 커플링된 등방성 플라즈마 에칭 모듈; 및
    상기 레이저 스크라이브 모듈로부터 상기 이방성 플라즈마 에칭 모듈로, 상기 레이저 스크라이빙된 기판을 이송시키기 위한 로봇식 이송 챔버
    를 포함하는,
    기판을 다이싱하기 위한 시스템.
  14. 제 13 항에 있어서,
    상기 레이저 스크라이브 모듈은, 400 펨토초와 동등한 또는 그 미만의 펄스 폭, 및 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 펨토초 레이저를 포함하는,
    기판을 다이싱하기 위한 시스템.
  15. 제 13 항에 있어서,
    상기 등방성 플라즈마 에칭 모듈 및 상기 이방성 플라즈마 에칭 모듈은 동일한 단일 챔버인,
    기판을 다이싱하기 위한 시스템.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150011073A1 (en) * 2013-07-02 2015-01-08 Wei-Sheng Lei Laser scribing and plasma etch for high die break strength and smooth sidewall
JP6101227B2 (ja) * 2014-03-17 2017-03-22 株式会社東芝 プラズマダイシング方法およびプラズマダイシング装置
US20150287638A1 (en) * 2014-04-04 2015-10-08 Jungrae Park Hybrid wafer dicing approach using collimated laser scribing process and plasma etch
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US9966312B2 (en) * 2015-08-25 2018-05-08 Tokyo Electron Limited Method for etching a silicon-containing substrate
JP6587911B2 (ja) * 2015-11-16 2019-10-09 株式会社ディスコ ウエーハの分割方法
WO2017091327A1 (en) * 2015-11-25 2017-06-01 Applied Materials, Inc. Method for modifying epitaxial growth shape
JP2017162931A (ja) * 2016-03-08 2017-09-14 株式会社ディスコ デバイスチップの製造方法
JP2017163070A (ja) * 2016-03-11 2017-09-14 パナソニックＩｐマネジメント株式会社 素子チップおよびその製造方法
JP2018056502A (ja) * 2016-09-30 2018-04-05 株式会社ディスコ デバイスウエーハの加工方法
JP6512454B2 (ja) * 2016-12-06 2019-05-15 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2018110156A (ja) 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
JP2018182138A (ja) * 2017-04-17 2018-11-15 浜松ホトニクス株式会社 加工対象物切断方法
JP2018190857A (ja) * 2017-05-09 2018-11-29 株式会社ディスコ ウェーハの加工方法
JP6899252B2 (ja) * 2017-05-10 2021-07-07 株式会社ディスコ 加工方法
GB201708927D0 (en) * 2017-06-05 2017-07-19 Spts Technologies Ltd Methods of plasma etching and plasma dicing
JP6925900B2 (ja) * 2017-07-20 2021-08-25 岩谷産業株式会社 切断加工方法
FR3075773B1 (fr) * 2017-12-22 2020-01-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de dispositifs semi-conducteurs et de chemins de decoupe
JP7109862B2 (ja) * 2018-07-10 2022-08-01 株式会社ディスコ 半導体ウェーハの加工方法
US10573558B1 (en) * 2018-08-23 2020-02-25 International Business Machines Corporation Caterpillar trenches for efficient wafer dicing
US11355394B2 (en) 2018-09-13 2022-06-07 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
CN111785686B (zh) * 2019-04-03 2023-08-15 华邦电子股份有限公司 切割晶圆的方法及晶粒
US20210035767A1 (en) * 2019-07-29 2021-02-04 Applied Materials, Inc. Methods for repairing a recess of a chamber component
JP7281741B2 (ja) * 2019-08-23 2023-05-26 パナソニックＩｐマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法
WO2022005654A1 (en) * 2020-07-01 2022-01-06 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11776922B2 (en) 2020-07-01 2023-10-03 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11538777B2 (en) 2020-07-01 2022-12-27 Sandisk Technologies Llc Semiconductor structure containing pre-polymerized protective layer and method of making thereof
US11804416B2 (en) * 2020-09-08 2023-10-31 UTAC Headquarters Pte. Ltd. Semiconductor device and method of forming protective layer around cavity of semiconductor die
US20220157657A1 (en) * 2020-11-13 2022-05-19 International Business Machines Corporation Singulating individual chips from wafers having small chips and small separation channels
DE102021110948B4 (de) * 2021-04-28 2023-09-28 Carl Zeiss Microscopy Gmbh Verfahren zum Bearbeiten eines Objekts mit einer Materialbearbeitungseinrichtung, Computerprogrammprodukt und Materialbearbeitungseinrichtung zum Durchführen des Verfahrens
CN117438299B (zh) * 2023-12-21 2024-03-29 浙江集迈科微电子有限公司 Iii-v族化合物半导体材料的刻蚀方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260436A (ja) * 1992-12-04 1994-09-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体処理装置
JP2001102330A (ja) * 1999-10-01 2001-04-13 Matsushita Electronics Industry Corp 基板の製造方法
KR20090115039A (ko) * 2007-02-08 2009-11-04 파나소닉 주식회사 반도체칩의 제조 방법
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
KR20110084835A (ko) * 2010-01-18 2011-07-26 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 반도체 다이의 형성 방법
US20110312157A1 (en) * 2010-06-22 2011-12-22 Wei-Sheng Lei Wafer dicing using femtosecond-based laser and plasma etch

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US5244538A (en) 1991-07-26 1993-09-14 Microelectronics And Computer Technology Corporation Method of patterning metal on a substrate using direct-write deposition of a mask
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
US6562698B2 (en) 1999-06-08 2003-05-13 Kulicke & Soffa Investments, Inc. Dual laser cutting of wafers
US6194284B1 (en) 1999-08-30 2001-02-27 Taiwan Semiconductor Manufacturing Company Method for forming residue free etched silicon layer
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
KR100850262B1 (ko) 2000-01-10 2008-08-04 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
WO2001074529A2 (en) 2000-03-30 2001-10-11 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
GB2386184B (en) 2000-07-12 2004-05-26 Electro Scient Ind Inc UV laser system and method for single pulse severing of IC fuses
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6852241B2 (en) * 2001-08-14 2005-02-08 Lexmark International, Inc. Method for making ink jet printheads
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
JP4447325B2 (ja) 2002-02-25 2010-04-07 株式会社ディスコ 半導体ウェーハの分割方法
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
CN1663038A (zh) 2002-04-19 2005-08-31 Xsil技术有限公司 激光加工
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
JP2006040914A (ja) * 2004-07-22 2006-02-09 Matsushita Electric Ind Co Ltd 半導体ウェハの分割方法及び分割装置
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4460501B2 (ja) * 2005-07-29 2010-05-12 アオイ電子株式会社 微小試料台
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US8012857B2 (en) * 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
US8551578B2 (en) * 2008-02-12 2013-10-08 Applied Materials, Inc. Patterning of magnetic thin film using energized ions and thermal excitation
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
WO2009126907A2 (en) 2008-04-10 2009-10-15 Applied Materials, Inc. Laser-scribing platform and hybrid writing strategy
JP2010231146A (ja) 2009-03-30 2010-10-14 Panasonic Corp 化学増幅型レジスト材料及びそれを用いたパターン形成方法
CN102652366A (zh) * 2009-12-15 2012-08-29 索尼公司 光电转换器件及光电转换器件的制造方法
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8951819B2 (en) * 2011-07-11 2015-02-10 Applied Materials, Inc. Wafer dicing using hybrid split-beam laser scribing process with plasma etch

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260436A (ja) * 1992-12-04 1994-09-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体処理装置
JP2001102330A (ja) * 1999-10-01 2001-04-13 Matsushita Electronics Industry Corp 基板の製造方法
KR20090115039A (ko) * 2007-02-08 2009-11-04 파나소닉 주식회사 반도체칩의 제조 방법
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
KR20110084835A (ko) * 2010-01-18 2011-07-26 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 반도체 다이의 형성 방법
US20110312157A1 (en) * 2010-06-22 2011-12-22 Wei-Sheng Lei Wafer dicing using femtosecond-based laser and plasma etch
WO2011163149A2 (en) * 2010-06-22 2011-12-29 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch

Also Published As

Publication number Publication date
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