KR20130118215A - 반도체 장치 및 그 제조 방법 - Google Patents

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스미토모덴키고교가부시키가이샤
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Abstract

특성이 안정된 고품질의 반도체 장치 및 그 제조 방법을 제공한다. 주표면을 갖는 기판(1)과, 탄화규소층(2∼5)을 구비한다. 탄화규소층은, 기판(1)의 주표면 상에 형성된다. 탄화규소층은, 주표면에 대하여 경사진 단부면인 측면을 포함한다. 측면은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCTION THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 탄화규소층에 형성되며 정해진 결정면을 포함하는 경사면을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치의 재료로서 탄화규소(SiC)를 이용하는 것이 제안되어 있다. 이러한 탄화규소로 이루어지는 기판은, 예컨대 개량 레일레이법을 이용하여 제조된다.
그러나, 전술한 바와 같이 하여 제조된 탄화규소 기판에 있어서는, 그 표면에 개구부가 형성되어, c축 방향으로 연장되는 결정 결함인 마이크로 파이프가 많이 발생한다고 하는 문제가 있다. 그리고, 그 기판 표면에 있어서의 마이크로 파이프의 존재에 의해, 기판 표면 상에 탄화규소의 에피택셜막을 형성하는 경우에, 그 에피택셜막에도 결정 결함이 발생하여, 결과적으로 얻어지는 반도체 장치의 전기적 특성이 열화하는 경우가 있었다.
이러한 과제를 해결하기 위해, 예컨대, 특허문헌 1(일본 공개 특허 제2004-292305호 공보)에서는, 탄화규소 단결정으로 이루어지는 종결정 기판과 다결정 탄화규소 기판을 실리콘원을 개재하여 중첩하여 밀폐 용기에 수납하며, 그 후, 종결정 기판과 다결정 탄화규소 기판을 1400℃∼2300℃로 가열하고, 이들 기판 사이에 실리콘원이 용융하여 생성된 극박 실리콘 융액을 개재시켜, 종결정 기판 상에 탄화규소 단결정을 액상 에피택셜 성장시키는 기술이 개시되어 있다. 특허문헌 1에서는, 전술한 바와 같은 방법에 의해 에피택셜 성장한 탄화규소 단결정에서의 마이크로 파이프 밀도를 저감할 수 있다고 되어 있다.
특허문헌 1: 일본 공개 특허 제2004-292305호 공보
그러나, 상기 특허문헌 1에 개시된 기술에서는, 액상으로 결정 성장을 행하기 때문에 불순물의 농도 제어가 곤란하다. 따라서, 그 불순물의 농도를 고정밀도로 제어할 수 없는 것에 기인하여, 그 에피택셜 성장된 탄화규소 단결정을 이용한 반도체 장치의 전기적 특성이 열화하거나, 변동된다고 하는 문제가 있었다.
또한, 예컨대 결정형이 육방정인 탄화규소에 대해서는, 면방위가 {03-3-8}로 되어 있는 면 등의, 소위 반극성면을 MOSFET이라고 하는 반도체 장치의 채널로서 이용하면 큰 채널 이동도를 실현할 수 있는 것이 종래 보고되어 있다. 상기 특허문헌 1에 있어서도, 종결정 기판의 면방위로서 (0001) 이외의 임의의 면방위를 이용할 수 있다고 되어 있다. 그러나, 전술한 바와 같이 반극성면을 형성하는 구체적인 방법에 대해서 상기 특허문헌 1에서는 언급되어 있지 않다. 여기서, 상기 반극성면을 형성하기 위해, 탄화규소의 단결정 기판을 기계 가공하는 것도 생각되지만, 기계 가공의 가공 정밀도에도 한계가 있기 때문에, 형성된 면이 정확하게 상기 반극성면으로 되지 않는 경우가 있었다. 이 경우, 형성된 반도체 장치의 특성(예컨대 채널 이동도)이 충분히 향상되지 않는다고 하는 문제가 있었다.
본 발명은 전술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 특성이 안정된 고품질의 반도체 장치 및 그 제조 방법을 제공하는 것이다.
발명자는 예의 연구를 진행시킨 결과, 탄화규소의 단결정에 대해서 정해진 조건으로 가공함으로써, 소위 반극성면을 자기 형성면으로서 형성할 수 있고, 이러한 자기 형성된 반극성면을 반도체 장치의 능동 영역(예컨대, 채널 영역)으로서 이용함으로써, 전기적 특성이 우수한(예컨대, 채널 이동도가 큰) 반도체 장치를 실현할 수 있는 것을 발견하였다. 이러한 발명자의 지견에 기초하여, 본 발명에 따른 반도체 장치는, 주표면을 갖는 기판과, 탄화규소층을 구비한다. 탄화규소층은, 기판의 주표면 상에 형성된다. 탄화규소층은, 주표면에 대하여 경사진 단부면을 포함한다. 단부면은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다.
또한, 여기서 단부면이 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함한다고 하는 것은, 단부면을 구성하는 결정면이 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽으로 되어 있는 경우, 및 단부면을 구성하는 결정면에 대해서, <1-100> 방향에서의 {03-3-8}면 또는 {01-1-4}면에 대한 오프각이 -3°이상 3°이하인 면으로 되어 있는 것을 의미한다. 또한, 「<1-100> 방향에서의 {03-3-8}면 또는 {01-1-4}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향의 튀어나온 평면에의 상기 단부면의 법선의 정사영과, {03-3-8}면 또는 {01-1-4}면의 법선이 이루는 각도이며, 그 부호는, 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우가 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우가 마이너스이다. 또한, 단부면이 실질적으로 {100}면을 포함한다고 하는 것은, 단부면을 구성하는 결정면이 {100}면으로 되어 있는 경우, 및 단부면을 구성하는 결정면이 {100}면으로부터 임의의 결정 방위에 있어서 -3°이상 3°이하의 오프각을 갖는 결정면으로 되어 있는 경우를 의미한다.
이와 같이 하면, 탄화규소층의 단부면이 실질적으로 상기 {03-3-8}면, {01-1-4}면 및 {100}면 중 어느 하나로 되어 있기 때문에, 이들의 소위 반극성면으로 되어 있는 단부면을 반도체 장치의 능동 영역으로서 이용할 수 있다. 그리고, 이들 단부면은 안정적인 결정면이기 때문에, 그 단부면을 채널 영역 등의 능동 영역에 이용한 경우, 다른 결정면(예컨대 (0001)면)을 능동 영역에 이용한 경우보다, 안정적으로 누설 전류를 충분히 저감시킬 수 있으며, 높은 내압을 얻을 수 있다.
또한, 발명자는, 탄화규소층(탄화규소의 단결정층)에 대하여, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 그 탄화규소층을 가열함으로써, 탄화규소에 있어서 에칭 속도가 가장 느린 결정면이 자기 형성된다고 하는 지견을 얻었다. 그리고, 반응 가스의 조성(예컨대, 산소와 염소의 비율)이나 가열 온도를 조절함으로써, 전술한 {03-3-8}면, {01-1-4}면 또는 {100}면을 자기 형성할 수 있는 것을 발견하였다. 이러한 지견에 기초하여, 본 발명에 따른 반도체 장치의 제조 방법은, 탄화규소층이 형성된 기판을 준비하는 공정과, 탄화규소층의 주표면에 대하여 경사진 단부면을 형성하는 공정과, 그 단부면을 이용하여, 반도체 장치에 포함되는 구조를 형성하는 공정을 포함한다. 단부면을 형성하는 공정에서는, 탄화규소층에, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 탄화규소층을 가열함으로써, 탄화규소층의 주표면을 부분적으로 에칭에 의해 제거함으로써, 탄화규소층의 주표면에 대하여 경사진 단부면을 형성한다. 단부면은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다. 이 경우, 본 발명에 따른 반도체 장치를 용이하게 제조할 수 있다. 또한, 전술한 바와 같이 에칭(열 에칭)을 행함으로써 {03-3-8}면, {01-1-4}면 또는 {100}면을 자기 형성할 수 있기 때문에, 이들 결정면을 형성하기 위해 액상 성장 등을 이용할 필요가 없다. 그 때문에, 그 자기 형성 공정에 있어서 상기 결정면에서의 불순물 농도가 변동할 가능성은 낮다. 따라서, 그 결정면에서의 불순물 농도의 제어를 이온 주입 등의 방법으로 용이하게 행할 수 있다.
본 발명에 따르면, 안정적으로 누설 전류가 저감되며, 또한 고내압인, 우수한 특성의 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 따른 반도체 장치의 실시형태 1을 나타내는 단면 모식도이다.
도 2는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 3은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은 도 1에 나타낸 반도체 장치의 제조 방법의 참고예를 설명하기 위한 단면 모식도이다.
도 11은 도 1에 나타낸 반도체 장치의 제조 방법의 참고예를 설명하기 위한 단면 모식도이다.
도 12는 도 1에 나타낸 반도체 장치의 변형예를 나타내는 단면 모식도이다.
도 13은 본 발명에 따른 반도체 장치의 실시형태 2를 나타내는 단면 모식도이다.
도 14는 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 15는 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 16은 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 17은 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 18은 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 19는 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 20은 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 21은 도 13에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 22는 도 13에 나타낸 반도체 장치의 변형예를 나타내는 단면 모식도이다.
도 23은 본 발명에 의한 반도체 장치의 실시형태 3을 나타내는 단면 모식도이다.
도 24는 도 23에 나타낸 반도체 장치의 변형예를 나타내는 단면 모식도이다.
도 25는 탄화규소층의 측면의 부분 확대 단면 모식도이다.
이하, 도면에 기초하여 본 발명의 실시형태에 대해서 설명한다. 또한, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고 그 설명은 반복하지 않는다. 또한, 본 명세서 중에 있어서는, 개별 방위를 [], 집합 방위를 <>, 개별면을 (), 집합면을 {}로 각각 나타내고 있다. 또한, 마이너스의 지수에 대해서는, 결정학 상, "-"(바)를 숫자의 위에 붙이도록 되어 있지만, 본 명세서 내에서는, 숫자의 앞에 마이너스의 부호를 붙이고 있다.
(실시형태 1)
도 1을 참조하여, 본 발명에 따른 반도체 장치의 실시형태 1을 설명한다.
도 1을 참조하여, 본 발명에 따른 반도체 장치는, 측면이 경사진 홈을 이용한 종형의 디바이스인 종형 MOSFET이다. 도 1에 나타낸 반도체 장치는, 탄화규소로 이루어지는 기판(1)과, 탄화규소로 이루어지며, 도전형이 n형인 에피택셜층인 내압 유지층(2)과, 탄화규소로 이루어지고, 도전형이 p형인 p형 보디층(3)(p형 반도체층(3))과, 탄화규소로 이루어지며, 도전형이 n형인 n형 소스 컨택트층(4)과, 탄화규소로 이루어지고, 도전형이 p형인 컨택트 영역(5)과, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 소스 전극(12)과, 소스 배선 전극(13)과, 드레인 전극(14)과, 이면 보호 전극(15)을 구비한다.
기판(1)은, 결정형이 육방정인 탄화규소 혹은 결정형이 입방정인 탄화규소로 이루어진다. 내압 유지층(2)은, 기판(1)의 한쪽의 주표면 상에 형성되어 있다. 내압 유지층(2) 상에는 p형 보디층(3)이 형성되어 있다. p형 보디층(3) 상에는, n형 소스 컨택트층(4)이 형성되어 있다. 이 n형 소스 컨택트층(4)에 둘러싸이도록, p형의 컨택트 영역(5)이 형성되어 있다. n형 소스 컨택트층(4), p형 보디층(3) 및 내압 유지층(2)을 부분적으로 제거함으로써 홈(6)이 형성되어 있다. 홈(6)의 측벽은 기판(1)의 주표면에 대하여 경사진 단부면으로 되어 있다. 경사진 단부면에 의해 둘러싸인 볼록부(상부 표면 상에 소스 전극(12)이 형성된 볼록 형상부)의 평면 형상은, 기판(1)의 결정형이 육방정인 경우에는 예컨대 육각형으로 되어 있어도 좋다. 또한, 기판(1)의 결정형이 입방정인 경우, 상기 볼록부의 평면 형상은 예컨대 사각 형상으로 되어 있어도 좋다.
이 홈(6)의 측벽 및 바닥벽 상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 소스 컨택트층(4)의 상부 표면 위에까지 연장되어 있다. 이 게이트 절연막(8) 상으로서, 홈(6)의 내부를 충전하도록 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은, 게이트 절연막(8)에 있어서 n형 소스 컨택트층(4)의 상부 표면 상에 위치하는 부분의 상면과 거의 동일한 높이로 되어 있다.
게이트 절연막(8) 중 n형 소스 컨택트층(4)의 상부 표면 상에까지 연장되는 부분과 게이트 전극(9)을 덮도록 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)과 게이트 절연막(8)의 일부를 제거함으로써, n형 소스 컨택트층(4)의 일부와 p형의 컨택트 영역(5)을 노출하도록 개구부(11)가 형성되어 있다. 이 개구부(11)의 내부를 충전하며, p형의 컨택트 영역(5) 및 n형 소스 컨택트층(4)의 일부와 접촉하도록 소스 전극(12)이 형성되어 있다. 소스 전극(12)의 상부 표면과 접촉하며, 층간 절연막(10)의 상부 표면 상에 연장되도록 소스 배선 전극(13)이 형성되어 있다. 또한, 기판(1)에 있어서 내압 유지층(2)이 형성된 주표면과는 반대측의 이면 상에는, 드레인 전극(14)이 형성되어 있다. 이 드레인 전극(14)은 오믹 전극이다. 이 드레인 전극(14)에 있어서, 기판(1)과 대향하는 면과는 반대측의 면 상에 이면 보호 전극(15)이 형성되어 있다.
도 1에 나타낸 반도체 장치에서는, 홈(6)의 측벽이 경사져 있으며, 그 측벽은, 내압 유지층(2) 등을 구성하는 탄화규소의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽으로 되어 있다. 또한, 내압 유지층(2) 등을 구성하는 탄화규소의 결정형이 입방정인 경우에는, 그 홈(6)의 경사진 측벽은 실질적으로 {100}면으로 되어 있다. 도 1로부터 알 수 있듯이, 이들 소위 반극성면으로 되어 있는 측벽을 반도체 장치의 능동 영역인 채널 영역으로서 이용할 수 있다. 그리고, 이들 측벽은 안정적인 결정면이기 때문에, 그 측벽을 채널 영역에 이용한 경우, 다른 결정면(예컨대 (0001)면)을 채널 영역에 이용한 경우보다, 누설 전류를 충분히 저감시킬 수 있으며, 높은 내압을 얻을 수 있다.
다음으로, 도 1에 나타낸 반도체 장치의 동작에 대해서 간단하게 설명한다. 도 1을 참조하여, 게이트 전극(9)에 임계값 이하의 전압을 부여한 상태, 즉 오프 상태에서는, p형 보디층(3)과 도전형이 n형인 내압 유지층(2) 사이가 역바이어스가 되며, 비도통 상태가 된다. 한편, 게이트 전극(9)에 플러스의 전압을 인가하면, p형 보디층(3)에 있어서 게이트 절연막(8)과 접촉하는 영역의 근방인 채널 영역에 있어서, 반전층이 형성된다. 그 결과, n형 소스 컨택트층(4)과 내압 유지층(2)이 전기적으로 접속된 상태가 된다. 이 결과, 소스 전극(12)과 드레인 전극(14) 사이에 전류가 흐른다.
다음으로, 도 2∼도 9를 참조하여, 도 1에 나타낸 본 발명에 따른 반도체 장치의 제조 방법을 설명한다.
우선, 도 2를 참조하여, 탄화규소로 이루어지는 기판(1)의 주표면 상에, 도전형이 n형인 탄화규소의 에피택셜층을 형성한다. 그 에피택셜층은 내압 유지층(2)이 된다. 내압 유지층(2)을 형성하기 위한 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하고, 캐리어 가스로서 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이때 도전형이 n형인 불순물로서 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다. 이 내압 유지층(2)의 n형 불순물의 농도는, 예컨대 5×1015 ㎝-3 이상 5×1016 ㎝-3 이하로 할 수 있다.
다음으로, 내압 유지층(2)의 상부 표면층에 이온 주입을 행함으로써, p형 보디층(3) 및 n형 소스 컨택트층(4)을 형성한다. p형 보디층(3)을 형성하기 위한 이온 주입에 있어서는, 예컨대 알루미늄(Al) 등의 도전형이 p형인 불순물을 이온 주입한다. 이때, 주입하는 이온의 가속 에너지를 조정함으로써 p형 보디층(3)이 형성되는 영역의 깊이를 조정할 수 있다.
다음으로 도전형이 n형인 불순물을, p형 보디층(3)이 형성된 내압 유지층(2)에 이온 주입함으로써, n형 소스 컨택트층(4)을 형성한다. n형의 불순물로서는 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 3에 나타내는 구조를 얻는다.
다음으로, 도 4에 나타내는 바와 같이, n형 소스 컨택트층(4)의 상부 표면 상에 마스크층(17)을 형성한다. 마스크층(17)으로서, 예컨대 실리콘 산화막 등의 절연막을 이용할 수 있다. 마스크층(17)의 형성 방법으로서는, 예컨대 이하와 같은 공정을 이용할 수 있다. 즉, n형 소스 컨택트층(4)의 상부 표면 상에, CVD법 등을 이용하여 실리콘 산화막을 형성한다. 그리고, 이 실리콘 산화막 상에 포토리소그래피법을 이용하여 정해진 개구 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 이용하여, 실리콘 산화막을 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 이 결과, 도 4에 나타낸 홈(16)이 형성되어야 하는 영역에 개구 패턴을 갖는 마스크층(17)이 형성된다.
그리고, 이 마스크층(17)을 마스크로서 이용하여, n형 소스 컨택트층(4), p형 보디층(3) 및 내압 유지층(2)의 일부를 에칭에 의해 제거한다. 에칭의 방법으로서는 예컨대 반응성 이온 에칭(RIE), 특히 유도 결합 플라즈마(ICP) RIE를 이용할 수 있다. 구체적으로는, 예컨대 반응 가스로서 SF6 또는 SF6과 O2의 혼합 가스를 이용한 ICP-RIE를 이용할 수 있다. 이러한 에칭에 의해, 도 1의 홈(6)이 형성되어야 하는 영역에, 측벽이 기판(1)의 주표면에 대하여 거의 수직인 홈(16)을 형성할 수 있다. 이와 같이 하여, 도 4에 나타내는 구조를 얻는다.
다음으로, 내압 유지층(2), p형 보디층(3) 및 n형 소스 컨택트층(4)에 있어서 정해진 결정면을 표출시키는 열 에칭 공정을 실시한다. 구체적으로는, 도 4에 나타낸 홈(16)의 측벽을, 산소 가스와 염소 가스의 혼합 가스를 반응 가스로서 이용하고, 열 처리 온도를 예컨대 700℃ 이상 1000℃ 이하로 한 에칭(열 에칭)을 행함으로써, 도 5에 나타내는 바와 같이 기판(1)의 주표면에 대하여 경사진 측면(20)을 갖는 홈(6)을 형성할 수 있다.
여기서, 상기 열 에칭 공정의 조건은, 예컨대 산소 가스에 대한 염소 가스의 유량 비율((염소 가스 유량)/(산소 가스 유량))을, 0.5 이상 4.0 이하, 보다 바람직하게는 1.0 이상 2.0 이하로 할 수 있다. 또한, 반응 가스는, 전술한 염소 가스와 산소 가스에 더하여, 캐리어 가스를 포함하고 있어도 좋다. 캐리어 가스로서는, 예컨대 질소(N2) 가스, 아르곤 가스, 헬륨 가스 등을 이용할 수 있다. 그리고, 전술한 바와 같이 열 처리 온도를 700℃ 이상 1000℃ 이하로 한 경우, SiC의 에칭 속도는 예컨대 70 ㎛/hr 정도가 된다. 또한, 이 경우에 마스크층(17)으로서 산화규소(SiO2)를 이용하면, SiO2에 대한 SiC의 선택비를 매우 크게 할 수 있기 때문에, SiC의 에칭 중에 SiO2로 이루어지는 마스크층(17)은 실질적으로 에칭되지 않는다.
또한, 이 측면(20)에 표출되는 결정면은 예컨대 {03-3-8}면으로 되어 있다. 즉, 전술한 조건의 에칭에 있어서는, 에칭 속도가 가장 느린 결정면인 {03-3-8}면이 홈(6)의 측면(20)으로서 자기 형성된다. 이 결과, 도 5에 나타내는 바와 같은 구조를 얻는다. 또한, 측면(20)을 구성하는 결정면은 {01-1-4}면으로 되어 있어도 좋다. 또한, 내압 유지층(2) 등을 구성하는 탄화규소의 결정형이 입방정인 경우에는, 측면(20)을 구성하는 결정면은 {100}면이어도 좋다.
다음으로, 마스크층(17)을 에칭 등 임의의 방법에 의해 제거한다. 그 후, 홈(6)의 내부로부터 n형 소스 컨택트층(4)의 상부 표면 상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시하지 않음)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 홈(6)의 바닥부 및 n형 소스 컨택트층(4)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 홈(6)의 바닥부에 전계 완화 영역(7)을 형성하고, n형 소스 컨택트층(4)의 일부 영역에 도전형이 p형인 컨택트 영역(5)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 6에 나타내는 바와 같은 구조를 얻는다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에 있어서는, 탄화규소로 이루어지는 에피택셜층의 표면에 특별히 캡층을 형성하는 일없이 어닐링 처리를 실시한다. 여기서, 발명자들은, 전술한 {03-3-8}면에 대해서는, 캡층 등의 보호막을 표면에 형성하는 일없이 활성화 어닐링 처리를 행하여도 표면 형상이 열화하는 경우가 없어, 충분한 표면 평활성을 유지할 수 있는 것을 발견하였다. 이 때문에, 종래 필요하다고 생각되고 있던 활성화 어닐링 처리 전의 보호막(캡층)의 형성 공정을 생략하고, 직접 활성화 어닐링 공정을 실시하고 있다. 또한, 전술한 캡층을 형성한 뒤에 활성화 어닐링 공정을 실시하여도 좋다. 또한, 예컨대 n형 소스 컨택트층(4) 및 p형의 컨택트 영역(5)의 상부 표면 상에만 캡층을 마련한 구성으로 하여, 활성화 어닐링 처리를 실시하여도 좋다.
다음으로, 도 7에 나타내는 바와 같이, 홈(6)의 내부로부터 n형 소스 컨택트층(4) 및 p형의 컨택트 영역(5)의 상부 표면 상에까지 연장되도록 게이트 절연막(8)을 형성한다. 게이트 절연막(8)으로서는, 예컨대 탄화규소로 이루어지는 에피택셜층을 열 산화함으로써 얻어지는 산화막(산화규소막)을 이용할 수 있다. 이와 같이 하여, 도 7에 나타내는 구조를 얻는다.
다음으로, 도 8에 나타내는 바와 같이, 홈(6)의 내부를 충전하도록, 게이트 절연막(8) 상에 게이트 전극(9)을 형성한다. 게이트 전극(9)의 형성 방법으로서는, 예컨대 이하와 같은 방법을 이용할 수 있다. 우선, 게이트 절연막(8) 상에 있어서, 홈(6)의 내부 및 p형의 컨택트 영역(5) 상의 영역에까지 연장되는 게이트 전극이 되어야 하는 도전체막을, 스퍼터링법 등을 이용하여 형성한다. 도전체막의 재료로서는 도전성을 갖는 재료이면 금속 등 임의의 재료를 이용할 수 있다. 그 후, 에치 백 혹은 CMP법 등 임의의 방법을 이용하여, 홈(6)의 내부 이외의 영역에 형성된 도전체막의 부분을 제거한다. 이 결과, 홈(6)의 내부를 충전하는 도전체막이 잔존하며, 그 도전체막에 의해 게이트 전극(9)이 구성된다. 이와 같이 하여, 도 8에 나타내는 구조를 얻는다.
다음으로, 게이트 전극(9)의 상부 표면, 및 p형의 컨택트 영역(5) 상에 있어서 노출되고 있는 게이트 절연막(8)의 상부 표면 상을 덮도록 층간 절연막(10)(도 9 참조)을 형성한다. 층간 절연막으로서는, 절연성을 갖는 재료이면 임의의 재료를 이용할 수 있다. 그리고, 층간 절연막(10) 상에, 패턴을 갖는 레지스트막을, 포토리소그래피법을 이용하여 형성한다. 그 레지스트막(도시하지 않음)에는 p형의 컨택트 영역(5) 상에 위치하는 영역에 개구 패턴이 형성되어 있다.
그리고, 이 레지스트막을 마스크로서 이용하여, 에칭에 의해 층간 절연막(10) 및 게이트 절연막(8)을 부분적으로 에칭에 의해 제거한다. 이 결과, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 9 참조)가 형성된다. 이 개구부(11)의 바닥부에 있어서는, p형의 컨택트 영역(5) 및 n형 소스 컨택트층(4)의 일부가 노출된 상태가 된다. 그 후, 그 개구부(11)의 내부를 충전하며, 전술한 레지스트막의 상부 표면 상을 덮도록 소스 전극(12)(도 9 참조)이 되어야 하는 도전체막을 형성한다. 그 후, 약액 등을 이용하여 레지스트막을 제거함으로써, 레지스트막 상에 형성되어 있던 도전체막의 부분을 동시에 제거한다(리프트 오프). 이 결과, 개구부(11)의 내부에 충전된 도전체막에 의해 소스 전극(12)을 형성할 수 있다. 이 소스 전극(12)은 p형의 컨택트 영역(5) 및 n형 소스 컨택트층(4)과 오믹 접촉한 오믹 전극이다.
또한, 기판(1)의 이면측(내압 유지층(2)이 형성된 주표면과 반대측의 표면측)에, 드레인 전극(14)(도 9 참조)을 형성한다. 드레인 전극(14)으로서는, 기판(1)과 오믹 접촉이 가능한 재료이면 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 9에 나타내는 구조를 얻는다.
그 후, 소스 전극(12)의 상부 표면에 접촉하며, 층간 절연막(10)의 상부 표면 상에 연장되는 소스 배선 전극(13)(도 1 참조), 및 드레인 전극(14)의 표면에 형성된 이면 보호 전극(15)(도 1 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 1에 나타내는 반도체 장치를 얻을 수 있다.
다음으로, 도 10 및 도 11을 참조하여, 도 1에 나타낸 본 발명에 따른 반도체 장치의 제조 방법의 참고예를 설명한다.
본 발명에 따른 반도체 장치의 제조 방법의 참고예에서는, 우선 도 2∼도 4에 나타낸 공정을 실시한다. 그 후, 도 4에 나타낸 마스크층(17)을 제거한다. 다음으로, 홈(16)의 내부로부터 n형 소스 컨택트층(4)의 상부 표면 상에까지 연장되도록 규소로 이루어지는 Si 피막(21)(도 10 참조)을 형성한다. 이 상태로, 열처리를 행함으로써, 홈(16)의 내주면 및 n형 소스 컨택트층(4)의 상부 표면의 Si 피막(21)과 접촉한 영역에 있어서 탄화규소의 재구성이 일어난다. 이와 같이 하여, 도 10에 나타내는 바와 같이, 홈의 측벽이 정해진 결정면({03-3-8}면)이 되도록 탄화규소의 재구성층(22)이 형성된다. 이 결과, 도 10에 나타내는 바와 같은 구조를 얻는다.
이 후, 잔존하고 있는 Si 피막(21)을 제거한다. Si 피막(21)의 제거 방법으로서는, 예컨대 HNO3과 HF 등의 혼합액(가스)을 이용한 에칭을 이용할 수 있다. 그 후, 전술한 재구성층(22)을 에칭에 의해 추가로 제거한다. 재구성층(22)을 제거하기 위한 에칭으로서는, ICP-RIE를 이용할 수 있다. 이 결과, 도 11에 나타내는 바와 같이 경사진 측면을 갖는 홈(6)을 형성할 수 있다.
이 후, 앞서 설명한 도 6∼도 9에 나타낸 공정을 실시함으로써, 도 1에 나타낸 반도체 장치를 얻을 수 있다.
다음으로, 도 12를 참조하여, 도 1에 나타낸 반도체 장치의 변형예를 설명한다. 도 12에 나타낸 반도체 장치는, 기본적으로는 도 1에 나타낸 반도체 장치와 동일한 구성을 구비하지만, 홈(6)의 형상이 도 1에 나타낸 반도체 장치와는 다르다. 구체적으로는, 도 12에 나타낸 반도체 장치에서는, 홈(6)의 단면 형상이 V자형으로 되어 있다. 또한, 다른 관점에서 말하면, 도 12에 나타낸 반도체 장치의 홈(6)은, 기판(1)의 주표면에 대하여 경사져 있으며 서로 대향하는 측면이, 그 하부에서 직접 접속된 상태로 되어 있다. 홈(6)의 바닥부(대향하는 측벽의 하부가 서로 접속된 부분)에는, 전계 완화 영역(7)이 형성되어 있다. 이러한 구성의 반도체 장치에 의해서도, 도 1에 나타낸 반도체 장치와 동일한 효과를 얻을 수 있다. 또한, 도 12에 나타낸 반도체 장치에서는, 홈(6)에 있어서 도 1에 나타낸 바와 같은 평탄한 바닥면이 형성되어 있지 않기 때문에, 도 12에 나타낸 홈(6)의 폭은 도 1에 나타낸 홈(6)의 폭보다 좁게 되어 있다. 이 결과, 도 12에 나타낸 반도체 장치에서는, 도 1에 나타낸 반도체 장치보다 사이즈를 작게 하는 것이 가능하며, 반도체 장치의 미세화 및 고집적화에 유리하다.
(실시형태 2)
도 13을 참조하여, 본 발명에 따른 반도체 장치의 실시형태 2를 설명한다.
도 13을 참조하여, 본 발명에 따른 반도체 장치는, 측면이 경사진 홈을 이용한 종형의 디바이스인 IGBT이다. 도 13에 나타낸 반도체 장치는, 탄화규소로 이루어지는 도전형이 p형인 기판(31)과, 탄화규소로 이루어지며, 도전형이 p형인 버퍼층으로서의 p형 에피택셜층(36)과, 탄화규소로 이루어지고, 도전형이 n형인 내압 유지층으로서의 n형 에피택셜층(32)과, 탄화규소로 이루어지며, 도전형이 p형인 웰 영역에 대응하는 p형 반도체층(33)과, 탄화규소로 이루어지고, 도전형이 n형인 이미터 영역에 대응하는 n형 소스 컨택트층(34)과, 탄화규소로 이루어지며, 도전형이 p형인 컨택트 영역(35)과, 게이트 절연막(8)과, 게이트 전극(9)과, 층간 절연막(10)과, 이미터 전극에 대응하는 소스 전극(12)과, 소스 배선 전극(13)과, 콜렉터 전극에 대응하는 드레인 전극(14)과, 이면 보호 전극(15)을 구비한다.
p형 에피택셜층(36)은, 기판(31)의 한쪽의 주표면 상에 형성되어 있다. p형 에피택셜층(36) 상에는 n형 에피택셜층(32)이 형성되어 있다. n형 에피택셜층(32) 상에는 p형 반도체층(33)이 형성되어 있다. p형 반도체층(33) 상에는, n형 소스 컨택트층(34)이 형성되어 있다. 이 n형 소스 컨택트층(34)에 둘러싸이도록, p형의 컨택트 영역(35)이 형성되어 있다. n형 소스 컨택트층(34), p형 반도체층(33) 및 n형 에피택셜층(32)을 부분적으로 제거함으로써 홈(6)이 형성되어 있다. 홈(6)의 측벽은 기판(31)의 주표면에 대하여 경사진 단부면으로 되어 있다. 경사진 단부면에 의해 둘러싸인 볼록부(상부 표면 상에 소스 전극(12)이 형성된 볼록 형상부)의 평면 형상은 예컨대 육각형으로 되어 있다.
이 홈(6)의 측벽 및 바닥벽 상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8)은 n형 소스 컨택트층(34)의 상부 표면 위에까지 연장되어 있다. 이 게이트 절연막(8) 상으로서, 홈(6)의 내부를 충전하도록 게이트 전극(9)이 형성되어 있다. 게이트 전극(9)의 상부 표면은, 게이트 절연막(8)에 있어서 n형 소스 컨택트층(34)의 상부 표면 상에 위치하는 부분의 상면과 거의 동일한 높이로 되어 있다.
게이트 절연막(8) 중 n형 소스 컨택트층(34)의 상부 표면 상에까지 연장되는 부분과 게이트 전극(9)을 덮도록 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)과 게이트 절연막(8)의 일부를 제거함으로써, n형 소스 컨택트층(34)의 일부와 p형의 컨택트 영역(35)을 노출하도록 개구부(11)가 형성되어 있다. 이 개구부(11)의 내부를 충전하며, p형의 컨택트 영역(35) 및 n형 소스 컨택트층(34)의 일부와 접촉하도록 소스 전극(12)이 형성되어 있다. 소스 전극(12)의 상부 표면과 접촉하며, 층간 절연막(10)의 상부 표면 상에 연장되도록 소스 배선 전극(13)이 형성되어 있다.
또한, 기판(1)에 있어서 내압 유지층(2)이 형성된 주표면과는 반대측의 이면 상에는, 도 1에 나타낸 반도체 장치와 마찬가지로, 드레인 전극(14) 및 이면 보호 전극(15)이 형성되어 있다.
도 13에 나타낸 반도체 장치에 있어서도, 도 1에 나타낸 반도체 장치와 마찬가지로, 홈(6)의 측벽이 경사져 있으며, 그 측벽은, n형 에피택셜층(32) 등을 구성하는 탄화규소의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽으로 되어 있다. 또한, n형 에피택셜층(32) 등을 구성하는 탄화규소의 결정형이 입방정인 경우에는, 그 홈(6)의 경사진 측벽은 실질적으로 {100}면으로 되어 있다. 이 경우도, 도 1에 나타낸 반도체 장치와 동일한 효과를 얻을 수 있다.
다음으로, 도 13에 나타낸 반도체 장치의 동작을 간단하게 설명한다. 도 13을 참조하여, 게이트 전극(9)에 마이너스의 전압을 인가하고, 그 마이너스의 전압이 임계값을 넘으면, 게이트 전극(9) 측방의 게이트 절연막(8)에 접하는 p형 반도체층(33)의 홈(6)에 대향하는 단부 영역(채널 영역)에 반전층이 형성되고, 이미터 영역인 n형 소스 컨택트층(34)과 내압 유지층인 n형 에피택셜층(32)이 전기적으로 접속된다. 이에 의해, 이미터 영역인 n형 소스 컨택트층(34)으로부터 내압 유지층인 n형 에피택셜층(32)에 정공이 주입되며, 이에 대응하여 기판(31)으로부터 버퍼층인 p형 에피택셜층(36)을 개재하여 전자가 n형 에피택셜층(32)에 공급된다. 그 결과, IGBT가 온 상태가 되고, n형 에피택셜층(32)에 전도도 변조가 생겨 이미터 전극인 소스 전극(12)-콜렉터 전극인 드레인 전극(14) 사이의 저항이 저하한 상태로 전류가 흐른다. 한편, 게이트 전극(9)에 인가되는 상기 마이너스의 전압이 임계값 이하인 경우, 상기 채널 영역에 반전층이 형성되지 않기 때문에, n형 에피택셜층(32)과 p형 반도체층(33) 사이가, 역바이어스의 상태로 유지된다. 그 결과, IGBT가 오프 상태가 되며, 전류는 흐르지 않는다.
도 14∼도 21을 참조하여, 본 발명에 따른 반도체 장치의 실시형태 2의 제조 방법을 설명한다.
우선, 도 14를 참조하여, 탄화규소로 이루어지는 기판(31)의 주표면 상에, 도전형이 p형으로서 탄화규소로 이루어지는 p형 에피택셜층(36)을 형성한다. 그리고, p형 에피택셜층(36) 상에 도전형이 n형인 탄화규소의 n형 에피택셜층(32)을 형성한다. 그 n형 에피택셜층(32)은 내압 유지층이 된다. p형 에피택셜층(36) 및 n형 에피택셜층(32)을 형성하기 위한 에피택셜 성장은, 예컨대 원료 가스로서 실란(SiH4)과 프로판(C3H8)의 혼합 가스를 이용하고, 캐리어 가스로서 예컨대 수소 가스(H2)를 이용한 CVD법에 의해 실시할 수 있다. 또한, 이때, 도전형이 p형인 불순물로서는, 예컨대 알루미늄(Al) 등을 도입하고, 도전형이 n형인 불순물로서 예컨대 질소(N)나 인(P)을 도입하는 것이 바람직하다.
다음으로, n형 에피택셜층(32)의 상부 표면층에 이온 주입을 행함으로써, p형 반도체층(33) 및 n형 소스 컨택트층(34)을 형성한다. p형 반도체층(33)을 형성하기 위한 이온 주입에서는, 예컨대 알루미늄(Al) 등의 도전형이 p형인 불순물을 이온 주입한다. 이때, 주입하는 이온의 가속 에너지를 조정함으로써 p형 반도체층(33)이 형성되는 영역의 깊이를 조정할 수 있다.
다음으로, 도전형이 n형인 불순물을, p형 반도체층(33)이 형성된 n형 에피택셜층(32)에 이온 주입함으로써, n형 소스 컨택트층(34)을 형성한다. n형의 불순물로서는 예컨대 인 등을 이용할 수 있다. 이와 같이 하여, 도 15에 나타내는 구조를 얻는다.
다음으로, 도 16에 나타내는 바와 같이, n형 소스 컨택트층(34)의 상부 표면 상에 마스크층(17)을 형성한다. 마스크층(17)으로서, 예컨대 실리콘 산화막 등의 절연막을 이용할 수 있다. 마스크층(17)의 형성 방법으로서는, 도 4에 있어서 설명한 마스크층(17)의 제조 방법과 동일한 방법을 이용할 수 있다. 이 결과, 도 16에 나타낸 홈(16)이 형성되어야 하는 영역에 개구 패턴을 갖는 마스크층(17)이 형성된다.
그리고, 이 마스크층(17)을 마스크로서 이용하여, n형 소스 컨택트층(34), p형 반도체층(33) 및 n형 에피택셜층(32)의 일부를 에칭에 의해 제거한다. 에칭의 방법 등은, 도 4에 나타낸 공정과 동일한 방법을 이용할 수 있다. 이와 같이 하여, 도 16에 나타내는 구조를 얻는다.
다음으로, n형 에피택셜층(32), p형 반도체층(33) 및 n형 소스 컨택트층(34)에 있어서 정해진 결정면을 표출시키는 열 에칭 공정을 실시한다. 이 열 에칭 공정의 조건은, 도 5를 참조하여 설명한 열 에칭 공정의 조건과 동일한 조건을 이용할 수 있다. 이 결과, 도 17에 나타내는 바와 같이 기판(31)의 주표면에 대하여 경사진 측면(20)을 갖는 홈(6)을 형성할 수 있다. 또한, 이 측면(20)에 표출되는 결정면의 면방위는 예컨대 {03-3-8}로 되어 있다. 이와 같이 하여, 도 17에 나타내는 바와 같은 구조를 얻는다.
다음으로, 마스크층(17)을 에칭 등 임의의 방법에 의해 제거한다. 그 후, 도 6에 나타낸 공정과 마찬가지로, 홈(6)의 내부로부터 n형 소스 컨택트층(34)의 상부 표면 상에까지 연장되도록, 정해진 패턴을 갖는 레지스트막(도시하지 않음)을, 포토리소그래피법을 이용하여 형성한다. 레지스트막으로서는, 홈(6)의 바닥부 및 n형 소스 컨택트층(34)의 상부 표면의 일부에 개구 패턴이 형성되어 있는 것을 이용한다. 그리고, 이 레지스트막을 마스크로서 이용하여, 도전형이 p형인 불순물을 이온 주입함으로써, 홈(6)의 바닥부에 전계 완화 영역(7)을 형성하고, n형 소스 컨택트층(34)의 일부 영역에 도전형이 p형인 컨택트 영역(35)을 형성한다. 그 후 레지스트막을 제거한다. 이 결과, 도 18에 나타내는 바와 같은 구조를 얻는다.
그리고, 전술한 이온 주입에 의해 주입된 불순물을 활성화하기 위한 활성화 어닐링 공정을 실시한다. 이 활성화 어닐링 공정에 있어서는, 이미 설명한 본 발명의 실시형태 1의 경우와 마찬가지로, 탄화규소로 이루어지는 에피택셜층의 표면(구체적으로는 홈(6)의 측면(20) 상)에 특별히 캡층을 형성하는 일없이 어닐링 처리를 실시한다. 또한, 전술한 캡층을 형성한 뒤에 활성화 어닐링 공정을 실시하여도 좋다. 또한, 예컨대 n형 소스 컨택트층(34) 및 p형의 컨택트 영역(35)의 상부 표면 상에만 캡층을 마련한 구성으로 하여, 활성화 어닐링 처리를 실시하여도 좋다.
다음으로, 도 19에 나타내는 바와 같이, 홈(6)의 내부로부터 n형 소스 컨택트층(34) 및 p형의 컨택트 영역(35)의 상부 표면 상에까지 연장되도록 게이트 절연막(8)을 형성한다. 게이트 절연막(8)의 재질이나 형성 방법은, 도 7에 있어서의 게이트 절연막(8)의 재질이나 형성 방법과 동일하다. 이와 같이 하여, 도 19에 나타내는 구조를 얻는다.
다음으로, 도 20에 나타내는 바와 같이, 홈(6)의 내부를 충전하도록, 게이트 절연막(8) 상에 게이트 전극(9)을 형성한다. 게이트 전극(9)의 형성 방법으로서는, 도 8에 나타낸 게이트 전극(9)의 형성 방법과 동일한 형성 방법을 이용할 수 있다. 이와 같이 하여, 도 20에 나타내는 구조를 얻는다.
다음으로, 게이트 전극(9)의 상부 표면, 및 p형의 컨택트 영역(35) 상에 있어서 노출되고 있는 게이트 절연막(8)의 상부 표면 상을 덮도록 층간 절연막(10)(도 21 참조)을 형성한다. 층간 절연막(10)으로서는, 절연성을 갖는 재료이면 임의의 재료를 이용할 수 있다. 그리고, 도 9에 나타낸 공정과 마찬가지로, 층간 절연막(10) 및 게이트 절연막(8)에는 개구부(11)(도 21 참조)가 형성된다. 그 개구부(11)의 형성 방법은, 도 9에 있어서의 개구부의 형성 방법과 동일하다. 이 개구부(11)의 바닥부에 있어서는, p형의 컨택트 영역(35) 및 n형 소스 컨택트층(34)의 일부가 노출된 상태가 된다.
그 후, 도 9에 있어서 설명한 방법과 동일한 방법을 이용하여, 개구부(11)의 내부에 충전된 도전체막에 의해 소스 전극(12)을 형성한다. 이 소스 전극(12)은 p형의 컨택트 영역(35) 및 n형 소스 컨택트층(34)과 오믹 접촉한 오믹 전극이다.
또한, 기판(31)의 이면측(n형 에피택셜층(32)이 형성된 주표면과 반대측의 표면측)에, 드레인 전극(14)(도 21 참조)을 형성한다. 드레인 전극(14)으로서는, 기판(31)과 오믹 접촉이 가능한 재료이면 임의의 재료를 이용할 수 있다. 이와 같이 하여, 도 21에 나타내는 구조를 얻는다.
그 후, 소스 전극(12)의 상부 표면에 접촉하며, 층간 절연막(10)의 상부 표면 상에 연장되는 소스 배선 전극(13)(도 13 참조), 및 드레인 전극(14)의 표면에 형성된 이면 보호 전극(15)(도 13 참조)을 각각 스퍼터링법 등의 임의의 방법을 이용하여 형성한다. 이 결과, 도 13에 나타내는 반도체 장치를 얻을 수 있다.
다음으로, 도 22를 참조하여, 도 13에 나타낸 반도체 장치의 변형예를 설명한다. 도 22에 나타낸 반도체 장치는, 기본적으로는 도 13에 나타낸 반도체 장치와 동일한 구성을 구비하지만, 홈(6)의 형상이 도 13에 나타낸 반도체 장치와는 다르다. 구체적으로는, 도 22에 나타낸 반도체 장치에서는, 홈(6)의 단면 형상이 도 12에 나타낸 반도체 장치와 마찬가지로, V자형으로 되어 있다. 홈(6)의 바닥부(대향하는 측벽의 하부가 서로 접속된 부분)에는, 전계 완화 영역(7)이 형성되어 있다. 이러한 구성의 반도체 장치에 의해서도, 도 13에 나타낸 반도체 장치와 동일한 효과를 얻을 수 있다. 또한, 도 22에 나타낸 반도체 장치에서는, 홈(6)에 있어서 도 13에 나타낸 바와 같은 평탄한 바닥면이 형성되어 있지 않기 때문에, 도 22에 나타낸 홈(6)의 폭은 도 13에 나타낸 홈(6)의 폭보다 좁게 되어 있다. 이 결과, 도 22에 나타낸 반도체 장치에서는, 도 13에 나타낸 반도체 장치보다 사이즈를 작게 하는 것이 가능하며, 반도체 장치의 미세화 및 고집적화에 유리하다.
(실시형태 3)
도 23을 참조하여, 본 발명에 따른 반도체 장치의 실시형태 3을 설명한다.
도 23을 참조하여, 본 발명에 따른 반도체 장치는, PiN 다이오드로서, 탄화규소로 이루어지는 기판(1)과, 도전형이 n형으로서, 기판(1)에 있어서의 도전성 불순물의 농도보다 낮은 도전성 불순물 농도를 가지고, 표면에 릿지 구조를 갖는 n- 에피택셜층(42)과, n- 에피택셜층(42)의 표면에 형성된 릿지 구조(44) 중에 형성되며, n- 에피택셜층(42)과 접속된 p+ 반도체층(43)과, 릿지 구조(44)의 주위에 형성된 가드 링(45)을 구비한다. 기판(1)은, 탄화규소로 이루어지며, 도전형이 n형이다. n- 에피택셜층(42)은, 기판(1)의 주표면 상에 형성되어 있다. n- 에피택셜층(42)의 표면에는, 측면(20)이 기판(1)의 주표면에 대하여 경사하고 있는 릿지 구조(44)가 형성되어 있다. 릿지 구조(44)의 상부 표면을 포함하는 층에는 도전형이 p형인 p+ 반도체층(43)이 형성되어 있다. 이 릿지 구조(44)의 주위를 둘러싸도록, 도전형이 p형의 영역인 가드 링(45)이 형성되어 있다. 가드 링(45)은, 릿지 구조(44)를 둘러싸도록 환형으로 형성되어 있다. 릿지 구조(44)의 측면(20)은, 특정 결정면(예컨대 {03-3-8}면)에 의해 구성되어 있다. 즉, 릿지 구조(44)는, 전술한 특정 결정면({03-3-8}면)과 등가인 6개의 면에 의해 구성되어 있다. 이 때문에, 릿지 구조(44)의 상부 표면이나 바닥부의 평면 형상은 육각 형상으로 되어 있다.
이러한 구조의 반도체 장치에 있어서도, 릿지 구조(44)의 측면(20)이 도 1에 나타낸 홈(6)의 측면(20)과 마찬가지로 안정적인 결정면으로 되어 있기 때문에, 다른 결정면이 그 측면(20)으로 되어 있는 경우보다, 그 측면(20)으로부터의 누설 전류를 충분히 저감시킬 수 있다.
다음으로, 도 23에 나타낸 반도체 장치의 제조 방법을 설명한다. 도 23에 나타낸 반도체 장치의 제조 방법으로서는, 우선 탄화규소로 이루어지는 기판(1)을 준비한다. 기판(1)으로서는 예컨대 결정형이 육방정인 탄화규소로 이루어지는 기판을 이용한다. 이 기판(1)의 주표면 상에 에피택셜 성장법을 이용하여 n- 에피택셜층(42)을 형성한다. 이 n- 에피택셜층(42)의 표면층에 도전형이 p형인 불순물을 이온 주입함으로써, p+ 반도체층(43)이 되어야 하는 p형의 반도체층을 형성한다.
그 후, 릿지 구조(44)(도 23 참조)가 되어야 하는 영역에 실리콘 산화막으로 이루어지는 섬 형상의 마스크 패턴을 형성한다. 이 마스크 패턴의 평면 형상은 예컨대 육각 형상으로 하여도 좋지만, 다른 임의의 형상(예컨대, 동그라미나 사각 등)으로 하여도 좋다. 그리고, 이 마스크 패턴이 형성된 상태로, p+ 반도체층(43) 및 n- 에피택셜층(42)을 부분적으로 에칭에 의해 제거한다. 이 결과, 마스크 패턴의 아래에 릿지 구조(44)가 되어야 하는 볼록부가 형성된 상태가 된다.
그리고, 전술한 본 발명의 실시형태 1에 있어서의 도 5에 나타낸 공정과 마찬가지로 열 에칭 공정을 실시함으로써, 볼록부의 측면을 에칭에 의해 제거하고, 도 23에 나타낸 경사하는 측면(20)을 얻는다. 그 후, 마스크 패턴을 제거한다. 더욱, 전체를 덮도록 정해진 패턴을 갖는 레지스트막을 형성한다. 그 레지스트막에는, 가드 링(45)이 되어야 하는 영역에 개구 패턴이 형성되어 있다. 이 레지스트막을 마스크로서 이용하여, n- 에피택셜층(42)에 도전형이 p형인 불순물을 주입함으로써, 가드 링(45)을 형성한다. 그 후, 레지스트막을 제거한다. 그리고, 가드 링(45)을 형성하기 위한 상기 이온 주입 후에, 활성화 어닐링 처리를 행한다. 그 활성화 어닐링 처리에 있어서는, 적어도 측면(20)을 덮는 캡층을 형성하는 일없이 가열 처리하여도 좋다. 이 결과, 도 23에 나타내는 반도체 장치를 얻을 수 있다.
다음으로, 도 24를 참조하여, 도 23에 나타낸 반도체 장치의 변형예를 설명한다.
도 24에 나타낸 반도체 장치는, 기본적으로는 도 23에 나타낸 반도체 장치와 동일한 구조를 구비하지만, 가드 링(45)(도 23 참조) 대신에 JTE(Junction Termination Extension) 영역(46)이 형성되어 있는 점이 다르다. JTE 영역(46)은, 도전형이 p형인 영역이다. 이러한 JTE 영역(46)도, 도 23에 나타낸 가드 링(45)과 마찬가지로 이온 주입 및 활성화 어닐링을 실시함으로써 형성할 수 있다. 그리고, 도 23에 나타낸 반도체 장치의 제조 방법과 마찬가지로, 도 24에 나타낸 반도체 장치의 제조 방법에 있어서도, JTE 영역(46)을 형성하기 위한 이온 주입 후의 활성화 어닐링 처리에 있어서는, 적어도 측면(20)을 덮는 캡층을 형성하는 일없이 활성화 어닐링 처리를 실시한다. 이와 같이 하여도, 측면(20)은 안정적인 결정면(예컨대, {03-3-8}면)에 의해 구성되어 있기 때문에, 그 활성 어닐링에 의해서도 측면(20)의 표면이 거칠어진다고 하는 문제는 발생하지 않는다.
전술한 실시형태와 일부 중복하는 부분도 있지만, 본 발명의 특징적인 구성을 이하에 열거한다.
또한, 본 발명에 따른 반도체 장치는, 도 1, 도 13, 도 23, 도 24 등에 나타내는 바와 같이, 주표면을 갖는 기판(1, 31)과, 탄화규소층(도 1의 내압 유지층(2), 반도체층(3), n형 소스 컨택트층(4), 및 p형의 컨택트 영역(5), 혹은 도 13의 n형 에피택셜층(32), p형 반도체층(33), n형 소스 컨택트층(34), p형의 컨택트 영역(35), 혹은 도 23 및 도 24의 n- 에피택셜층(42) 및 p+ 반도체층(43))을 구비한다. 탄화규소층은, 기판(1, 31)의 주표면 상에 형성된다. 탄화규소층은, 주표면에 대하여 경사진 단부면인 측면(20)을 포함한다. 측면(20)은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다.
이와 같이 하면, 탄화규소층에 형성되는 측면(20)이 실질적으로 상기 {03-3-8}면, {01-1-4}면 및 {100}면 중 어느 하나로 되어 있기 때문에, 이들의 소위 반극성면으로 되어 있는 측면(20)을 반도체 장치의 능동 영역(예컨대 채널 영역)으로서 이용할 수 있다. 그리고, 이들 측면(20)은 안정적인 결정면이기 때문에, 그 측면(20)을 채널 영역 등의 능동 영역에 이용한 경우, 다른 결정면(예컨대 (0001)면)을 채널 영역에 이용한 경우보다, 누설 전류를 충분히 저감시킬 수 있으며, 높은 내압을 얻을 수 있다.
또한, 본 명세서에 있어서, 홈(6)의 측면(20)이 상기 {03-3-8}면, {01-1-4}면 및 {100}면 중 어느 하나로 되어 있다고 하는 경우에는, 그 홈(6)의 측면을 구성하는 결정면이 복수 존재하고, 이들 복수의 결정면에 상기 {03-3-8}면, {01-1-4}면 및 {100}면 중 어느 하나가 포함된다고 하는 경우를 포함하고 있다. 이하, 홈(6)의 측면이 {03-3-8}면으로 되어 있는 경우를 예로 들어 구체적으로 설명한다.
본 발명에 있어서 {03-3-8}면이란, 도 25에 나타내는 바와 같이, 미시적으로는, 예컨대 홈(6)의 측면에 있어서, 면방위 {03-3-8}을 갖는 면(56a)(제1 면)과, 면(56a)에 연결되며 또한 면(56a)의 면방위와 다른 면방위를 갖는 면(56b)(제2 면)이 교대로 마련됨으로써 구성된, 화학적으로 안정적인 면도 포함한다. 여기서 「미시적」이란, 원자 간격의 2배 정도의 치수를 적어도 고려하는 정도로 상세하게, 라고 하는 것을 의미한다. 바람직하게는 면(56b)은 면방위 {0-11-1}을 갖는다. 또한, 도 25에 있어서의 면(56b)의 길이(폭)는, 예컨대 Si 원자(또는 C 원자)의 원자 간격의 2배여도 좋다.
또한, 홈의 측면이 {01-1-4}면으로 되어 있는 경우를 예로 들어 설명하면, 본 발명에 있어서 {01-1-4}면이란, 도 25에 나타내는 바와 같이, 미시적으로는, 면방위 {01-1-4}를 갖는 면(56a)(제1 면)과, 면(56a)에 연결되며 또한 면(56a)의 면방위와 다른 면방위를 갖는 면(56b)(제2 면)이 교대로 마련됨으로써 구성된, 화학적으로 안정적인 면도 포함한다. 또한, 홈의 측면이 {100}면으로 되어 있는 경우를 예로 들어 설명하면, 본 발명에 있어서 {100}면이란, 도 25에 나타내는 바와 같이, 미시적으로는, 면방위 {100}을 갖는 면(56a)(제1 면)과, 면(56a)에 연결되며 또한 면(56a)의 면방위와 다른 면방위를 갖는 면(56b)(제2 면)이 교대로 마련됨으로써 구성된, 화학적으로 안정적인 면도 포함한다.
상기 반도체 장치에 있어서, 측면(20)은 도 1이나 도 13에 나타내는 바와 같이 능동 영역을 포함하고 있어도 좋다. 또한, 상기 반도체 장치에 있어서, 구체적으로는 능동 영역은 채널 영역을 포함한다. 이 경우, 전술한 누설 전류의 저감이나 고내압이라고 하는 특성을 확실하게 얻을 수 있다.
상기 반도체 장치에 있어서, 탄화규소층은, 기판(1, 31)과 대향하는 면과 반대측에 위치하는 주표면에 있어서, 도 23 및 도 24에 나타내는 바와 같이, 상기 측면(20)이 측면을 구성하는 메사 구조를 포함하고 있어도 좋다. 메사 구조 중에 PN 접합부(도 23이나 도 24의 n- 에피택셜층(42)과 p+ 반도체층(43)의 접합부)가 형성되어 있어도 좋다. 이 경우, 메사 구조의 측벽인 측면(20)이 전술한 결정면으로 되어 있기 때문에, 그 측면(20)으로부터의 누설 전류를 저감시킬 수 있다.
상기 반도체 장치에 있어서, 도 24에 나타내는 바와 같이, 측면(20)의 적어도 일부는 종단 구조(JTE 영역(46))를 구성하여도 좋다. 이 경우, 측면(20)에 형성된 종단 구조에 있어서의 누설 전류를 저감하며, 그 종단 구조의 고내압화를 도모할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 도 3이나 도 15에 나타내는 바와 같이 탄화규소층이 형성된 기판(1, 31)을 준비하는 공정과, 도 4 및 도 5, 혹은 도 16 및 도 17에 나타내는 바와 같이 탄화규소층의 주표면에 대하여 경사진 단부면(측면(20))을 형성하는 공정과, 도 6∼도 11, 혹은 도 18∼도 21에 나타내는 바와 같이, 그 단부면(측면(20))을 이용하여, 반도체 장치에 포함되는 구조를 형성하는 공정을 포함한다. 단부면(측면(20))을 형성하는 공정에서는, 탄화규소층에, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 탄화규소층을 가열하여, 탄화규소층의 주표면을 부분적으로 에칭에 의해 제거함으로써, 탄화규소층의 주표면(예컨대 도 5, 도 17의 n형 소스 컨택트층(4, 34)의 상부 표면)에 대하여 경사진 단부면(측면(20))을 형성한다. 단부면(측면(20))은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다. 이 경우, 본 발명에 따른 반도체 장치를 용이하게 제조할 수 있다.
또한, 본 발명에 따른 기판의 가공 방법은, 도 3이나 도 15에 나타내는 바와 같이 탄화규소층이 형성된 기판(1, 31)을 준비하는 공정과, 도 4, 도 5 또는 도 16 및 도 17에 나타내는 바와 같이 탄화규소층의 주표면에 대하여 경사진 단부면(측면(20))을 형성하는 공정을 포함한다. 단부면(측면(20))을 형성하는 공정에서는, 탄화규소층에, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 탄화규소층을 가열하여, 탄화규소층의 주표면을 부분적으로 에칭에 의해 제거함으로써, 탄화규소층의 주표면에 대하여 경사진 측면(20)을 형성한다. 측면(20)은, 탄화규소층의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하고, 탄화규소층의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함한다. 이 경우, 전술한 결정면을 포함하는 측면(20)을 갖는 탄화규소층이 형성된 기판을 용이하게 얻을 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 기판의 가공 방법은, 단부면(측면(20))을 형성하는 공정에 앞서, 도 4나 도 16에 나타내는 바와 같이, 탄화규소층의 주표면 상에, 패턴을 갖는 마스크층(17)을 형성하는 공정을 더 포함하고 있어도 좋다. 단부면(측면(20))을 형성하는 공정에서는, 마스크층(17)을 마스크로서 이용하여 에칭을 행하여도 좋다. 이 경우, 마스크층(17)의 패턴의 위치에 따라, 형성되는 측면(20)의 위치를 제어할 수 있다. 이 때문에, 형성되는 반도체 장치의 레이 아웃의 자유도를 높일 수 있다.
또한, 마스크층(17)을 마스크로서 이용한 상기 에칭에 의해 미리 탄화규소층의 일부를 제거한 간격, 그 후, 도 5나 도 17에 나타내는 바와 같이, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 상기 탄화규소층을 가열함으로써, 상기 탄화규소층의 주표면을 부분적으로 에칭(열 에칭)에 의해 제거하는 것이 바람직하다. 이 경우, 측면(20)을 형성하기 위한 열 에칭에 요하는 시간을, 마스크층(17)을 마스크로 한 상기 에칭을 미리 행하지 않는 경우보다 짧게 할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 기판의 가공 방법으로, 단부면(측면(20))을 형성하는 공정에 있어서 이용하는 반응 가스에서는, 염소의 유량에 대한 산소의 유량의 비율이 0.25 이상 2.0 이하여도 좋다. 이 경우, 상기 {03-3-8}면, {01-1-4}면 또는 {100}면을 포함하는 단부면을 확실하게 형성할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 기판의 가공 방법에서는, 단부면(측면(20))을 형성하는 공정에 있어서 탄화규소층을 가열하는 온도가 700℃ 이상 1200℃ 이하여도 좋다. 또한, 상기 가열하는 온도의 하한은 800℃, 보다 바람직하게는 900℃로 할 수 있다. 또한, 상기 가열하는 온도의 상한은 보다 바람직하게는 1100℃, 더욱 바람직하게는 1000℃로 하여도 좋다. 이 경우, 상기 {03-3-8}면, {01-1-4}면 또는 {100}면을 포함하는 단부면을 형성하는 열 에칭 공정에서의 에칭 속도를 충분히 실용적인 값으로 할 수 있기 때문에, 그 공정의 처리 시간을 충분히 짧게 할 수 있다.
금번 개시된 실시형태는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구의 범위에 의해 나타내어지며, 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 탄화규소층을 이용한 반도체 장치에 특히 유리하게 적용된다.
1, 31 기판, 2 내압 유지층, 3 보디층(p형 반도체층), 4, 34 n형 소스 컨택트층, 5, 35 컨택트 영역, 6, 16 홈, 7 전계 완화 영역, 8 게이트 절연막, 9 게이트 전극, 10 층간 절연막, 11 개구부, 12 소스 전극, 13 소스 배선 전극, 14 드레인 전극, 15 이면 보호 전극, 17 마스크층, 20 측면, 21 Si 피막, 22 SiC 재구성층, 32 n형 에피택셜층, 33 p형 반도체층, 36 p형 에피택셜층, 42 n- 에피택셜층, 43 p+ 반도체층, 44 릿지 구조, 45 가드 링, 46 JTE 영역.

Claims (9)

  1. 주표면을 갖는 기판(1, 31)과,
    상기 기판(1, 31)의 상기 주표면 상에 형성된 탄화규소층을 구비하며,
    상기 탄화규소층(2∼5, 32∼35, 42, 43)은, 상기 주표면에 대하여 경사진 단부면(20)을 포함하고,
    상기 단부면(20)은, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하며, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함하는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 단부면(20)은 능동 영역을 포함하는 것인 반도체 장치.
  3. 제2항에 있어서, 상기 능동 영역은 채널 영역을 포함하는 것인 반도체 장치.
  4. 제1항에 있어서, 상기 탄화규소층(2∼5, 32∼35, 42, 43)은, 상기 기판(1, 31)과 대향하는 면과 반대측에 위치하는 주표면에 있어서, 상기 단부면(20)이 측면을 구성하는 메사 구조를 포함하고,
    상기 메사 구조 내에 PN 접합부가 형성되어 있는 것인 반도체 장치.
  5. 제1항에 있어서, 상기 단부면(20) 중 적어도 일부는 종단 구조(46)를 구성하는 것인 반도체 장치.
  6. 탄화규소층(2∼5, 32∼35, 42, 43)이 형성된 기판(1, 31)을 준비하는 공정과,
    상기 탄화규소층(2∼5, 32∼35, 42, 43)에, 산소 및 염소를 함유하는 반응 가스를 접촉시키면서, 상기 탄화규소층(2∼5, 32∼35, 42, 43)을 가열하여, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 주표면을 부분적으로 에칭에 의해 제거함으로써, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 상기 주표면에 대하여 경사진 단부면(20)을 형성하는 공정과,
    상기 단부면(20)을 이용하여, 반도체 장치에 포함되는 구조를 형성하는 공정을 포함하고,
    상기 단부면(20)은, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 결정형이 육방정인 경우에는 실질적으로 {03-3-8}면 및 {01-1-4}면 중 어느 한쪽을 포함하며, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 결정형이 입방정인 경우에는 실질적으로 {100}면을 포함하는 것인 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 단부면(20)을 형성하는 공정에 앞서, 상기 탄화규소층(2∼5, 32∼35, 42, 43)의 상기 주표면 상에, 패턴을 갖는 마스크층(17)을 형성하는 공정을 더 포함하고,
    상기 단부면(20)을 형성하는 공정에서는, 상기 마스크층(17)을 마스크로서 이용하여 홈(6)을 형성하기 위한 에칭을 행하는 것인 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 단부면(20)을 형성하는 공정에 있어서 이용하는 반응 가스에서는, 염소의 유량에 대한 산소의 유량의 비율이 0.1 이상 2.0 이하인 것인 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 단부면(20)을 형성하는 공정에 있어서, 상기 탄화규소층(2∼5, 32∼35, 42, 43)을 가열하는 온도는, 700℃ 이상 1200℃ 이하인 것인 반도체 장치의 제조 방법.
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