KR20130115451A - 반도체 메모리 모듈 및 그 제조 방법 - Google Patents
반도체 메모리 모듈 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130115451A KR20130115451A KR1020120037734A KR20120037734A KR20130115451A KR 20130115451 A KR20130115451 A KR 20130115451A KR 1020120037734 A KR1020120037734 A KR 1020120037734A KR 20120037734 A KR20120037734 A KR 20120037734A KR 20130115451 A KR20130115451 A KR 20130115451A
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- protective film
- semiconductor
- module substrate
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000000576 coating method Methods 0.000 claims abstract description 8
- 230000001681 protective effect Effects 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000005520 cutting process Methods 0.000 claims description 14
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 6
- 238000002161 passivation Methods 0.000 abstract description 4
- 238000007740 vapor deposition Methods 0.000 abstract 1
- 239000000853 adhesive Substances 0.000 description 17
- 230000001070 adhesive effect Effects 0.000 description 17
- 239000000463 material Substances 0.000 description 11
- 230000010365 information processing Effects 0.000 description 8
- 235000019640 taste Nutrition 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 239000003086 colorant Substances 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 메모리 모듈이 제공된다. 이 반도체 메모리 모듈은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 모듈 기판, 및 모듈 기판에 플립 칩 방식으로 직접 실장되되, 그 후면에 보호막을 포함하는 메모리 부품들을 포함한다. 보호막은 단결정 실리콘 고유의 색이 아닌 다른 색을 가진다.
Description
본 발명은 반도체 메모리 모듈 및 그 제조 방법에 관한 것으로, 더 구체적으로 메모리 부품이 플립 칩 방식으로 실장된 반도체 메모리 모듈 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 모듈(semiconductor memory module)이란 개인용 컴퓨터(Personal Computer : PC)나 대용량 워크스테이션(workstation) 등과 같은 전자 회로 시스템에서 메모리 용량을 확장시키기 위한 제품을 말한다. 반도체 메모리 모듈은 여러 개의 반도체 메모리 칩(semiconductor memory chip)들을 하나의 모듈 기판인 인쇄 회로 기판(Printed Circuit Board : PCB) 상에 실장한 구조를 가진다.
산업이 발달함에 따라, 반도체 메모리 모듈은 고밀도화 및 고성능화되어 왔다. 그러나 인터넷의 급속한 확산과 발달 및 업무의 전산화에 따라, 소비자가 요구하는 반도체 메모리 모듈의 용량은 급격하게 증가하는 반면에, 고밀도화에 의한 반도체 메모리 모듈의 용량을 확장하는 기술은 한계에 이르고 있다. 이에 따라, 소비자의 요구에 부응할 수 있는 반도체 메모리 모듈의 필요성이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 플립 칩 방식으로 모듈 기판에 직접 실장되는 메모리 부품을 보호하는 동시에 소비자의 취향을 만족시킬 수 있는 반도체 메모리 모듈을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 플립 칩 방식으로 모듈 기판에 직접 실장되는 메모리 부품을 보호하는 동시에 소비자의 취향을 만족시킬 수 있는 반도체 메모리 모듈의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 메모리 모듈을 제공한다. 이 반도체 메모리 모듈은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 모듈 기판, 및 모듈 기판에 플립 칩 방식으로 직접 실장되되, 그 후면에 보호막을 포함하는 메모리 부품들을 포함할 수 있다. 보호막은 단결정 실리콘 고유의 색이 아닌 다른 색을 가질 수 있다.
보호막은 메모리 부품을 제조하기 위한 웨이퍼 공정에서 형성될 수 있다.
보호막은 증착 방식 또는 코팅 방식으로 형성될 수 있다.
보호막은 산화막 또는 질화막일 수 있다.
메모리 부품들은 모듈 기판의 제 1 면 및 제 2 면 상에 실장될 수 있다.
모듈 기판과 메모리 부품들 사이에 제공되는 실장 수단을 더 포함할 수 있다.
모듈 기판은 제 1 면 및 제 2 면 중에서 선택된 적어도 하나의 면에 제공되는 커넥터 접속 핀들을 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 메모리 모듈의 제조 방법을 제공한다. 이 방법은 그 후면에 보호막이 형성된 웨이퍼를 절단하여 각각의 메모리 부품을 준비하는 것, 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 모듈 기판을 준비하는 것, 및 메모리 부품을 모듈 기판 상에 플립 칩 방식으로 직접 실장하는 것을 포함할 수 있다. 보호막은 단결정 실리콘 고유의 색이 아닌 다른 색을 가질 수 있다.
보호막은 메모리 부품을 제조하기 위한 공정에서 웨이퍼의 후면에 형성될 수 있다.
메모리 부품의 두께를 줄이기 위해 웨이퍼의 후면을 연마하는 것을 더 포함할 수 있다. 보호막은 웨이퍼의 연마된 후면 상에 추가적으로 형성될 수 있다.
추가적으로 형성된 보호막은 증착 방식 또는 코팅 방식으로 형성될 수 있다.
추가적으로 형성된 보호막은 산화막 또는 질화막일 수 있다.
메모리 부품은 모듈 기판의 제 1 면 및 제 2 면 상에 실장될 수 있다.
메모리 부품을 실장하는 것은 모듈 기판과 메모리 부품 사이에 실장 수단을 매개로 하는 것일 수 있다.
모듈 기판은 제 1 면 또는 제 2 면 중에서 선택된 적어도 하나의 면에 제공되는 커넥터 접속 핀들을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 모듈 기판에 플립 칩 방식으로 직접 실장된 메모리 부품의 후면에 보호막이 제공됨으로써, 메모리 부품의 후면이 보호될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 모듈이 제공될 수 있다.
또한, 본 발명의 과제 해결 수단에 따르면 모듈 기판에 플립 칩 방식으로 직접 실장된 메모리 부품의 후면에 단결정 실리콘 고유의 색이 아닌 다양한 색들을 가짐으로써, 반도체 메모리 모듈이 차별화된 색상을 가질 수 있다. 이에 따라, 소비자의 취향을 만족시킬 수 있는 반도체 메모리 모듈이 제공될 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 메모리 모듈을 설명하기 위한 사시도 및 측면도;
도 3은 본 발명의 실시예에 따른 반도체 메모리 모듈에 포함되는 메모리 부품들이 형성된 반도체 기판을 설명하기 위한 평면도;
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 메모리 모듈에 포함되는 메모리 부품의 제조 방법을 설명하기 위한 단면도들;
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드를 설명하기 위한 블록 구성도;
도 8은 본 발명의 실시예들에 따른 반도체 패키지가 적용된 정보 처리 시스템을 설명하기 위한 블록 구성도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 모듈에 포함되는 메모리 부품들이 형성된 반도체 기판을 설명하기 위한 평면도;
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 메모리 모듈에 포함되는 메모리 부품의 제조 방법을 설명하기 위한 단면도들;
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드를 설명하기 위한 블록 구성도;
도 8은 본 발명의 실시예들에 따른 반도체 패키지가 적용된 정보 처리 시스템을 설명하기 위한 블록 구성도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 메모리 모듈을 설명하기 위한 사시도 및 측면도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 모듈은 모듈 기판(210) 및 메모리 부품들(110)을 포함할 수 있다. 모듈 기판(210)은 경성(rigid) 인쇄 회로 기판(Printed Circuit Board : PCB) 또는 연성(flexible) 인쇄 회로 기판일 수 있다. 메모리 부품들(110)은 반도체 메모리 칩 또는 반도체 메모리 패키지(semiconductor memory package)일 수 있다.
모듈 기판(210)은 개인용 컴퓨터나 워크스테이션 등과 같은 전자 회로 시스템의 주기판(main board)의 커넥터(connector)에 삽입되었을 때, 주기판과의 전기적 연결을 위해 일 단부에 제공된 커넥터 접속 핀들(connector connecting pin, 212)을 포함할 수 있다.
메모리 부품들(110)은 실장 수단들(115)을 매개로 모듈 기판(210)의 제 1 면 및 제 1 면에 대향하는 제 2 면 상에 플립 칩(Flip Chip : F/C) 방식으로 직접 실장될 수 있다. 실장 수단들(115)은 솔더 범프(solder bump)일 수 있다. 메모리 부품(110)은 모듈 기판(210)에 플립 칩 방식으로 직접 실장되기 때문에, 메모리 부품(110)의 후면은 노출된다. 이러한 노출된 후면을 보호하기 위해, 보호막(passivation layer, 112)이 메모리 부품(110)의 후면에 제공될 수 있다. 보호막(112)은 단결정 실리콘(Si) 고유의 색이 아닌 다른 색을 가질 수 있다.
보호막(112)은 반도체 기판(도 3의 100 참조)에 메모리 부품(110)을 제조하기 위한 웨이퍼(wafer) 공정에서 형성될 수 있다. 보호막(112)은 증착(deposition) 방식 또는 코팅(coating) 방식으로 형성될 수 있다. 보호막(112)은 산화막 또는 질화막일 수 있다.
상기한 본 발명의 실시예에 따른 반도체 메모리 모듈은 메모리 부품의 후면에 보호막이 제공됨으로써, 모듈 기판에 플립 칩 방식으로 직접 실장된 메모리 부품의 후면이 보호될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 모듈이 제공될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 모듈은 메모리 부품의 후면에 단결정 실리콘 고유의 색이 아닌 다양한 색들을 가짐으로써, 소비자의 취향을 만족시킬 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 모듈에 포함되는 메모리 부품들이 형성된 반도체 기판을 설명하기 위한 평면도이다.
도 3을 참조하면, 반도체 기판(100)이 준비된다. 반도체 기판(100)은 실리콘(Si) 웨이퍼일 수 있다. 반도체 기판(100) 상에는 일반적인 제조 공정을 통해 형성된 반도체 칩들(110)이 제공될 수 있다. 또한, 각각의 반도체 칩들(110)을 분리하기 위한 칩 절단 영역들(scribe line, 125)이 제공될 수 있다.
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 메모리 모듈에 포함되는 메모리 부품의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 6은 도 3의 A 부분을 절취 및 확대한 단면도들이다.
도 4를 참조하면, 반도체 기판(100)에 제공된 반도체 칩들(도 3의 110 참조)의 본딩 패드들(미도시)에 연결되는 실장 수단들(115)을 형성할 수 있다. 본딩 패드들은 반도체 칩들의 활성면 상에 배치될 수 있다. 실장 수단들(115)은 솔더 범프일 수 있다.
반도체 기판(100)의 활성면에 대향하는 후면에 보호막(112)이 형성될 수 있다. 보호막(112)은 반도체 칩들을 제조하기 위한 반도체 기판(100)의 활성면에 대한 웨이퍼 공정에서 반도체 기판(100)의 후면에 자연적으로 형성될 수 있다. 보호막(112)은 단결정 실리콘 고유의 색이 아닌 다른 색을 가질 수 있다. 보호막(112)은 증착 방식 또는 코팅 방식으로 형성될 수 있다. 보호막(112)은 산화막 또는 질화막일 수 있다.
보호막(112)을 포함하는 반도체 기판(100)의 후면에 절단용 접착 물질막을 형성할 수 있다. 기판 절단 장치로 칩 절단 영역(125)을 따라 반도체 기판(100)을 절단함으로써, 각각의 반도체 칩들(도 3의 110 참조)로 분리할 수 있다.
절단용 접착 물질막은 접착 후에 분리가 용이한 재가공 접착제(reworkable adhesive)가 사용될 수 있다. 이는 절단용 접착 물질막은 각각의 반도체 칩들로 분리하기 위해 반도체 기판(100)을 절단한 다음, 제거되기 때문이다. 절단용 접착 물질막은 자외선 경화 수지(UltraViolet curable resin : UV resin)나 열가소성 수지(thermoplastic)를 포함하는 접착제가 사용될 수 있다.
도 5를 참조하면, 도 4에서와 달리, 후면에 보호막(도 4의 112 참조)을 포함하는 반도체 기판(100)의 상부에 핸들링 웨이퍼(handling wafer, 미도시)를 부착할 수 있다. 핸들링 웨이퍼는 반도체 기판용 접착 물질막(미도시)을 매개로 반도체 기판(100)에 부착될 수 있다. 핸들링 웨이퍼는 반도체 기판(100)의 후면을 연마하는 공정에서 반도체 기판(100)에 가해지는 기계적인 응력(stress)을 완화하고, 연마 공정 이후에 박형화된 반도체 기판(100)에서 발생하는 휨을 억제하기 위해 사용될 수 있다.
핸들링 웨이퍼는 반도체 기판(100)의 열 팽창 계수(Coefficient of Thermal Expansion : CTE)와 동일하거나 비슷한 물질로 이루어진 기판, 예컨대, 실리콘 기판 또는 유리 기판을 사용할 수 있다. 또한, 핸들링 웨이퍼는 반도체 기판(100)과 동일한 원판 형태를 사용할 수 있다.
반도체 기판용 접착 물질막은 접착 후에 분리가 용이한 재가공 접착제가 사용될 수 있다. 이는 핸들링 웨이퍼는 반도체 기판(100)의 후면을 연마한 다음, 제거되기 때문이다. 반도체 기판용 접착 물질막은 자외선 경화 수지나 열가소성 수지를 포함하는 접착제가 사용될 수 있다.
반도체 기판(100)의 후면을 연마하는 것은 반도체 칩의 박형화를 위한 것일 수 있다. 이러한 연마에 의해 반도체 칩들을 제조하기 위한 웨이퍼 공정에서 자연적으로 형성된 보호막(도 4의 112 참조)이 제거될 수 있다.
도 6을 참조하면, 박형화를 위한 후면 연마에 의해 보호막(도 4의 112 참조)이 제거된 반도체 기판(100)의 후면에 추가적인 보호막(112a)을 형성한다. 추가적인 보호막(112a)은 단결정 실리콘 고유의 색이 아닌 다른 색을 가질 수 있다. 추가적인 보호막(112a)은 증착 방식 또는 코팅 방식으로 형성될 수 있다. 추가적인 보호막(112a)은 산화막 또는 질화막일 수 있다.
추가적인 보호막(112a)을 포함하는 반도체 기판(100)의 후면에 절단용 접착 물질막을 형성할 수 있다. 기판 절단 장치로 칩 절단 영역(125)을 따라 반도체 기판(100)을 절단함으로써, 각각의 반도체 칩들(도 3의 110 참조)로 분리할 수 있다.
절단용 접착 물질막은 접착 후에 분리가 용이한 재가공 접착제가 사용될 수 있다. 이는 절단용 접착 물질막은 각각의 반도체 칩들로 분리하기 위해 반도체 기판(100)을 절단한 다음, 제거되기 때문이다. 절단용 접착 물질막은 자외선 경화 수지나 열가소성 수지를 포함하는 접착제가 사용될 수 있다.
도 1을 다시 참조하면, 후면에 보호막(112)이 제공된 각각의 메모리 부품(110)을 모듈 기판(210)의 제 1 면 및 제 1 면에 대향하는 제 2 면 상에 실장 수단들(115)을 매개로 플립 칩 방식으로 직접 실장하여 반도체 메모리 모듈을 제조할 수 있다.
상기한 본 발명의 실시예들에 따라 제조된 반도체 메모리 모듈은 메모리 부품의 후면에 보호막이 제공됨으로써, 모듈 기판에 플립 칩 방식으로 직접 실장된 메모리 부품의 후면이 보호될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 메모리 모듈이 제공될 수 있다.
또한, 본 발명의 실시예들에 따른 제조된 반도체 메모리 모듈은 메모리 부품의 후면에 단결정 실리콘 고유의 색이 아닌 다양한 색들을 가짐으로써, 소비자의 취향을 만족시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 모듈을 포함하는 메모리 카드를 설명하기 위한 블록 구성도이다.
도 7을 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 메모리 모듈은 메모리 카드(memory card, 300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트(host)와 메모리(310) 간의 제반 데이터(data) 교환을 제어하는 메모리 컨트롤러(memory controller, 320)를 포함할 수 있다. 에스램(SRAM, 222)은 중앙 처리 장치(CPU, 324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(host interface, 326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비할 수 있다. 오류 수정 코드(error correction code, 328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(memory interface, 330)는 메모리(310)와 접속한다. 중앙 처리 장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예들에 따른 반도체 메모리 모듈을 포함함으로써, 신뢰성이 향상된 반도체 메모리 소자의 구현이 가능하다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 모듈이 적용된 정보 처리 시스템을 설명하기 위한 블록 구성도이다.
도 8을 참조하면, 정보 처리 시스템(information processing system, 400)은 본 발명의 실시예들에 따른 메모리를 포함하는 반도체 패키지를 구비한 메모리 시스템(memory system, 410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일(mobile) 기기나 컴퓨터(computer) 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(system bus, 460)에 전기적으로 연결된 모뎀(modem, 420), 중앙 처리 장치(430), 램(RAM, 440), 유저 인터페이스(user interface, 450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙 처리 장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(414)와 메모리 컨트롤러(412)를 포함할 수 있으며, 도 7을 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk : SSD), 카메라 이미지 프로세서(camera image processor) 및 그 밖의 응용 칩셋(application chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 반도체 기판
110 : 반도체 칩
112, 112a : 보호막
115 : 실장 수단
125 : 스크라이브 라인
210 : 모듈 기판
212 : 커넥터 접속 핀
300 : 메모리 카드
310, 414 : 메모리
320, 412 : 메모리 컨트롤러
322 : 에스램
324, 430 : 중앙 처리 장치
326 : 호스트 인터페이스
328 : 오류 수정 코드
330 : 메모리 인터페이스
400 : 정보 처리 시스템
410 : 메모리 시스템
420 : 모뎀
440 : 램
450 : 유저 인터페이스
460 : 시스템 버스
110 : 반도체 칩
112, 112a : 보호막
115 : 실장 수단
125 : 스크라이브 라인
210 : 모듈 기판
212 : 커넥터 접속 핀
300 : 메모리 카드
310, 414 : 메모리
320, 412 : 메모리 컨트롤러
322 : 에스램
324, 430 : 중앙 처리 장치
326 : 호스트 인터페이스
328 : 오류 수정 코드
330 : 메모리 인터페이스
400 : 정보 처리 시스템
410 : 메모리 시스템
420 : 모뎀
440 : 램
450 : 유저 인터페이스
460 : 시스템 버스
Claims (10)
- 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 모듈 기판; 및
상기 모듈 기판에 플립 칩 방식으로 직접 실장되되, 그 후면에 보호막을 포함하는 메모리 부품들을 포함하되,
상기 보호막은 단결정 실리콘 고유의 색이 아닌 다른 색을 갖는 반도체 메모리 모듈. - 제 1항에 있어서,
상기 보호막은 상기 메모리 부품을 제조하기 위한 웨이퍼 공정에서 형성된 반도체 메모리 모듈. - 제 1항에 있어서,
상기 보호막은 증착 방식 또는 코팅 방식으로 형성된 반도체 메모리 모듈. - 제 1항에 있어서,
상기 보호막은 산화막 또는 질화막인 반도체 메모리 모듈. - 제 1항에 있어서,
상기 모듈 기판과 상기 메모리 부품들 사이에 제공되는 실장 수단을 더 포함하는 반도체 메모리 모듈. - 그 후면에 보호막이 형성된 웨이퍼를 절단하여 각각의 메모리 부품을 준비하는 것;
제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 모듈 기판을 준비하는 것; 및
상기 메모리 부품을 상기 모듈 기판 상에 플립 칩 방식으로 직접 실장하는 것을 포함하되,
상기 보호막은 단결정 실리콘 고유의 색이 아닌 다른 색을 갖는 반도체 메모리 모듈의 제조 방법. - 제 6항에 있어서,
상기 보호막은 상기 메모리 부품을 제조하기 위한 공정에서 상기 웨이퍼의 후면에 형성된 반도체 메모리 모듈의 제조 방법. - 제 7항에 있어서,
상기 메모리 부품의 두께를 줄이기 위해 상기 웨이퍼의 상기 후면을 연마하는 것을 더 포함하되,
상기 보호막은 상기 웨이퍼의 연마된 상기 후면 상에 추가적으로 형성된 반도체 메모리 모듈의 제조 방법. - 제 8항에 있어서,
추가적으로 형성된 상기 보호막은 증착 방식 또는 코팅 방식으로 형성된 반도체 메모리 모듈의 제조 방법. - 제 6항에 있어서,
상기 메모리 부품을 실장하는 것은 상기 모듈 기판과 상기 메모리 부품 사이에 실장 수단을 매개로 하는 반도체 메모리 모듈의 제조 방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120037734A KR101964045B1 (ko) | 2012-04-12 | 2012-04-12 | 반도체 메모리 모듈 및 그 제조 방법 |
US13/831,272 US8749044B2 (en) | 2012-04-12 | 2013-03-14 | Semiconductor memory modules and methods of fabricating the same |
CN2013101246127A CN103378075A (zh) | 2012-04-12 | 2013-04-11 | 半导体存储器模块及其制造方法 |
US14/278,751 US8866295B2 (en) | 2012-04-12 | 2014-05-15 | Semiconductor memory modules and methods of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120037734A KR101964045B1 (ko) | 2012-04-12 | 2012-04-12 | 반도체 메모리 모듈 및 그 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130115451A true KR20130115451A (ko) | 2013-10-22 |
KR101964045B1 KR101964045B1 (ko) | 2019-04-01 |
Family
ID=49324347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120037734A KR101964045B1 (ko) | 2012-04-12 | 2012-04-12 | 반도체 메모리 모듈 및 그 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8749044B2 (ko) |
KR (1) | KR101964045B1 (ko) |
CN (1) | CN103378075A (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102133448B1 (ko) * | 2014-03-26 | 2020-07-13 | 에스케이하이닉스 주식회사 | 반도체 패키지 |
TWI833565B (zh) * | 2023-02-01 | 2024-02-21 | 華東科技股份有限公司 | 嵌入式雙列直插式記憶體模組 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080020894A (ko) * | 2006-09-01 | 2008-03-06 | 엠텍비젼 주식회사 | 반도체 패키징 방법 및 이에 의해 제조되는 반도체 패키지 |
JP2010056328A (ja) * | 2008-08-28 | 2010-03-11 | Furukawa Electric Co Ltd:The | チップ保護用フィルム |
US20100102433A1 (en) * | 2004-01-29 | 2010-04-29 | Micron Technology, Inc. | Apparatus for use in semiconductor wafer processing for laterally displacing individual semiconductor devices away from one another |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3461204B2 (ja) * | 1993-09-14 | 2003-10-27 | 株式会社東芝 | マルチチップモジュール |
US6441487B2 (en) | 1997-10-20 | 2002-08-27 | Flip Chip Technologies, L.L.C. | Chip scale package using large ductile solder balls |
JP2000022045A (ja) | 1998-07-02 | 2000-01-21 | Toshiba Microelectronics Corp | 半導体装置 |
JP3914651B2 (ja) * | 1999-02-26 | 2007-05-16 | エルピーダメモリ株式会社 | メモリモジュールおよびその製造方法 |
JP3339472B2 (ja) | 1999-08-24 | 2002-10-28 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
TW472372B (en) * | 2001-01-17 | 2002-01-11 | Siliconware Precision Industries Co Ltd | Memory module with direct chip attach and the manufacturing process thereof |
JP2004063551A (ja) | 2002-07-25 | 2004-02-26 | Hitachi Chem Co Ltd | 半導体素子表面保護用フィルム及び半導体素子ユニット |
JP2004335915A (ja) | 2003-05-12 | 2004-11-25 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
DE102006017059B4 (de) * | 2006-04-11 | 2008-04-17 | Infineon Technologies Ag | Halbleiter-Bauelement-System, sowie Verfahren zum Modifizieren eines Halbleiterbauelements |
KR20090066517A (ko) | 2007-12-20 | 2009-06-24 | 세크론 주식회사 | 웨이퍼 레벨 반도체 패키지 및 그 제조 방법 |
US20100109156A1 (en) | 2008-11-04 | 2010-05-06 | Advanced Chip Engineering Technology Inc. | Back side protective structure for a semiconductor package |
JP5507088B2 (ja) | 2009-01-28 | 2014-05-28 | リンテック株式会社 | チップ用保護膜形成用シートおよび保護膜付半導体チップ |
-
2012
- 2012-04-12 KR KR1020120037734A patent/KR101964045B1/ko active IP Right Grant
-
2013
- 2013-03-14 US US13/831,272 patent/US8749044B2/en active Active
- 2013-04-11 CN CN2013101246127A patent/CN103378075A/zh active Pending
-
2014
- 2014-05-15 US US14/278,751 patent/US8866295B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100102433A1 (en) * | 2004-01-29 | 2010-04-29 | Micron Technology, Inc. | Apparatus for use in semiconductor wafer processing for laterally displacing individual semiconductor devices away from one another |
KR20080020894A (ko) * | 2006-09-01 | 2008-03-06 | 엠텍비젼 주식회사 | 반도체 패키징 방법 및 이에 의해 제조되는 반도체 패키지 |
JP2010056328A (ja) * | 2008-08-28 | 2010-03-11 | Furukawa Electric Co Ltd:The | チップ保護用フィルム |
Also Published As
Publication number | Publication date |
---|---|
US8749044B2 (en) | 2014-06-10 |
US8866295B2 (en) | 2014-10-21 |
CN103378075A (zh) | 2013-10-30 |
US20130270696A1 (en) | 2013-10-17 |
US20140248743A1 (en) | 2014-09-04 |
KR101964045B1 (ko) | 2019-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20220122938A1 (en) | Packaged microelectronic devices having stacked interconnect elements and methods for manufacturing the same | |
TWI527132B (zh) | 晶片封裝,電子計算裝置及用以傳遞信號之方法 | |
TW565874B (en) | Semiconductor device | |
KR102008014B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US9041200B2 (en) | Semiconductor devices having solder terminals spaced apart from mold layers and related methods | |
CN106783813B (zh) | 包括芯片的柔性封装 | |
JP2011029581A (ja) | 半導体装置及び半導体装置の製造方法 | |
US9112062B2 (en) | Semiconductor device and method of manufacturing the same | |
US20150093857A1 (en) | Semiconductor packages and methods of manufacturing the same | |
JP2002270720A (ja) | 半導体装置およびその製造方法 | |
US10714528B2 (en) | Chip package and manufacturing method thereof | |
KR101964045B1 (ko) | 반도체 메모리 모듈 및 그 제조 방법 | |
US8026598B2 (en) | Semiconductor chip module with stacked flip-chip unit | |
JP6482454B2 (ja) | 電子部品の製造方法ならびに電子部品製造装置 | |
EP2498284A2 (en) | Method of fabricating a semiconductor package | |
KR101817328B1 (ko) | 반도체 모듈 제조 방법 | |
TWI254421B (en) | Manufacturing method of multi-chip stack | |
US20230079686A1 (en) | Semiconductor package and method for fabricating the same | |
JP2002299547A (ja) | 積層型半導体装置およびその製造方法 | |
JP2002299549A (ja) | 積層型半導体装置およびその製造方法 | |
KR100895353B1 (ko) | 반도체 패키지 | |
JP2023180531A (ja) | 半導体装置およびその製造方法 | |
KR20140105971A (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant |