CN106783813B - 包括芯片的柔性封装 - Google Patents

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Abstract

包括芯片的柔性封装。提供了一种柔性封装。该柔性封装可包括柔性成型构件，该柔性成型构件包括顶表面。该柔性封装可包括第一芯片，该第一芯片在柔性成型构件内并且包括第一顶表面。该柔性封装可包括第二芯片，该第二芯片在柔性成型构件内并且包括第二顶表面。第一顶表面可背离柔性成型构件的顶表面，第二顶表面可面朝柔性成型构件的顶表面。

Description

包括芯片的柔性封装
技术领域
本公开的各种实施方式总体上涉及封装，更具体地讲，涉及包括芯片的柔性封装。
背景技术
随着诸如移动***的小型电子***的发展，越来越需要能够处理大量数据的半导体封装。随着电子***变得更轻和更小，电子***中采用的半导体封装已不断缩减尺寸。另外，随着对便携式和可穿戴电子***的关注增加，越来越需要能够弯曲或翘曲的柔性电子***。
此外，半导体封装中采用的半导体芯片已被制造为具有减小的厚度。结果，在半导体芯片被完整地制造之后，半导体芯片可具有翘曲的形状。通常，如果翘曲的半导体芯片被附接到另一半导体芯片或者封装基板，则可能发生电连接故障。因此，可能需要用于补偿半导体芯片的翘曲的工艺以获得可靠的半导体封装。
发明内容
可提供一种柔性封装。该柔性封装可包括柔性成型构件，该柔性成型构件包括顶表面。该柔性封装可包括第一芯片，该第一芯片在柔性成型构件内并且包括第一顶表面。该柔性封装可包括第二芯片，该第二芯片在柔性成型构件内并且包括第二顶表面。第一顶表面可背离柔性成型构件的顶表面，第二顶表面可面朝柔性成型构件的顶表面。
附图说明
图1是示出根据实施方式的柔性封装的示例的表示的横截面图。
图2是示出包括在图1的柔性封装中的第一芯片的电连接结构的示例的表示的平面图。
图3是示出图1所示的柔性封装的变形形状的示例的表示的横截面图。
图4是示出图1所示的柔性封装的变形形状的示例的表示的横截面图。
图5示出根据柔性封装的各种形状，图1的柔性封装的凸块之间的连接结构的位移的示例的表示。
图6是示出图1所示的柔性封装的变形形状的示例的表示的横截面图。
图7是示出根据实施方式的柔性封装的示例的表示的横截面图。
图8是示出根据实施方式的柔性封装的示例的表示的横截面图。
图9是示出图8所示的柔性封装的变形形状的示例的表示的横截面图。
图10是示出图8所示的柔性封装的变形形状的示例的表示的横截面图。
图11是示出图8所示的柔性封装的变形形状的示例的表示的横截面图。
图12是示出图8所示的柔性封装的变形形状的示例的表示的横截面图。
图13示出采用上面关于图1至图12所讨论的各种实施方式的柔性封装的***的表示的示例的框图。
具体实施方式
各种实施方式可涉及包括翘曲的芯片的柔性封装。
根据实施方式，可提供一种柔性封装。该柔性封装可包括第一芯片、第二芯片、围绕第一芯片和第二芯片的柔性成型构件以及设置在柔性成型构件上的第一连接器和第二连接器。第一芯片可包括设置有第一电连接结构的第一顶表面。第一芯片可被设置为上下颠倒以使得第一顶表面面向下，并且第一芯片的两个边缘在第一方向上弯曲以使得第一芯片具有笑脸形状或哭脸形状。第二芯片可包括设置有第二电连接结构的第二顶表面。第二芯片可被设置为使得第二顶表面面向上，并且第二芯片的两个边缘可在第二方向上弯曲以使得第二芯片包括哭脸形状或笑脸形状。
根据实施方式，可提供一种柔性封装。该柔性封装可包括第一芯片、第二芯片、第三芯片、围绕第一芯片至第三芯片的柔性成型构件以及设置在柔性成型构件上的第一连接器和第二连接器。第一芯片可包括设置有一对第一电连接结构的第一顶表面。第一芯片可被设置为上下颠倒以使得第一顶表面面向下，并且第一芯片的两个边缘可在第一方向上弯曲以使得第一芯片具有笑脸形状或哭脸形状。第二芯片可包括设置有第二电连接结构的第二顶表面。第二芯片可被设置为使得第二顶表面面向上，并且第二芯片的两个边缘可在第二方向上弯曲以使得第二芯片包括哭脸形状或笑脸形状。第三芯片可包括设置有第三电连接结构的第三顶表面。第三芯片可被设置为使得第三顶表面面向上，并且第三芯片的两个边缘可在第二方向上弯曲以使得第三芯片包括哭脸形状或笑脸形状。
将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
还将理解，当元件被称作位于另一元件“上”、“上方”、“上面”、“下”、“下方”、“下面”、“一侧”或“旁边”时，它可直接接触所述另一元件，或者它们之间可存在至少一个中间元件。因此，本文所使用的诸如“上”、“上方”、“上面”、“下”、“下方”、“下面”、“一侧”、“旁边”等的术语仅用于描述两个元件的位置关系，而非旨在限制本公开的范围。
将进一步理解，当元件被称作“连接至”或“联接至”另一元件时，它可直接连接或联接至所述另一元件，或者可存在中间元件。相比之下，当元件被称作“直接连接至”或“直接联接至”另一元件时，不存在中间元件。
图1是示出根据实施方式的柔性封装100的横截面图，图2是示出包括在图1的柔性封装100中的第一芯片的电连接结构的平面图。参照图1，柔性封装100可被配置为包括被嵌入柔性成型构件150中的第一芯片110和第二芯片120。第一芯片110和第二芯片120中的每一个可由被实现于半导体基板(例如，硅基板)上和/或半导体基板(例如，硅基板)中的集成电路组成。在实施方式中，第一芯片110和第二芯片120可通过在单个半导体基板上和/或单个半导体基板中实现集成电路并且通过利用划片工艺对半导体基板进行切片来获得。在这种情况下，第一芯片110和第二芯片120可以是相同的芯片，并且可具有相同的功能。第一芯片110和第二芯片120可具有相同的电连接结构。在实施方式中，第一芯片110可通过在第一半导体基板上和/或第一半导体基板中实现第一集成电路并且通过利用划片工艺对第一半导体基板进行切片来获得，第二芯片120可通过在第二半导体基板上和/或第二半导体基板中实现第二集成电路并且通过利用划片工艺对第二半导体基板进行切片来获得。在这种情况下，第一芯片110和第二芯片120可以是不同的芯片，并且可具有彼此不同的功能。即使第一芯片110和第二芯片120是具有彼此不同的功能的不同芯片，第一芯片110和第二芯片120可被实现为具有相同的电连接结构。第一芯片110可包括第一芯片主体113，该第一芯片主体113具有彼此相对的第一顶表面111和第一底表面112。在实施方式中，第一底表面112可具有面朝柔性成型构件150的顶表面150a的大致凸形形状。在实施方式中，第一顶表面111可具有面朝柔性成型构件150的底表面150b的大致凹形形状。第一芯片110可包括设置在第一芯片主体113的第一顶表面111上的第一电连接结构。第一电连接结构可包括第一凸块114以及第一焊盘115a和115b。第一焊盘115a和115b可分别被设置在第一芯片主体113的第一顶表面111的两个边缘处。在实施方式中，第一焊盘115a和115b可与第一芯片主体113的第一顶表面111的两个边缘相邻地设置。第一凸块114可被设置在第一焊盘115a和115b中的一个上。例如，第一凸块114可被设置在第一焊盘115b上。第一凸块114的底表面可直接附接到第一焊盘115b的顶表面。第二芯片120可包括具有彼此相对的第二顶表面121和第二底表面122的第二芯片主体123。在实施方式中，第二底表面122可具有面朝柔性成型构件150的底表面150b的大致凸形形状。在实施方式中，第二顶表面121可具有面朝柔性成型构件150的顶表面150a的大致凹形形状。第二芯片120可包括设置在第二芯片主体123的第二顶表面121上的第二电连接结构。第二电连接结构可包括第二凸块124以及第二焊盘125a和125b。第二焊盘125a和125b可分别设置在第二芯片主体123的第二顶表面121的两个边缘处。在实施方式中，第二焊盘125a和125b可分别与第二芯片主体123的第二顶表面121的两个边缘相邻地设置。第二凸块124可被设置在第二焊盘125a和125b中的一个上。例如，第二凸块124可被设置在第二焊盘125b上。第二凸块124的底表面可直接附接到第二焊盘125b的顶表面。
以下将参照图2描述第一芯片110的第一电连接结构。图1对应于沿图2的线I-I’截取的横截面图。多个第一焊盘115a和115b可被设置在第一芯片主体113的第一顶表面111上。第一焊盘115a可被设置在第一芯片主体113的第一边缘(在图中与左边缘对应)上，并且可与第一方向交叉的第二方向平行排成一行。第一焊盘115b可被设置在第一芯片主体113的第二边缘(在图中与右边缘对应)上，并且与第二方向平行排成一行。第一焊盘115a可排列在第二方向上并且可彼此间隔开。第二焊盘115b也可排列在第二方向上并且可彼此间隔开。第一凸块114可分别被设置在第一焊盘115b上。第二芯片120的第二电连接结构可具有与第一芯片110的第一电连接结构基本上相同的配置。尽管作为第一凸块114和第二凸块124被设置在第一焊盘115b和第二焊盘125b上的示例描述了本实施方式，但是本公开不限于此。例如，在一些其它实施方式中，代替凸块114和124，可使用焊膏构件或导电粘合构件。
再参照图1，第一芯片110和第二芯片120可在没有对第一芯片110和第二芯片120的翘曲的任何补偿的情况下被嵌入柔性成型构件150中。即，第一芯片110和第二芯片120中的每一个可翘曲以具有笑脸形状。第一芯片110可被设置为上下颠倒以使得第一芯片110的第一顶表面111面朝下，并且可具有哭脸形状以使得第一芯片110的两个边缘位于比第一芯片110的中心部分低的水平处。第二芯片120可被设置为使得第二芯片120的第二顶表面121面朝上，并且可具有笑脸形状以使得第二芯片120的两个边缘位于比第二芯片120的中心部分高的水平处。因此，第一芯片110的第一顶表面111可面向第二芯片120的第二顶表面121。第一芯片110可被设置在比第二芯片120高的水平处。穿过第一芯片110的中心部分的垂直轴可相对于穿过第二芯片120的中心部分的垂直轴沿着横向方向偏移特定距离。即，第一芯片110的边缘可与第二芯片120的边缘交叠。具体地讲，第一芯片110和第二芯片120可被设置为使得第一芯片110的第一凸块114与第二芯片120的第二凸块124交叠。第一凸块114和第二凸块124可彼此物理接触，以提供将第一芯片110电连接到第二芯片120的连接结构。在这种情况下，第一芯片110的第一焊盘115a可被设置在柔性成型构件150的未与第二芯片120交叠的边缘(在图中与左边缘对应)中，并且可被设置为面朝下。另外，第二芯片120的第二焊盘125a可被设置在柔性成型构件150的未与第一芯片110交叠的另一边缘(在图中与右边缘对应)中，并且可被设置为面朝上。即，第一芯片110的第一焊盘115b可分别与第二芯片120的第二焊盘125b交叠。
柔性成型构件150可具有彼此相对的顶表面150a和底表面150b。支撑层170可被设置在柔性成型构件150的顶表面150a上。第一连接器151和第二连接器152可分别被设置在支撑层170的两个边缘中。第一连接器151和第二连接器152可被设置为穿透支撑层170。支撑层170可包括比柔性成型构件150硬的材料。因此，支撑层170可支撑第一连接器151和第二连接器152以使得第一连接器151和第二连接器152的位置固定。在实施方式中，支撑层170可由非导电聚合物材料组成。第一连接器151和第二连接器152的顶表面可在支撑层170的顶表面处暴露。因此，第一连接器151和第二连接器152可用作电连接至外部装置的电连接手段。第一连接器151和第二连接器152的底表面可与柔性成型构件150的顶表面接触，并且可电连接至第一芯片110和第二芯片120。在实施方式中，第一连接器151和第二连接器152可以是由导电图案组成的结合焊盘。在实施方式中，柔性成型构件150可由具有弹性的绝缘材料组成，以使得当外力被施加于柔性封装100时，柔性成型构件150翘曲、弯曲或延伸。柔性成型构件150的弹性绝缘材料可包括具有约0.01Gpa至约0.1Gpa的拉伸弹性系数的材料。在实施方式中，柔性成型构件150可包括硅树脂材料或者硅橡胶材料。
第一芯片110的第一凸块114可物理连接和电连接至第二芯片120的第二凸块124。即，第一凸块114可附接到第二凸块124以使得第一凸块114的表面与第二凸块124的表面直接接触。第一芯片110的第一焊盘115a可通过第一导线161电连接至第一连接器151。第二芯片120的第二焊盘125a可通过第二导线162电连接至第二连接器152。第一焊盘115a和第一连接器151与第一导线161的连接结构可被设置在柔性成型构件150中。第二焊盘125a和第二连接器152与第二导线162的连接结构也可被设置在柔性成型构件150中。
图3是示出具有图1所示的柔性封装100的变形形状的变形柔性封装100a的横截面图。参照图3，与图1中所使用的相同的标号指代相同的元件。参照图3，如果在向上方向上对图1的柔性封装100的左侧部分施加外力，则柔性成型构件150的左侧部分可向上弯曲以提供具有翘曲的左侧部分的变形柔性封装100a。在柔性封装100的左侧部分向上弯曲以提供变形柔性封装100a的同时，嵌入柔性成型构件150中的第一芯片110的左侧部分也可向上弯曲，以使得第一芯片110变直以具有平坦形状。由于第一芯片110变直以提供变形柔性封装100a，所以对柔性封装100的左侧部分施加的外力可被均匀地分散到变形柔性封装100a中以抑制应力集中于变形柔性封装100a的特定部分处(例如，第一芯片110和第二芯片120的接头部分处)以导致裂缝的现象。
图4是示出具有图1所示的柔性封装100的另一变形形状的变形柔性封装100b的横截面图。参照图4，与图1中所使用的相同的标号指代相同的元件。参照图4，如果在向下方向上对图1的柔性封装100的右侧部分施加外力，则柔性成型构件150的右侧部分可向下弯曲以提供具有翘曲的右侧部分的变形柔性封装100b。在柔性封装100的右侧部分向下弯曲以提供变形柔性封装100b的同时，嵌入柔性成型构件150中的第一芯片110的右侧部分也可向下弯曲，以使得第二芯片120变直以具有平坦形状。由于第二芯片120变直以提供变形柔性封装100b，所以对柔性封装100的右侧部分施加的外力可被均匀地分散到变形柔性封装100b中以抑制应力集中于变形柔性封装100b的特定部分处(例如，第一芯片110和第二芯片120的接头部分处)以导致裂缝的现象。
图5示出各种封装的凸块之间的连接结构的位移。参照图5，部分(a)中所示的柔性封装100示出图1的柔性封装100变形之前的初始形状，部分(b)中所示的柔性封装100a示出图1的柔性封装100的左侧部分向上弯曲(参见图3)之后的变形形状，部分(c)中所示的变形柔性封装100b示出图1的柔性封装100的右侧部分向下弯曲(参见图4)之后的变形形状。参照图5，无变形柔性封装100、变形柔性封装100a和变形柔性封装100b被示出为使得无变形柔性封装100、变形柔性封装100a和变形柔性封装100b的中心部分位于垂直虚线190上。参照图5，在左侧部分向上弯曲的变形柔性封装100a的情况下，第一芯片110的第一凸块114和第二芯片120的第二凸块124的连接结构的位移可基本上可忽略。因此，即使变形柔性封装100a的左侧部分向上弯曲，施加于变形柔性封装100a的凸块连接结构的应力仍可能较弱，以使得凸块连接结构不被破坏。类似地，即使在变形柔性封装100b的右侧部分向下弯曲的情况下，第一芯片110的第一凸块114和第二芯片120的第二凸块124的连接结构的位移也可能基本上可忽略。因此，即使变形柔性封装100b的右侧部分向下弯曲，对变形柔性封装100b的凸块连接结构施加的应力仍可能较弱，以使得凸块连接结构不被破坏。
图6是示出图1所示的柔性封装100的变形形状的横截面图。参照图6，与图1中所使用的相同的标号指代相同的元件。参照图6，如果在两个相反的水平方向上对柔性封装100施加外力，则柔性封装100可在水平方向上延伸。在这种情况下，嵌入柔性成型构件150中的第一芯片110和第二芯片120可变直以具有平坦形状。
图7是示出根据实施方式的柔性封装200的横截面图。参照图7，柔性封装200可被配置为包括嵌入柔性成型构件250中的第一芯片210和第二芯片220。第一芯片210和第二芯片220中的每一个可由被实现于半导体基板(例如，硅基板)上和/或半导体基板(例如，硅基板)中的集成电路组成。在实施方式中，第一芯片210和第二芯片220可通过在单个半导体基板上和/或单个半导体基板中实现集成电路并且通过利用划片工艺对半导体基板进行切片来获得。在这种情况下，第一芯片210和第二芯片220可以是相同的芯片，并且可具有相同的功能。第一芯片210和第二芯片220可具有相同的电连接结构。在实施方式中，第一芯片210可通过在第一半导体基板上和/或第一半导体基板中实现第一集成电路并且通过利用划片工艺对第一半导体基板进行切片来获得，第二芯片220可通过在第二半导体基板上和/或第二半导体基板中实现第二集成电路并且通过利用划片工艺对第二半导体基板进行切片来获得。在这种情况下，第一芯片210和第二芯片220可以是不同的芯片，并且可具有彼此不同的功能。即使第一芯片210和第二芯片220是具有彼此不同的功能的不同芯片，第一芯片210和第二芯片220可被实现为具有相同的电连接结构。
第一芯片210可包括具有彼此相对的第一顶表面211和第一底表面212的第一芯片主体213。第一芯片210可包括设置在第一芯片主体213的第一顶表面211上的第一电连接结构。第一电连接结构可包括第一凸块214以及第一焊盘215a和215b。第一焊盘215a和215b可被分别设置在第一芯片主体213的第一顶表面211的两个边缘处。在实施方式中，第一焊盘215a和215b可分别与第一芯片主体213的第一顶表面211的两个边缘相邻地设置。第一凸块214可被设置在第一焊盘215a和215b中的一个上。例如，第一凸块214可被设置在第一焊盘215b上。第一凸块214的底表面可直接附接到第一焊盘215b的顶表面。第二芯片220可包括具有彼此相对的第二顶表面221和第二底表面222的第二芯片主体223。第二芯片220可包括设置在第二芯片主体223的第二顶表面221上的第二电连接结构。第二电连接结构可包括第二凸块224以及第二焊盘225a和225b。第二焊盘225a和225b可分别被设置在第二芯片主体223的第二顶表面221的两个边缘处。在实施方式中，第二焊盘225a和225b可分别与第二芯片主体223的第二顶表面221的两个边缘相邻地设置。第二凸块224可被设置在第二焊盘225a和225b中的一个上。例如，第二凸块224可被设置在第二焊盘225b上。第二凸块224的底表面可直接附接到第二焊盘225b的顶表面。第一芯片210和第二芯片220的第一电连接结构和第二电连接结构中的每一个可具有与参照图2描述的第一芯片110的第一电连接结构基本上相同的配置。因此，以下将省略第一芯片210和第二芯片220的第一电连接结构和第二电连接结构的描述以避免重复说明。
第一芯片210和第二芯片220可在没有第一芯片210和第二芯片220的翘曲的任何补偿的情况下被嵌入柔性成型构件250中。即，第一芯片210和第二芯片220中的每一个可翘曲以具有笑脸形状。第一芯片210可被设置为上下颠倒，以使得第一芯片210的第一顶表面211面向下并且可具有哭脸形状以使得第一芯片210的两个边缘位于比第一芯片210的中心部分低的水平处。第二芯片220可被设置为使得第二芯片220的第二顶表面221面向上并且可具有笑脸形状以使得第二芯片220的两个边缘位于比第二芯片220的中心部分高的水平处。因此，第一芯片210的第一顶表面211可面向第二芯片220的第二顶表面221。第一芯片210可被设置在比第二芯片220高的水平处。穿过第一芯片210的中心部分的垂直轴可相对于穿过第二芯片220的中心部分的垂直轴沿着横向方向偏移特定距离。即，第一芯片210的边缘可与第二芯片220的边缘交叠。具体地讲，第一芯片210和第二芯片220可被设置为使得第一芯片210的第一凸块214与第二芯片220的第二凸块224交叠。第一凸块214和第二凸块224可彼此物理接触，以提供将第一芯片210电连接至第二芯片220的连接结构。在这种情况下，第一芯片210的第一焊盘215a可被设置在柔性成型构件250的未与第二芯片220交叠的边缘(在图中与左边缘对应)中并且可被设置面向下。另外，第二芯片220的第二焊盘225a可被设置在柔性成型构件250的未与第一芯片210交叠的另一边缘(在图中与右边缘对应)中并且可被设置面向上。即，第一芯片210的第一焊盘215b可分别与第二芯片220的第二焊盘225b交叠。
柔性成型构件250可具有彼此相对的顶表面250a和底表面250b。第一支撑层271可被设置在柔性成型构件250的顶表面250a上。第二支撑层272可被设置在柔性成型构件250的底表面250b上。第一连接器251可被设置在第一支撑层271的边缘(例如，第一支撑层271的左边缘)中。第二连接器252可被设置在第二支撑层272的边缘(例如，第二支撑层272的右边缘)中。第一连接器251可被设置为穿透第一支撑层271，第二连接器252可被设置为穿透第二支撑层272。第一支撑层271和第二支撑层272中的每一个可包括比柔性成型构件250硬的材料。因此，第一支撑层271和第二支撑层272可支撑第一连接器251和第二连接器252以使得第一连接器251和第二连接器252的位置固定。在实施方式中，第一支撑层271和第二支撑层272中的每一个可由非导电聚合物材料组成。第一连接器251的顶表面可在第一支撑层271的顶表面处暴露，第二连接器252的底表面可在第二支撑层272的底表面处暴露。因此，第一连接器251和第二连接器252可用作电连接至外部装置的电连接手段。第一连接器251的底表面可与柔性成型构件250的顶表面接触并且可电连接至第一芯片210。第二连接器252的顶表面可与柔性成型构件250的底表面接触并且可电连接至第二芯片220。在实施方式中，第一连接器251和第二连接器252可以是由导电图案组成的结合焊盘。在实施方式中，柔性成型构件250可由具有弹性的绝缘材料组成，以使得当对柔性封装200施加外力时柔性成型构件250翘曲、弯曲或延伸。柔性成型构件250的弹性绝缘材料可包括具有约0.01Gpa至约0.1Gpa的拉伸弹性系数的材料。在实施方式中，柔性成型构件250可包括硅树脂材料或者硅橡胶材料。
第一芯片210的第一凸块214可物理连接和电连接至第二芯片220的第二凸块224。即，第一凸块214可附接至第二凸块224，以使得第一凸块214的表面与第二凸块224的表面直接接触。第一芯片210的第一焊盘215a可通过第一导线261电连接至第一连接器251。第二芯片220的第二焊盘225a可通过第二导线262电连接至第二连接器252。第一焊盘215a和第一连接器251与第一导线261的连接结构可被设置在柔性成型构件250中。第二焊盘225a和第二连接器252与第二导线262的连接结构也可被设置在柔性成型构件250中。
如参照图3、图4和图5描述的，即使柔性封装200的左侧部分向上弯曲，柔性封装200的右侧部分向下弯曲，或者柔性封装200水平延伸，也可抑制第一芯片210和第二芯片220被损坏的现象。因此，即使柔性封装200由于外力而变形，第一凸块214和第二凸块224的电连接结构、第一焊盘215a和第一连接器251的电连接结构以及第二焊盘225a和第二连接器252的电连接结构也可不被破坏。
图8是示出根据实施方式的柔性封装300的横截面图。参照图8，柔性封装300可被配置为包括嵌入柔性成型构件350中的第一芯片310、第二芯片320和第三芯片330。第一芯片310、第二芯片320和第三芯片330中的每一个可由被实现于半导体基板(例如，硅基板)上和/或半导体基板(例如，硅基板)中的集成电路组成。在实施方式中，第一芯片310、第二芯片320和第三芯片330可通过在单个半导体基板上和/或单个半导体基板中实现集成电路并且通过利用划片工艺对半导体基板进行切片来获得。在这种情况下，第一芯片310、第二芯片320和第三芯片330可以是相同的芯片并且可具有相同的功能。第一芯片310、第二芯片320和第三芯片330可具有相同的电连接结构。在实施方式中，第一芯片310可通过在第一半导体基板上和/或第一半导体基板中实现第一集成电路并且通过利用划片工艺对第一半导体基板进行切片来获得，第二芯片320可通过在第二半导体基板上和/或第二半导体基板中实现第二集成电路并且通过利用划片工艺对第二半导体基板进行切片来获得，第三芯片330可通过在第三半导体基板上和/或第三半导体基板中实现第三集成电路并且通过利用划片工艺对第三半导体基板进行切片来获得。在这种情况下，第一芯片310、第二芯片320和第三芯片330可以是不同芯片，并且可具有彼此不同的功能。即使第一芯片310、第二芯片320和第三芯片330是具有彼此不同功能的不同芯片，第一芯片310、第二芯片320和第三芯片330也可被实现为具有相同的电连接结构。
第一芯片310可包括具有彼此相对的第一顶表面311和第一底表面312的第一芯片主体313。在实施方式中，第一底表面312可具有面朝柔性成型构件350的底表面350b的大致凸形形状。在实施方式中，第一顶表面311可具有面朝柔性成型构件350的顶表面350a的大致凹形形状。第一芯片310可包括设置在第一芯片主体313的第一顶表面311上的第一电连接结构。第一电连接结构可包括第一凸块314a和314b以及第一焊盘315a和315b。第一焊盘315a和315b可分别被设置在第一芯片主体313的第一顶表面311的两个边缘处。在实施方式中，第一焊盘315a和315b可分别与第一芯片主体313的第一顶表面311的两个边缘相邻地设置。第一凸块314a和314b可分别被设置在第一焊盘315a和315b上。第一凸块314a的底表面可直接附接到第一焊盘315a的顶表面，第一凸块314b的底表面可直接附接到第一焊盘315b的顶表面。第二芯片320可包括具有彼此相对的第二顶表面321和第二底表面322的第二芯片主体323。在实施方式中，第二底表面322可具有面朝柔性成型构件350的顶表面350a的大致凸形形状。在实施方式中，第二顶表面321可具有面朝柔性成型构件350的底表面350b的大致凹形形状。第二芯片320可包括设置在第二芯片主体323的第二顶表面321上的第二电连接结构。第二电连接结构可包括第二凸块324以及第二焊盘325a和325b。第二焊盘325a和325b可分别被设置在第二芯片主体323的第二顶表面321的两个边缘处。在实施方式中，第二焊盘325a和325b可分别与第二芯片主体323的第二顶表面321的两个边缘相邻地设置。第二凸块324可被设置在第二焊盘325a和325b中的一个上。例如，第二凸块324可被设置在第二焊盘325b上。第二凸块324的底表面可直接附接到第二焊盘325b的顶表面。第三芯片330可包括具有彼此相对的第三顶表面331和第三底表面332的第三芯片主体333。在实施方式中，第三底表面332可具有面朝柔性成型构件350的顶表面350a的大致凸形形状。在实施方式中，第三顶表面331可具有面朝柔性成型构件350的底表面350b的大致凹形形状。第三芯片330可包括设置在第三芯片主体333的第三顶表面331上的第三电连接结构。第三电连接结构可包括第三凸块334以及第三焊盘335a和335b。第三焊盘335a和335b可分别被设置在第三芯片主体333的第三顶表面331的两个边缘处。在实施方式中，第三焊盘335a和335b可分别与第三芯片主体333的第三顶表面331的两个边缘相邻地设置。第三凸块334可被设置在第二焊盘335a和335b中的一个上。例如，第三凸块334可被设置在第三焊盘335b上。第三凸块334的底表面可直接附接到第三焊盘335b的顶表面。第一芯片310、第二芯片320和第三芯片330的第一电连接结构、第二电连接结构和第三电连接结构中的每一个可具有与参照图2描述的第一芯片110的第一电连接结构基本上相同的配置。因此，下面将省略第一芯片310、第二芯片320和第三芯片330的第一电连接结构、第二电连接结构和第三电连接结构的描述，以避免重复描述。
第一芯片310、第二芯片320和第三芯片330可在没有第一芯片310、第二芯片320和第三芯片330的翘曲的任何补偿的情况下被嵌入柔性成型构件350中。即，第一芯片310、第二芯片320和第三芯片330中的每一个可翘曲以具有笑脸形状。具体地讲，第一芯片310可被设置为上下颠倒以使得第一芯片310的第一顶表面311面向下并且可具有哭脸形状以使得第一芯片310的两个边缘位于比第一芯片310的中心部分低的水平处。第二芯片320可被设置为使得第二芯片320的第二顶表面321面向上，并且可具有笑脸形状以使得第二芯片320的两个边缘位于比第二芯片320的中心部分高的水平处。第三芯片330可被设置为使得第三芯片330的第三顶表面331面向上，并且可具有笑脸形状以使得第三芯片330的两个边缘位于比第三芯片330的中心部分高的水平处。即，第一芯片310和第二芯片320可被设置为使得第一芯片310的第一顶表面311面向第二芯片320的第二顶表面321，第一芯片310和第三芯片330可被设置为使得第一芯片310的第一顶表面311面向第三芯片330的第三顶表面331。第一芯片310可被设置在比第二芯片320和第三芯片330高的水平处。穿过第二芯片320的中心部分的垂直轴可相对于穿过第一芯片310的中心部分的垂直轴沿着横向方向偏移特定距离，穿过第三芯片330的中心部分的垂直轴也可相对于穿过第一芯片310的中心部分的垂直轴沿着横向方向偏移特定距离。即，第一芯片310的两个边缘可分别与第二芯片320的边缘和第三芯片330的边缘交叠。具体地讲，第一芯片310和第二芯片320可被设置为使得第一芯片310的第一凸块314a与第二芯片320的第二凸块324交叠。第一凸块314a和第二凸块324可彼此物理接触以提供将第一芯片310电连接至第二芯片320的连接结构。第一芯片310和第三芯片330可被设置为使得第一芯片310的第一凸块314a与第三芯片330的第三凸块334交叠。第一凸块314b和第三凸块334可彼此物理接触以提供将第一芯片310电连接至第三芯片330的连接结构。第二芯片320的第二焊盘325a可被设置在柔性成型构件350的未与第一芯片310交叠的边缘(在图中与左边缘对应)中，并且可被设置为面向上。另外，第三芯片330的第三焊盘335a可被设置在柔性成型构件350的未与第一芯片310交叠的另一边缘(在图中与右边缘对应)中，并且可被设置为面向上。
柔性成型构件350可具有彼此相对的顶表面350a和底表面350b。支撑层370可被设置在柔性成型构件350的顶表面350a上。第一连接器351可被设置在支撑层370的边缘(例如，支撑层370的左边缘)中。第二连接器352可被设置在支撑层370的另一边缘(例如，支撑层370的右边缘)中。第一连接器351和第二连接器352可被设置为穿透支撑层370。支撑层370可包括比柔性成型构件350硬的材料。因此，支撑层370可支撑第一连接器351和第二连接器352以使得第一连接器351和第二连接器352的位置固定。在实施方式中，支撑层370可由非导电聚合物材料组成。第一连接器351和第二连接器352的与柔性成型构件350相对的顶表面可在支撑层370的与柔性成型构件350相对的顶表面处暴露。因此，第一连接器351和第二连接器352可用作电连接至外部装置的电连接手段。第一连接器351的底表面可与柔性成型构件350的顶表面350a接触并且可电连接至第二芯片320，第二连接器352的底表面可与柔性成型构件350的顶表面350a接触并且可电连接至第三芯片330。在实施方式中，第一连接器351和第二连接器352可以是由导电图案组成的结合焊盘。在实施方式中，柔性成型构件350可由具有弹性的绝缘材料组成，以使得当对柔性封装300施加外力时，柔性成型构件350翘曲、弯曲或延伸。柔性成型构件350的弹性绝缘材料可包括具有约0.01Gpa至约0.1Gpa的拉伸弹性系数的材料。在实施方式中，柔性成型构件350可包括硅树脂材料或硅橡胶材料。
第一芯片310的第一凸块314a可物理连接和电连接至第二芯片320的第二凸块324。即，第一凸块314a可附接到第二凸块324，以使得第一凸块314a的表面与第二凸块324的表面直接接触。第一芯片310的第一凸块314b可物理连接和电连接至第三芯片330的第三凸块334。即，第一凸块314b可附接至第三凸块334以使得第一凸块314b的表面与第三凸块334的表面直接接触。第二芯片320的第二焊盘325a可通过第一导线361电连接至第一连接器351。第三芯片330的第三焊盘335a可通过第二导线362电连接至第二连接器352。第二焊盘325a和第一连接器351与第一导线361的连接结构可被设置在柔性成型构件350中。第三焊盘335a和第二连接器352与第二导线362的连接结构也可被设置在柔性成型构件350中。
图9是示出图8所示的柔性封装300的变形形状的横截面图。参照图9，与图8中所使用的相同的标号指代相同的元件。参照图9，如果在向下方向上对柔性封装300的左侧部分施加外力，则柔性成型构件350的左侧部分可翘曲向下。在这种情况下，嵌入柔性成型构件350中的第二芯片320的左侧部分可向下弯曲以使得第二芯片320变直以具有平坦形状。由于第二芯片320变直以具有平坦形状，所以对柔性封装300的左侧部分施加的外力可均匀地分散到柔性封装300中，以抑制应力集中于柔性封装300的特定部分处(例如，第一芯片310和第二芯片320的接头部分处)以导致裂缝的现象。
图10是示出图8所示的柔性封装300的变形形状的横截面图。参照图10，与图8中所使用的相同的标号指代相同的元件。参照图10，如果在向下方向上对柔性封装300的右侧部分施加外力，则柔性成型构件350的右侧部分可翘曲向下。在这种情况下，嵌入柔性成型构件350中的第三芯片330的右侧部分可向下弯曲以使得第三芯片330变直以具有平坦形状。由于第三芯片330变直以具有平坦形状，所以对柔性封装300的右侧部分施加的外力可均匀地分散到柔性封装300中，以抑制应力集中于柔性封装300的特定部分处(例如，第一芯片310和第三芯片330的接头部分处)以导致裂缝的现象。
图11是示出图8所示的柔性封装300的变形形状的横截面图。参照图11，与图8中所使用的相同的标号指代相同的元件。参照图11，如果在向下方向上对柔性封装300的左侧部分和右侧部分施加外力，则柔性成型构件350的左侧部分和右侧部分可翘曲向下。在这种情况下，第二芯片320的左侧部分和第三芯片330的右侧部分可向下弯曲以使得第二芯片320和第三芯片330中的每一个变直以具有平坦形状。由于第二芯片320和第三芯片330变直以具有平坦形状，所以对柔性封装300的左侧部分和右侧部分施加的外力可均匀地分散到柔性封装300中，以抑制应力集中于柔性封装300的特定部分处(例如，第一芯片310、第二芯片320和第三芯片330的接头部分处)以导致裂缝的现象。
图12是示出图8所示的柔性封装300的变形形状的横截面图。参照图12，与图8中所使用的相同的标号指代相同的元件。参照图12，如果在两个相反的水平方向上对柔性封装300施加外力，则柔性封装300可在水平方向上延伸。在这种情况下，嵌入柔性成型构件350中的第一芯片310、第二芯片320和第三芯片330可变直以具有平坦形状。
如上所述的柔性封装(参见图1至图12)尤其可用在存储器装置、处理器和计算机***的设计中。例如，参照图13，示出采用根据各种实施方式的柔性封装的***的框图，其通常由标号1000表示。***1000可包括一个或更多个处理器(即，处理器)，或者例如但不限于，中央处理单元(“CPU”)1100。处理器(即，CPU)1100可单独地使用或者与其它处理器(即，CPU)组合使用。尽管将主要以单数来提及处理器(即，CPU)1100，本领域技术人员将理解，可实现具有任何数量的物理或逻辑处理器(即，CPU)的***1000。
芯片组1150可在操作上联接至处理器(即，CPU)1100。芯片组1150是用于处理器(即，CPU)1100与***1000的其它组件之间的信号的通信路径。***1000的其它组件可包括存储控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据***1000的配置，多个不同信号中的任一个可通过芯片组1150来发送，本领域技术人员将理解，可在不改变***1000的本质的情况下容易地调节贯穿***1000的信号的路由。
如上所述，存储控制器1200可在操作上联接至芯片组1150。存储控制器1200可包括如上面参照图1至图12所讨论的至少一个柔性封装。因此，存储控制器1200可通过芯片组1150接收从处理器(即，CPU)1100提供的请求。在另选的实施方式中，存储控制器1200可被集成到芯片组1150中。存储控制器1200可在操作上联接至一个或更多个存储器装置1350。在实施方式中，存储器装置1350可包括如上面参照图1至图12所讨论的至少一个柔性封装，存储器装置1350可包括用于限定多个存储器单元的多条字线和多条位线。存储器装置1350可以是多种工业标准存储器类型中的任一个，包括但不限于单列直插式存储器模块(“SIMM”)和双列直插式存储器模块(“DIMM”)。另外，存储器装置1350可通过存储指令和数据二者来方便外部数据存储装置的安全移除。
芯片组1150也可联接至I/O总线1250。I/O总线1250可用作从芯片组1150至I/O装置1410、1420和1430的信号的通信路径。I/O装置1410、1420和1430可包括(例如但不限于)鼠标1410、视频显示器1420或键盘1430。I/O总线1250可采用多种通信协议中的任一个以与I/O装置1410、1420和1430通信。在实施方式中，I/O总线1250可被集成到芯片组1150中。
盘驱动控制器1300可在操作上联接至芯片组1150。盘驱动控制器1300可用作芯片组1150与一个内部盘驱动器1450或者一个以上内部盘驱动器1450之间的通信路径。内部盘驱动器1450可通过存储指令和数据二者来方便外部数据存储装置断开。盘驱动控制器1300和内部盘驱动器1450实际上可利用任何类型的通信协议(包括但不限于上面关于I/O总线1250所提及的所有那些)来彼此通信或者与芯片组1150通信。
重要的是需要注意，上面关于图13所描述的***1000仅是采用上面参照图1至图12所讨论的柔性封装的***1000的一个示例。在另选实施方式(例如但不限于蜂窝电话或数码相机)中，组件可不同于图13所示的实施方式。
上面出于例示性目的公开了本公开的实施方式。本领域普通技术人员将理解，在不脱离所附权利要求书中所公开的本公开的范围和精神的情况下，可进行各种修改、添加和置换。
相关申请的交叉引用
本申请要求2015年11月24日提交的韩国专利申请No.10-2015-0164756的优先权，其整体通过引用并入本文。

Claims (28)

1.一种柔性封装，该柔性封装包括：
柔性成型构件，该柔性成型构件包括顶表面；
第一芯片，该第一芯片在所述柔性成型构件内并且包括第一顶表面；
第二芯片，该第二芯片在所述柔性成型构件内并且包括第二顶表面，
其中，所述第一顶表面为凹形，
其中，所述第二顶表面为凹形，
其中，所述第一顶表面背离所述柔性成型构件的所述顶表面，所述第二顶表面面朝所述柔性成型构件的所述顶表面，
其中，所述第一芯片包括在所述第一顶表面上与所述第一芯片的边缘相邻地设置的第一焊盘，
其中，所述第二芯片包括在所述第二顶表面上与所述第二芯片的边缘相邻地设置的第二焊盘，并且
其中，所述第一芯片的边缘与所述第二芯片交叠。
2.根据权利要求1所述的柔性封装，
其中，所述第一芯片的所述第一顶表面的一部分面向所述第二芯片的所述第二顶表面的一部分。
3.根据权利要求1所述的柔性封装，
其中，所述第一焊盘与所述第二焊盘交叠。
4.根据权利要求1所述的柔性封装，
其中，所述第一焊盘通过第一凸块联接至所述第二焊盘。
5.根据权利要求1所述的柔性封装，
其中，所述第一芯片包括与所述第一顶表面相对的第一底表面，该第一底表面为凸形并且面朝所述柔性成型构件的所述顶表面，并且
其中，所述第二芯片包括与所述第二顶表面相对的第二底表面，该第二底表面为凸形并且背离所述柔性成型构件的所述顶表面。
6.根据权利要求1所述的柔性封装，该柔性封装还包括：
支撑层，该支撑层被设置在所述柔性成型构件的所述顶表面上。
7.根据权利要求1所述的柔性封装，
其中，所述第一芯片和所述第二芯片中的至少一个被配置为响应于施加到所述柔性成型构件的外力而变直。
8.根据权利要求7所述的柔性封装，
其中，所述柔性成型构件包括与所述顶表面相对的底表面，并且
其中，所述第一芯片的所述第一顶表面被配置为响应于在从所述柔性成型构件的所述底表面到所述柔性成型构件的所述顶表面的方向上施加的所述外力而变直。
9.根据权利要求7所述的柔性封装，
其中，所述柔性成型构件包括与所述顶表面相对的底表面，并且
其中，所述第二芯片的所述第二顶表面被配置为响应于在从所述柔性成型构件的所述顶表面到所述柔性成型构件的所述底表面的方向上施加的所述外力而变直。
10.根据权利要求7所述的柔性封装，
其中，所述第一芯片的所述第一顶表面和所述第二芯片的所述第二顶表面被配置为响应于在水平方向上施加于所述柔性成型构件的外力而变直。
11.根据权利要求1所述的柔性封装，该柔性封装还包括：
第一电连接结构，该第一电连接结构被设置在所述第一芯片的所述第一顶表面上；
第二电连接结构，该第二电连接结构被设置在所述第二芯片的所述第二顶表面上；以及
设置在所述柔性成型构件上的第一连接器和第二连接器。
12.根据权利要求11所述的柔性封装，其中，所述第一芯片和所述第二芯片位于不同的水平处。
13.根据权利要求11所述的柔性封装，
其中，所述第一电连接结构包括第一凸块和一对第一焊盘；并且
其中，所述第二电连接结构包括第二凸块和一对第二焊盘，
其中，所述一对第一焊盘分别被设置在所述第一芯片的所述第一顶表面的两个边缘上；
其中，所述第一凸块被设置在所述一对第一焊盘中的一个上；
其中，所述一对第二焊盘分别被设置在所述第二芯片的所述第二顶表面的两个边缘上；并且
其中，所述第二凸块被设置在所述一对第二焊盘中的一个上。
14.根据权利要求13所述的柔性封装，
其中，所述第一凸块与所述第二凸块交叠；并且
其中，所述第一凸块物理连接和电连接至所述第二凸块。
15.根据权利要求14所述的柔性封装，
其中，所述一对第一焊盘中的未连接至所述第一凸块的另一个第一焊盘通过第一导线连接至所述第一连接器；并且
其中，所述一对第二焊盘中的未连接至所述第二凸块的另一个第二焊盘通过第二导线连接至所述第二连接器。
16.根据权利要求15所述的柔性封装，其中，所述第一连接器和所述第二连接器分别被设置在所述柔性成型构件的一个表面的两个边缘上。
17.根据权利要求16所述的柔性封装，该柔性封装还包括支撑层，该支撑层被设置在所述柔性成型构件上以支撑所述第一连接器和所述第二连接器，所述支撑层包括比所述柔性成型构件硬的材料。
18.根据权利要求17所述的柔性封装，其中，所述支撑层由非导电聚合物材料组成。
19.一种柔性封装，该柔性封装包括：
柔性成型构件，该柔性成型构件包括顶表面；
第一芯片，该第一芯片在所述柔性成型构件内并且包括第一顶表面；
第二芯片，该第二芯片在所述柔性成型构件内并且包括第二顶表面；
第三芯片，该第三芯片在所述柔性成型构件内并且包括第三顶表面，
其中，所述第一顶表面、所述第二顶表面和所述第三顶表面为凹形，
其中，所述第一顶表面面朝所述柔性成型构件的所述顶表面，
其中，所述第二顶表面和所述第三顶表面背离所述柔性成型构件的所述顶表面，并且
其中，所述第一芯片、所述第二芯片和所述第三芯片中的至少一个被配置为响应于施加到所述柔性成型构件的外力而变直。
20.根据权利要求19所述的柔性封装，
其中，所述第一芯片包括设置在所述第一顶表面上的一对第一焊盘，
其中，所述第二芯片包括设置在所述第二顶表面上的第二焊盘，
其中，所述第三芯片包括设置在所述第三顶表面上的第三焊盘，并且
其中，所述一对第一焊盘中的一个焊盘与所述第二焊盘交叠，并且所述一对第一焊盘中的另一个焊盘与所述第三焊盘交叠。
21.根据权利要求20所述的柔性封装，
其中，所述一对第一焊盘中的所述一个焊盘通过第一凸块联接至所述第二焊盘，并且所述一对第一焊盘中的所述另一个焊盘通过第二凸块联接至所述第三焊盘。
22.根据权利要求19所述的柔性封装，
其中，所述第一芯片包括与所述第一顶表面相对的第一底表面，该第一底表面为凸形并且背离所述柔性成型构件的所述顶表面，
其中，所述第二芯片包括与所述第二顶表面相对的第二底表面，该第二底表面为凸形并且面朝所述柔性成型构件的所述顶表面，并且
其中，所述第三芯片包括与所述第三顶表面相对的第三底表面，该第三底表面为凸形并且面朝所述柔性成型构件的所述顶表面。
23.根据权利要求19所述的柔性封装，
其中，所述第一芯片的一个边缘与所述第二芯片交叠，并且所述第一芯片的另一个边缘与所述第三芯片交叠。
24.根据权利要求19所述的柔性封装，其中，所述第一芯片位于比所述第二芯片和所述第三芯片高的水平处。
25.根据权利要求19所述的柔性封装，其中，所述第二芯片和所述第三芯片被设置在相同的水平处。
26.根据权利要求19所述的柔性封装，其中，
所述第一芯片包括被设置在所述第一顶表面上的一对第一电连接结构，所述一对第一电连接结构分别被设置在所述第一芯片的所述第一顶表面的两个边缘上，
所述第二芯片包括被设置在所述第二顶表面上的第二电连接结构，并且
所述第三芯片包括被设置在所述第三顶表面上的第三电连接结构。
27.根据权利要求19所述的柔性封装，该柔性封装还包括：
被设置在所述柔性成型构件上的第一连接器和第二连接器，所述第一连接器和所述第二连接器分别被设置在所述柔性成型构件的一个表面的两个边缘上，
其中，一对第一电连接结构中的一个与所述第二芯片的第二电连接结构交叠，并且
其中，所述一对第一电连接结构中的另一个与所述第三芯片的第三电连接结构交叠。
28.根据权利要求27所述的柔性封装，
其中，所述一对第一电连接结构包括一对第一焊盘和一对第一凸块，
其中，所述第二电连接结构包括第二凸块和一对第二焊盘，
其中，所述第三电连接结构包括第三凸块和一对第三焊盘，
其中，所述一对第一焊盘分别被设置在所述第一芯片的所述第一顶表面的两个边缘上，
其中，所述一对第一凸块分别被设置在所述一对第一焊盘上，
其中，所述一对第二焊盘分别被设置在所述第二芯片的所述第二顶表面的两个边缘上，
其中，所述第二凸块被设置在所述一对第二焊盘中的一个上，
其中，所述一对第三焊盘分别被设置在所述第三芯片的所述第三顶表面的两个边缘上，并且
其中，所述第三凸块被设置在所述一对第三焊盘中的一个上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201700103511A1 (it) 2017-09-15 2019-03-15 St Microelectronics Srl Dispositivo microelettronico dotato di connessioni protette e relativo processo di fabbricazione
CN109192660A (zh) * 2018-09-12 2019-01-11 三星半导体(中国)研究开发有限公司 柔性封装件
US10950551B2 (en) * 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
DE102020122662A1 (de) * 2020-08-31 2022-03-03 Infineon Technologies Ag Biegehalbleiterchip für eine Verbindung bei verschiedenen vertikalen Ebenen

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
CN1633704A (zh) * 2002-08-09 2005-06-29 富士通株式会社 半导体装置及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3967133B2 (ja) * 2000-03-21 2007-08-29 三菱電機株式会社 半導体装置及び電子機器の製造方法
JP3265301B2 (ja) * 2000-06-05 2002-03-11 株式会社東芝 半導体装置とその製造方法
KR20030017677A (ko) 2001-08-21 2003-03-04 삼성전자주식회사 휘어진 다이를 사용하는 반도체 패키지
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
US7633157B2 (en) * 2005-12-13 2009-12-15 Micron Technology, Inc. Microelectronic devices having a curved surface and methods for manufacturing the same
US8110440B2 (en) * 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
TWM397590U (en) * 2010-04-21 2011-02-01 Cheng Feng Electro Optical Ltd Company Flexible LED package structure
US8613135B2 (en) * 2011-05-06 2013-12-24 National Tsing Hua University Method for non-planar chip assembly
KR102033787B1 (ko) * 2013-06-05 2019-10-17 에스케이하이닉스 주식회사 플렉시블 적층 패키지
KR102062108B1 (ko) * 2013-06-10 2020-01-03 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20150070749A (ko) * 2013-12-17 2015-06-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102222484B1 (ko) * 2014-05-27 2021-03-04 에스케이하이닉스 주식회사 윙부를 가지는 플렉시블 적층 패키지
KR102284652B1 (ko) * 2014-08-28 2021-08-02 삼성전자 주식회사 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
CN1633704A (zh) * 2002-08-09 2005-06-29 富士通株式会社 半导体装置及其制造方法

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