KR20120118323A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20120118323A
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forming
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박주성
김종은
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Abstract

본 발명은 반도체 및 그 제조방법에 관한 것으로, 기판에 마련된 서로 교차하는 워드라인 및 비트라인, 상기 기판을 덮으며 보이드를 포함하는 절연막, 상기 절연막을 덮는 수소가 포함된 보호막을 포함할 수 있다. 상기 보이드는 상기 수소의 상기 기판으로의 확산 경로로 활용될 수 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자의 전기적 특성을 향상시키기 위해 다양한 방법이 제안되었다. 예컨대, 층간절연막을 저유전상수 물질로 형성하여 기생 커패시턴스를 낮춘다거나, 게이트를 금속으로 형성하여 저항을 낮춰 반도체 소자의 특성을 향상시키는 노력이 계속되어 왔다.
그런데, 금속 게이트는 폴리실리콘 게이트에 비해 기판에 가해지는 스트레스 영향이 상대적으로 커서 기판과의 계면에 댕글링 본드와 같은 결함을 유발할 수 있어 반도체 소자의 전기적 특성에 악영향을 미칠 수 있다. 그러므로, 금속 게이트를 채택한다 하더라도 댕글링 본드를 쉽게 치유할 수 있는 기술의 필요성이 있다 할 것이다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 게이트와 기판과의 계면에서 발생할 수 있는 결함을 용이하게 치유할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 기판에 마련된 서로 교차하는 워드라인 및 비트라인; 상기 기판을 덮으며, 보이드를 포함하는 절연막; 및 상기 절연막을 덮는, 수소가 포함된 보호막을 포함하고, 상기 보이드는 상기 수소의 상기 기판으로의 확산 경로로 활용될 수 있다.
본 실시예의 소자에 있어서, 상기 워드라인은 금속이나 도전성 금속질화물로 구성된 금속 게이트를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 금속 게이트는 상기 기판에 매몰된 매립 게이트를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 기판은 상기 워드라인의 연장방향을 따라 신장된 트렌치를 포함하고, 상기 금속 게이트는 상기 트렌치 내에 매립될 수 있다.
본 실시예의 소자에 있어서, 상기 금속 게이트는 TiN, TiN/W, WN, TaN, W, 혹은 이들의 조합을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 절연막은: 상기 워드라인 및 비트라인을 덮으며, 그 상면에 금속배선이 배치된 제1 층간절연막; 및 상기 제1 층간절연막 상에 배치되어 상기 금속배선을 덮는 제2 층간절연막을 포함하고, 상기 보이드는 상기 제1 및 제2 층간절연막들 중 적어도 어느 하나에 제공될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 층간절연막들은 상기 보이드를 포함하고, 상기 제1 층간절연막에 포함된 보이드는 상기 제2 층간절연막에 포함된 보이드와 동일하거나 혹은 상이한 크기를 가질 수 있다.
본 실시예의 소자에 있어서, 상기 보호막은 상기 수소가 함유된 산화막 혹은 질화막을 포함할 수 있다.
상기 목적을 달성할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 기판에 워드라인 및 비트라인을 형성하고; 상기 기판 상에 상기 워드라인 및 비트라인을 덮는 층간절연막을 형성하고; 그리고 상기 층간절연막을 덮는 보호막을 형성하는 것을 포함하고, 상기 층간절연막을 형성하는 것은 상기 층간절연막 내에 보이드를 형성하는 것을 포함하고, 상기 보호막을 형성하는 것은 수소가 함유된 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 층간절연막을 형성하는 것은 테트라에틸오르쏘실리케이트(TEOS)와 오존(O3)을 제공하여 상기 기판 상에 실리콘산화막을 형성하는 것을 포함하고, 상기 오존(O3)은 상기 테트라에틸오르쏘실리케이트(TEOS)의 산화에 필요한 농도에 비해 낮은 농도로 제공될 수 있다.
본 실시예의 방법에 있어서, 상기 층간절연막을 형성하는 것은: 상기 기판 상에 플로린실리케이트글래스(FSG)를 형성하고; 그리고 상기 플로린실리케이트글래스(FSG)에 수산화이온(OH-)이나 수소이온(H+)을 제공하여 상기 기판 상에 실리콘산화막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 보호막을 형성하는 것은 N2/SiH4 또는 NH3/SiH4 가스를 이용한 플라즈마 증착으로 상기 층간절연막 상에 상기 수소를 포함하는 실리콘질화막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 보호막을 형성하는 것은 N2O/SiH4를 이용한 플라즈마 증착으로 상기 층간절연막 상에 상기 수소를 포함하는 실리콘산화막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 워드라인은 상기 기판 내에 매몰된 매립 금속 게이트를 포함하고, 상기 비트라인은 상기 기판의 활성영역에 직접 연결되는 혹은 콘택플러그를 통해 상기 활성영역에 연결되는 도전체를 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 보호막을 형성하기 이전에, 상기 층간절연막 상에 금속배선을 형성하고; 그리고 상기 층간절연막 상에 상기 금속 배선을 덮으며, 상기 보이드를 갖는 제2 층간절연막을 형성하는 것을 더 포함할 수 있다.
본 발명에 의하면, 층간절연막에 형성된 보이드는 보호막에 함유된 수소의 기판으로의 확산에 필요한 용이한 경로(Easy path)를 제공할 수 있다. 따라서, 낮은 저항을 위해 게이트를 금속으로 형성한 경우에 발생할 수 있는 댕글링 본드와 같은 결함을 수소로써 치유할 수 있어 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다. 아울러, 층간절연막에 형성된 보이드에 의해 층간절연막의 유전율이 떨어지는 효과도 얻을 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도.
도 1b는 도 1a의 A-A'선을 따라 취해진 단면도.
도 1c는 도 1a의 B-B'선을 따라 취해진 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자에 있어서 댕글링 본드의 치유를 도시한 모식도.
도 3은 본 발명의 실시예에 따른 반도체 소자에 있어서 오프 상태의 워드라인에 인가된 전압(V)에 따른 리프레쉬 타임을 도시한 그래프.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 것으로, 도 4a는 도 1a의 A-A'선을 따라 취해진 단면도, 도 4b는 도 1a의 B-B'선을 따라 취해진 단면도.
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 것으로, 도 5a는 도 1a의 A-A'선을 따라 취해진 단면도, 도 5b는 도 1a의 B-B'선을 따라 취해진 단면도.
도 6a 내지 11a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 A-A'선을 따라 취해진 단면도.
도 6b 내지 11b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 B-B'선을 따라 취해진 단면도.
도 12a 및 13a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 A-A'선을 따라 취해진 단면도.
도 12b 및 13b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 B-B'선을 따라 취해진 단면도.
도 14a 및 14b는 본 발명의 실시예에 따른 반도체 소자의 응용예를 도시한 블록도.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치예 1>
도 1a는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도이다. 도 1b는 도 1a의 A-A'선을 따라 취해진 단면도이다. 도 1c는 도 1a의 B-B'선을 따라 취해진 단면도이다.
도 1a 내지 1c를 참조하면, 반도체 소자(10)는 기판(100) 상에서 대체로 수직 교차하는 게이트(135)와 비트라인(157)을 포함할 수 있다. 게이트(135)는 복수개 제공될 수 있고, Y 방향으로 연장되고 X 방향으로 이격 배열될 수 있다. 게이트(135)는 워드라인(WL)을 구성할 수 있다. 비트라인(157)은 복수개 제공될 수 있고, X 방향으로 연장되고 Y 방향으로 이격 배열될 수 있다. 게이트(135)와 비트라인(157)은 활성영역(103)을 가로질러 배치될 수 있다. 활성영역(103)은 소자분리막(101)에 의해 정의될 수 있다. 활성영역(103)은 X 및 Y 방향들과 교차하는 Z 방향으로 경사지게 연장될 수 있다. 활성영역(103)의 일부는 제1 접합영역(107a)을 이루고 다른 일부는 제2 접합영역(107b)을 이룰 수 있다.
게이트(135)는 기판(100) 내에 매몰된 매립형 게이트(buried gate)일 수 있다. 예컨대, 기판(100) 내에 Y 방향으로 연장된 트렌치(105)가 마련되고, 게이트(135)는 트렌치(105) 내에 매립될 수 있다. 게이트(135)를 덮는 캡핑막(140)이 트렌치(105) 내에 포함될 수 있다. 트렌치(105)의 내벽에는 게이트 절연막(110)이 배치될 수 있다. 활성영역(103)은 도 1c에 보여진 것처럼 게이트(135)를 향해 위로 돌출된 핀(fin) 구조를 가질 수 있다. 본 발명의 일례에 따르면, 활성영역(103)의 핀 구조 및/또는 게이트(135)의 매립형 구조는 그렇지 않은 구조(예: 평판형 활성영역, 평판형 게이트, 리세스 게이트 등)에 비해 상대적으로 큰 채널 길이를 제공할 수 있어 단채널 효과(SCE)를 효과적으로 억제할 수 있다. 게이트(135)는 폴리실리콘, 도전성 금속질화물(예: TiN, TaN, WN), 금속(Cu, Al, Au, Pt, Ru, Ir, Ti, W, Ta) 혹은 이들의 조합을 포함할 수 있다.
비트라인(157)은 기판(100) 상에 마련된 제1 층간절연막(150) 상에 배치되고, 제1 층간절연막(150)을 관통하는 제1 콘택플러그(155)를 통해 제1 접합영역(107a)과 전기적으로 연결될 수 있다. 정보를 실질적으로 저장할 수 있는 정보저장부(167)가 제1 층간절연막(150) 상에 마련된 제2 층간절연막(160) 상에 배치될 수 있다. 정보저장부(167)는 제1 및 제2 층간절연막들(150,160)을 관통하는 제2 콘택플러그(165)를 통해 제2 접합영역(107b)과 전기적으로 연결될 수 있다. 정보저장부(167)는 전도체들 사이에 유전막이 삽입된 커패시터, 또는 전도체들 사이에 상변화막(예: GST)이나 자기터널접합막(MTJ)이 삽입된 가변저항체를 포함할 수 있다.
제2 층간절연막(160) 상에는 정보저장부(167)를 덮는 제3 층간절연막(170), 금속배선(187), 제4 층간절연막(180) 및 보호막(190)이 제공될 수 있다. 금속배선(187)는 Y 방향(또는 X 방향)으로 연장되고 X 방향(또는 Y 방향)으로 이격 배열될 수 있다. 제4 층간절연막(180)과 보호막(190) 사이에, 도면에는 도시되지 않았지만, 제2 금속배선과 제5 층간절연막이 더 포함될 수 있다. 제2 금속배선은 금속배선(187)과 직교할 수 있다.
제1 내지 제4 층간절연막들(150,160,170,180) 중에서 적어도 어느 하나는 보이드(90)를 포함하는 다공성 절연막을 포함할 수 있다. 일례로, 제4 층간절연막(180)은 보이드(90)를 포함하고, 제1 내지 제3 층간절연막들(150-170)은 보이드(90)를 포함하지 않을 수 있다. 다른 예로, 제1 내지 제4 층간절연막들(150-180) 모두는 보이드(90)를 포함할 수 있다. 보호막(190)은 수소를 포함하는 절연막을 포함할 수 있다. 제1 내지 제4 층간절연막들(150-180) 중에서 적어도 어느 하나는 테트라에틸오르쏘실리케이트(TEOS)와 오존(O3)을 소오스로 채택한 화학기상증착법(CVD) 또는 플로린실리케이트글래스(FSG)에 수산화이온(OH-)이나 수소이온(H+)을 제공하여 형성할 수 있다. 보호막(190)은 수소를 포함하는 플라즈마 화학기상증착법(PECVD)을 이용하여 형성할 수 있다.
본 발명의 일례에 따르면, 게이트(135)는 비교적 낮은 저항을 구현할 수 있는 금속 혹은 금속질화물, 가령 TiN, TiN/W, WN, TaN, W, 혹은 이들의 조합을 포함할 수 있다. 상기 물질들은 실리콘(약 0.25GPa)에 비해 높은 스트레스 특성을 갖는 물질(약 2GPa)이므로, 기판(100)과 게이트 절연막(110)과의 계면 부위(102)에 댕글링 본드(dangling bond)와 같은 결함을 야기할 수 있다. 게이트(135)를 금속이나 금속질화물로 형성하게 되면 저항을 낮출 수 있으나, 결함밀도(Dit)를 높이고 게이트 유도 드레인 누설(GIDL) 특성을 악화시키며 디램(DRAM)의 경우 리프레쉬 타임(예: S-tREF)의 열화를 유발하는 부작용이 있을 수 있다.
상기 부작용을 치유하고자, 본 발명의 일례에 따르면, 댕글링 본드를 치유할 수 있는 수소를 계면 부위(102)에 제공할 수 있다. 수소는 보호막(190)으로부터 제공될 수 있다. 보호막(190)에 함유된 수소는 농도차에 의해 기판(100)까지 확산할 수 있다. 본 실시예에 의하면, 제1 내지 제4 층간절연막들(150-190) 중 적어도 어느 하나에 포함된 보이드(90)는 수소가 용이하게 확산할 수 있는 경로(95)로 제공될 수 있다. 보이드들(90)이 상하 정렬되어 있는 것이 더 용이한 확산 경로(95)를 제공하는데 바람직하다 할 것이다. 보이드들(90)은 그 크기가 동일하거나 상이할 수 있다. 보이드(90)는 원형, 타원형 등 임의의 형태를 가질 수 있다. 보이드(90)는 층간절연막들(150-180)의 유전율을 떨어뜨릴 수 있다. 이에 따라, 층간절연막들(150-180)을 저유전상수(low-K) 물질로 형성하는 것과 동일 유사한 효과를 얻을 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자에 있어서 댕글링 본드의 치유를 도시한 모식도이다.
도 2를 참조하면, 기판(100)의 활성영역(103)과 게이트 절연막(110)과의 계면(104)은 실리콘(Si)에 산소(O)가 결합되어 포화상태에 있을 수 있다(I). 그런데, 상기한 바와 같이 게이트(도 1b의 135)를 높은 스트레스 특성을 갖는 물질로 형성하게 되면 스트레스에 의해 산소(O)와 실리콘(Si)과의 결합이 끊어지고 이러한 댕글링 본드는 트랩 싸이트(trap site)로 작용하게 되어 결함밀도(Dit)를 높이게 된다(II). 본 발명의 일례처럼, 수소(H)가 계면(104)에 제공되면 산소와의 결합이 끊어진 실리콘과 결합하게 된다(III). 이러한 수소의 결합에 의해 결함이 치유될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자에 있어서 오프 상태의 워드라인에 인가된 전압에 따른 리프레쉬 타임을 도시한 그래프이다.
도 3을 참조하면, 베이크 처리예(1)와 본 실시예(2)를 비교한다. 베이크 처리예(1)의 경우 댕글링 본드가 치유되므로써 리프레시 타임 특성이 개선될 여지가 있을 수 있다. 그러나, 본 실시예(2)는 산소가 용이하게 확산할 수 있는 경로(도 1b의 95)를 만들어 주는 것이어서 베이크 처리예(1)에 비해 결함밀도를 더 낮출 수 있고 이에 따라 리프레쉬 타임이 더 커질 수 있다.
<장치예 2>
도 4a 및 4b는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 것으로, 도 4a는 도 1a의 A-A'선을 따라 취해진 단면도이고, 도 4b는 도 1a의 B-B'선을 따라 취해진 단면도이다. 이하에선 상기 장치예 1과 상이한 점에 대해 상설하고 동일한 점에 대해선 생략하거나 개설하기로 한다.
도 4a 및 4b를 참조하면, 반도체 소자(20)는 제1 접합영역(107a)에 직접 접속하는 비트라인(157)을 포함할 수 있다. 본 다른 실시예에 따르면, 비트라인(157)을 제1 접합영역(107a)에 연결하는 제1 콘택플러그(도 1b의 155)의 필요성이 없고 아울러 층간절연막의 수가 줄어들 수 있다. 예컨대, 반도체 소자(20)는 비트라인(157)을 덮는 제1 층간절연막(150), 정보저장부(167)를 덮는 제2 층간절연막(160), 금속배선(187)을 덮는 제3 층간절연막(170)을 포함할 수 있다. 또한, 제2 콘택플러그(165)는 제1 층간절연막(165)만을 관통하도록 형성할 수 있다. 이에 따라, 반도체 소자(20)는 대체로 전체 높이가 줄어들 수 있고 공정 단순화를 이룩할 수 있다.
제1 내지 제3 층간절연막들(150,160,170) 중 적어도 어느 하나는 보이드(92)를 포함하는 다공성 절연막일 수 있다. 가령, 제3 층간절연막(170)은 보이드(92)를 포함하고, 제1 및 제2 층간절연막들(150,160)은 보이드(92)를 포함하지 않을 수 있다. 다른 예로, 제1 내지 제3 층간절연막들(150-170) 모두는 보이드(92)를 포함할 수 있다. 보이드(92)는 반도체 소자(10)의 보이드(90)에 비해 상대적으로 더 큰 크기를 가질 수 있다. 가령, 오존(O3)의 유량이나 FSG의 불산 함유량을 변화시켜 상대적으로 더 큰 보이드(92)를 형성할 수 있다. 반도체 소자(20)의 작은 높이와 큰 보이드(92)는 확산 경로(97)의 길이를 축소시킬 수 있고 대체로 수월한 수소 확산을 가능하게 할 수 있다.
<장치예 3>
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 것으로, 도 5a는 도 1a의 A-A'선을 따라 취해진 단면도이고, 도 5b는 도 1a의 B-B'선을 따라 취해진 단면도이다. 이하에선 상기 장치예 1 또는 2와 상이한 점에 대해 상설하고 동일한 점에 대해선 생략하거나 개설하기로 한다.
도 5a 및 5b를 참조하면, 반도체 소자(30)는 제1 내지 제3 층간절연막들(150,160,170)을 포함하고, 제1 내지 제3 층간절연막들(150,160,170) 중 적어도 어느 하나는 보이드를 포함할 수 있다. 예컨대, 제1 내지 제3 층간절연막들(150,160,170)은 서로 다른 크기를 갖는 보이드들(94a,94b,94c)을 포함할 수 있다. 제1 층간절연막(150)에는 작은 크기의 보이드(94a)가 포함되고, 제2 층간절연막(160)에는 중간 크기의 보이드(94b)가 포함되고, 제3 층간절연막(170)에는 큰 크기의 보이드(94c)가 포함될 수 있다. 보이드들(94a,94b,94c)의 크기 순은 상기 예에 한정되지 아니하며, 가령 제3 층간절연막(170)에 큰 크기의 보이드(94a)가 포함되고 제1 층간절연막(150)에 작은 크기의 보이드(94c)가 포함될 수 있다. 이들 보이드들(94a,94b,94c)이 수소의 확산 경로(99)를 제공할 수 있다.
<방법예 1>
도 6a 내지 11a는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 A-A'선을 따라 취해진 단면도이다. 도 6b 내지 11b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 B-B'선을 따라 취해진 단면도이다.
도 6a 및 6b를 참조하면, 기판(100)을 제공할 수 있다. 기판(100)은 반도체, 가령 실리콘 웨이퍼를 포함할 수 있다. 기판(100)에 소자분리막(101)을 형성하여 활성영역(103)을 정의할 수 있다. 소자분리막(101)은 실리콘산화막(예: SiO2), 실리콘질화막(예: SiN), 실리콘산질화막(예: SiON) 등으로 형성할 수 있다.
도 7a 및 7b를 참조하면, 기판(100)에 트렌치(105)를 형성하고, 트렌치(105)의 내벽에 게이트 절연막(110)을 형성할 수 있다. 게이트 절연막(110)은 기판(100)의 상면에 더 형성될 수 있다. 트렌치(105)는 식각 공정, 가령 건식 식각 공정으로 형성할 수 있다. 게이트 절연막(110)은 산화 공정 혹은 증착 공정으로 형성할 수 있다. 예컨대, 게이트 절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 혹은 고유전막(예: HfO2, AlO)으로 형성할 수 있다.
도 8a 및 8b를 참조하면, 트렌치(105) 내에 게이트(135)와, 게이트(135)를 덮는 캡핑막(140)을 형성할 수 있다. 일례로, 도전체를 증착한 후 식각하여 트렌치(105)의 하부를 채우는 게이트(135)를 형성할 수 있다. 게이트(135)는 폴리실리콘, 도전성 금속질화물(예: TiN, TaN, WN), 금속(Cu, Al, Au, Pt, Ru, Ir, Ti, W, Ta) 혹은 이들의 조합을 증착하여 형성할 수 있다. 일례에 따르면, 게이트(135)는 대체로 낮은 저항을 구현하기 위해 금속 혹은 금속질화물, 가령 TiN, TiN/W, WN, TaN, TaN/W, W 등으로 형성할 수 있다. 캡핑막(140)은 절연체, 가령 실리콘산화막, 실리콘질화막 혹은 실리콘산질화막을 증착한 후 게이트 절연막(110)이 노출될 때까지 평탄화하여 트렌치(105)의 상부를 채우도록 형성할 수 있다. 트렌치(105)의 양측의 활성영역(103)에 불순물을 도핑하여 제1 접합영역(107a) 및 제2 접합영역(107b)을 형성할 수 있다. 일례로, 기판(100)이 P형 불순물(예: B)로 도핑된 경우, 접합영역들(107a,107b)은 N형 불순물(예: P, As)로 도핑하여 형성할 수 있다.
도 9a 및 9b를 참조하면, 기판(100) 상에 제1 층간절연막(150)을 형성하고 제1 층간절연막(150)을 관통하여 제1 접합영역(107a)과 접촉하는 제1 콘택플러그(155)를 형성할 수 있다. 제1 콘택플러그(155)는 전도체, 가령 폴리실리콘, 도전성 금속질화막(예: TiN, TiN/W, TaN, TaN/W, WN), 금속(예: Cu, Al, Au, Pt, Ru, Ir, Ti, W, Ta) 등을 증착하여 형성할 수 있다. 제1 층간절연막(150)은 보이드(90)가 포함된 다공성 절연막으로 형성할 수 있다. 이와 다르게, 제1 층간절연막(150)은 보이드(90)가 없거나 희박한 실리콘산화막, 실리콘질화막, 혹은 실리콘산질화막으로 형성할 수 있다.
일례로서, 테트라에틸오르쏘실리케이트(TEOS)와 오존(O3)을 소오스 가스로 채택하고 상압 조건하에 화학기상증착(CVD)을 진행하여 증착되는 SiO2 내에 보이드(90)를 형성할 수 있다. O3의 농도가 증가하면 TEOS의 산화가 대체로 빠르게 진행하여 유동성을 갖는 SiO2가 증착되고, 이와 다르게 O3의 농도가 낮으면 TEOS의 산화가 충분하게 일어나지 않는 이상(abnormal) 성장이 발생할 수 있다. 이상과 같이 TEOS와, TEOS의 산화에 필요한 것에 비해 낮은 농도를 가진 O3을 소오스 가스로 채택한 CVD로써 SiO2의 이상 성장을 유발하여 보이드(90)가 포함된 제1 층간절연막(150)을 형성할 수 있다.
다른 일례로서, 플로린실리케이트글래스(FSG)에 수산화이온(OH-)이나 수소이온(H+)을 제공하여 보이드(90)가 포함된 제1 층간절연막(150)을 형성할 수 있다. 예컨대, FSG를 직접 형성하거나 혹은 USG(Undoped Silicate Glass)를 증착한 후 불소(F)를 이온주입하여 FSG를 형성하고, FSG에 수산화이온(OH-)이나 수소이온(H+)을 침투시킬 수 있다. 수산화이온(OH-)은 수증기(H2O) 분위기에서 어닐링하여 FSG에 침투시킬 수 있다. 수소이온(H+)은 이온주입으로 FSG에 침투시킬 수 있다. FSG에 침투된 수산화이온(OH-)이나 수소이온(H+)은 불소(F)와 반응하여 불산(HF)이 형성되고, 상기 불산이 FSG의 일부를 부식시키므로서 보이드(90)가 포함된 SiO2, 즉 제1 층간절연막(150)이 형성될 수 있다.
도 10a 및 10b를 참조하면, 제1 층간절연막(150) 상에 제1 콘택플러그(155)와 접속하는 비트라인(157)을 형성할 수 있다. 비트라인(157)은 제1 콘택플러그(155)와 동일 유사한 전도체를 포함하는 금속 배선을 증착하여 형성할 수 있다. 이어서, 제1 층간절연막(150) 상에 비트라인(157)을 덮는 제2 층간절연막(160)을 형성하고, 제1 및 제2 층간절연막(150,160)을 관통하여 제2 접합영역(107b)에 접속하는 제2 콘택플러그(165)를 형성할 수 있다. 제2 콘택플러그(165)는 제1 콘택플러그(155)와 동일 유사한 전도체로 형성할 수 있다. 제2 층간절연막(160)은 제1 층간절연막(150)과 동일 유사하게 보이드(90)가 포함된 다공성 절연막으로 형성할 수 있다. 다른 예로, 제2 층간절연막(160)은 보이드(90)가 없거나 혹은 희박한 절연막으로 형성할 수 있다.
도 11a 및 11b를 참조하면, 제2 층간절연막(160) 상에 제2 콘택플러그(165)와 접속하는 정보저장부(167)와 정보저장부(167)를 덮는 제3 층간절연막(170)을 형성할 수 있다. 정보저장부(167)는 커패시터 혹은 가변저항체를 포함할 수 있다. 제3 층간절연막(170)은 제1 층간절연막(150)과 동일 유사하게 보이드(90)가 포함된 다공성 절연막으로 형성할 수 있다. 다른 예로, 제3 층간절연막(170)은 보이드(90)가 없거나 희박한 절연막으로 형성할 수 있다.
제3 층간절연막(170) 상에 금속배선(187)과 금속배선(187)을 덮는 제4 층간절연막(180)을 형성할 수 있다. 제4 층간절연막(180) 상에는 보호막(190)을 형성할 수 있다. 도면에는 도시되지 않았지만, 제4 층간절연막(180)과 보호막(190)과의 사이에 제2 금속배선과 제2 금속배선을 덮는 제5 층간절연막을 더 형성할 수 있다. 금속배선(187)은 제1 콘택플러그(155)와 동일 유사한 전도체를 증착하여 형성할 수 있다. 제4 층간절연막(180)은 제1 층간절연막(150)과 동일 유사하게 보이드(90)가 포함된 다공성 절연막으로 형성할 수 있다. 다른 예로, 제4 층간절연막(180)은 보이드(90)가 없거나 희박한 절연막으로 형성할 수 있다.
보호막(190)은 실리콘과 수소를 포함하는 가스를 이용한 CVD로써 수소를 함유한 절연막, 가령 실리콘산화막(예: SiO2) 혹은 실리콘질화막(예: SiN)을 증착하여 형성할 수 있다. 본 발명의 일례에 의하면, N2/SiH4 또는 NH3/SiH4 가스를 이용한 플라즈마 강화 화학기상증착(PECVD)으로써 실리콘질화막(예: SiN)을 증착하여 수소를 함유한 보호막(190)을 형성할 수 있다. 다른 예로, N2O/SiH4를 이용한 PECVD로써 실리콘산화막(예: SiO2)을 증착하여 수소를 함유한 보호막(190)을 형성할 수 있다. 보호막(190)에 함유된 수소는 기판(100)을 향해 확산될 수 있고, 보이드(90)는 수소의 용이한 확산 경로를 제공할 수 있다. 기판(100)으로의 수소 확산으로 인해 주로 활성영역(103)과 게이트 절연막(110)과의 계면에서 발생할 수 있는 댕글링 본드가 치유되므로써 전기적 특성이 우수한 반도체 소자(10)가 형성될 수 있다.
<방법예 2>
도 12a 및 13a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 A-A'선을 따라 취해진 단면도이다. 도 12b 및 13b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 것으로, 도 1a의 B-B'선을 따라 취해진 단면도이다. 이하에선 상기 방법예 1과 상이한 점에 대해 상설하고 동일한 점에 대해선 생략하거나 개설하기로 한다.
도 12a 및 12b를 참조하면, 기판(100)에 소자분리막(101)을 형성하여 활성영역(103)을 정의하고, 기판(100)의 일부가 식각되어 형성된 트렌치(105) 내에 매립된 금속이나 금속질화막과 같은 높은 스트레스 특성을 갖는 게이트(135)를 형성할 수 있다. 트렌치(105) 내에 게이트(135)를 덮는 캡핑막(140)을 형성할 수 있다. 게이트(135)와 활성영역(103) 사이에 게이트 절연막(110)을 형성하고, 활성영역(103)의 일부에 불순물을 도핑하여 제1 접합영역(107a)과 제2 접합영역(107b)을 형성할 수 있다.
기판(100) 상에 제1 접합영역(107a)에 직접 접속하는 비트라인(157)을 형성할 수 있다. 기판(100) 상에 비트라인(157)을 덮는 제1 층간절연막(150)을 형성하고, 제1 층간절연막(150)을 관통하여 제2 접합영역(107b)에 접속하는 제2 콘택플러그(165)를 형성할 수 있다. 본 다른 실시예에 따르면, 비트라인(157)을 제1 접합영역(107a)에 전기적으로 연결하는 제1 콘택플러그(도 9a의 155)의 형성 공정을 스킵할 수 있다. 아울러, 제2 콘택플러그(165)는 제1 층간절연막(150)만을 관통하여 형성할 수 있으므로 공정 단순화를 구현할 수 있다.
테트라에틸오르쏘실리케이트(TEOS)와 오존(O3)을 소오스로 채택한 화학기상증착법(CVD) 또는 플로린실리케이트글래스(FSG)에 수산화이온(OH-)이나 수소이온(H+)을 제공하여 보이드(92)가 포함된 제1 층간절연막(150)을 형성할 수 있다. TEOS를 이용하는 경우, O3의 농도에 따라 SiO2의 유동성이나 이상 성장의 진행 정도가 달라질 수 있으므로, O3의 공급량을 조절하여 방법예 1에 비해 보이드(92)의 크기를 비교적 크게 형성할 수 있다. FSG를 이용하는 경우, F와 OH- (또는 H+)의 반응에 의해 불산의 양 및 위치가 의존될 수 있으므로 보이드(92)의 크기, 위치, 개수 등이 결정될 수 있다. 따라서, 불소(F), 수산화이온(OH-)이나 수소이온(H+)의 농도 및 분포를 조절하여 방법예 1에 비해 보이드(92)를 비교적 크게 형성할 수 있다. 다른 예로, 제1 층간절연막(150)은 보이드(92)가 없거나 희박한 절연막으로 형성할 수 있다.
도 13a 및 13b를 참조하면, 제1 층간절연막(150) 상에 정보저장부(167)를 형성하고, 정보저장부(167)를 덮는 제2 층간절연막(160)을 형성할 수 있다. 제2 층간절연막(160) 상에 금속배선(187)을 형성하고, 금속배선(187)을 덮는 제3 층간절연막(170)을 형성할 수 있다. 그리고, 제3 층간절연막(170) 상에 수소를 함유한 보호막(190)을 형성할 수 있다. 제2 및 제3 층간절연막들(160,170) 중 적어도 어느 하나는 비교적 큰 크기를 갖는 보이드(92)를 갖도록 형성할 수 있다. 다른 예로, 보이드(92)가 없거나 희박한 제2 층간절연막(160) 및/또는 제3 층간절연막(170)을 형성할 수 있다. 제1 내지 제3 층간절연막들(150,160,170) 모두를 보이드(92)를 가지도록 형성할 수 있다.
이와 다르게, 도 5a 및 5b에 도시된 것처럼, 제1 내지 제3 층간절연막들(150,160,170)에 서로 다른 크기를 갖는 보이드들(94a,94b,94c)이 포함된 반도체 소자(30)를 형성할 수 있다.
<응용예>
도 14a 및 14b는 본 발명의 실시예에 따른 반도체 소자의 응용예를 도시한 블록도이다.
도 14a를 참조하면, 본 발명의 실시예들에 따른 반도체 소자(10,20,30)를 포함하는 전자 장치(1300)가 설명된다. 전자 장치(1300)는 무선통신 장치 예를 들어, 개인 정보 단말기(Personal Digital Assistant), 랩톱 컴퓨터(Laptop Computer), 휴대용 컴퓨터, 웹 태블릿(Web Tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(MP3 Player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(Display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들어 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 전자 장치(1300)는 고주파(RF) 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 14b를 참조하면, 본 발명의 실시예들에 따른 반도체 소자(10,20,30)를 포함하는 메모리 시스템(Memory System)이 설명된다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address Mapping Table)을 구성할 수 있다. 메모리 소자(1410)는 본 발명의 실시예에 따른 반도체 소자(10,20,30)를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판에 마련된 서로 교차하는 워드라인 및 비트라인;
    상기 기판을 덮으며, 보이드를 포함하는 절연막; 및
    상기 절연막을 덮는 수소가 포함된 보호막을 포함하고,
    상기 보이드는 상기 수소의 상기 기판으로의 확산 경로로 활용 가능한 반도체 소자.
  2. 제1항에 있어서,
    상기 워드라인은 금속 또는 도전성 금속질화물로 구성된 금속 게이트를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 금속 게이트는 TiN, TiN/W, WN, TaN, W, 혹은 이들의 조합을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 절연막은:
    상기 워드라인 및 비트라인을 덮으며, 금속배선이 상면에 배치된 제1 층간절연막; 및 상기 제1 층간절연막 상에 배치되어 상기 금속배선을 덮는 제2 층간절연막을 포함하고,
    상기 보이드는 상기 제1 및 제2 층간절연막들 중 적어도 어느 하나에 제공된 반도체 소자.
  5. 기판에 워드라인 및 비트라인을 형성하고;
    상기 기판 상에 상기 워드라인 및 비트라인을 덮는 층간절연막을 형성하고; 그리고
    상기 층간절연막을 덮는 보호막을 형성하는 것을 포함하고,
    상기 층간절연막을 형성하는 것은 상기 층간절연막 내에 보이드를 형성하는 것을 포함하고, 상기 보호막을 형성하는 것은 수소가 함유된 절연막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 층간절연막을 형성하는 것은:
    테트라에틸오르쏘실리케이트(TEOS)와 오존(O3)을 제공하여 상기 기판 상에 실리콘산화막을 형성하는 것을 포함하고,
    상기 오존(O3)은 상기 테트라에틸오르쏘실리케이트(TEOS)의 산화에 필요한 농도에 비해 낮은 농도로 제공되는 반도체 소자의 제조방법.
  7. 제5항에 있어서,
    상기 층간절연막을 형성하는 것은:
    상기 기판 상에 플로린실리케이트글래스(FSG)를 형성하고; 그리고
    상기 플로린실리케이트글래스(FSG)에 수산화이온(OH-)이나 수소이온(H+)을 제공하여 상기 기판 상에 실리콘산화막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  8. 제5항에 있어서,
    상기 보호막을 형성하는 것은:
    N2/SiH4 또는 NH3/SiH4 가스를 이용한 플라즈마 증착으로 상기 층간절연막 상에 상기 수소를 포함하는 실리콘질화막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제5항에 있어서,
    상기 보호막을 형성하는 것은:
    N2O/SiH4를 이용한 플라즈마 증착으로 상기 층간절연막 상에 상기 수소를 포함하는 실리콘산화막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제5항에 있어서,
    상기 보호막을 형성하기 이전에,
    상기 층간절연막 상에 금속배선을 형성하고; 그리고
    상기 층간절연막 상에 상기 금속 배선을 덮으며, 상기 보이드를 갖는 제2 층간절연막을 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
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