KR101077302B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 기억 장치 내 게이트 전극과 비트 라인 간에 발생하는 기생 캐패시턴스를 감소시킬 수 있는 구조와 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 활성 영역 상에 리세스된 게이트 영역을 형성하는 단계, 활성 영역 및 소자분리막을 추가 식각하여 게이트 영역의 하단에 핀 구조를 형성하는 단계, 게이트 영역의 일부에 금속물질을 채우는 단계 및 금속물질 상에 절연물질을 증착하여 게이트 영역의 나머지를 매립하는 단계를 포함한다.
핀 트랜지스터, 매립형 게이트

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 장치에 포함되는 핀 트랜지스터의 형성 과정에서 공정 마진을 높이고 결함을 줄이기 위한 제조 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동은 반도체 기판의 채널(channel) 영역을 통해 일어난다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다.
3차원 채널 구조를 가진 셀 트랜지스터로서 대표적으로 사용되는 것이 핀(fin) 트랜지스터이다. 핀 트랜지스터는 입체형 채널 구조를 가지는 트랜지스터로서, 채널 영역이 형성되는 실리콘을 핀(Fin: 물고기의 지느러미)이라고 하는 얇은 지느러미 모양으로 세우고 그 양면에 게이트를 설치하는 이중 게이트 구조를 가진다. 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있기 때문에, 이러한 핀 구조는 게이트가 실리콘 평면 위에 설치되는 현재의 평면형 게이트 구조에 비해 트랜지스터 구동시 필요한 구동전류를 크게 증가시킬 수 있을 뿐만 아니라 구동하지 않을 때의 누설전류를 차단할 수 있는 장점이 있고, 반도체 장치의 크기를 크게 줄일 수 있다.
핀 트랜지스터를 제조하는 방법을 살펴보면, 실리콘 기판을 식각하여 실리콘 핀을 세우고, 다시 절연막으로 평탄하게 채운다. 이후, 절연막을 채널이 형성될 높이만큼 다시 식각하고, 노출된 실리콘의 양 측면과 상부에 게이트 전극을 형성하고 앞뒤에 소스 및 드레인 영역을 형성하여 완성한다. 이후, 핀 트랜지스터가 셀 트랜지스터로서 제조되는 경우에는 게이트 전극 사이에 콘택을 연결하고 콘택에는 비트 라인 혹은 캐패시터를 형성하는 공정을 진행한다.
핀 트랜지스터는 누설 전류의 차단 효과가 뛰어나기 때문에, 반도체 기억 장치의 셀 트랜지스터로 사용될 경우 데이터 저장 시간(data retention time)을 증가시킬 수 있고 리프레쉬 특성을 향상시킬 수 있다. 하지만, 3차원 채널 구조를 가지는 통상적인 리세스 게이트 트랜지스터와 유사하게 핀 트랜지스터는 핀 구조 상에 형성되는 게이트 전극은 활성 영역보다 더 높게 형성되기 때문에, 게이트 전극과 게이트 전극 사이에 형성되는 비트라인 콘택 사이의 물리적 거리가 매우 가까워진다. 게이트 전극과 비트라인 콘택 사이의 간격이 좁아지면서 기생 캐패시턴스의 크기도 증가하게 되고, 기생 캐패시턴스의 증가는 비트 라인을 통한 데이터의 흐름을 방해한다. 특히, 기생 캐패시턴스의 증가는 비트 라인을 통해 데이터를 전달받는 감지 증폭기가 데이터를 감지하지 못하게 하는 원인이 된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 기억 장치 내 핀 트랜지스터를 매립형 게이트 구조로 형성함으로써 게이트 전극과 비트 라인 간에 발생하는 기생 캐패시턴스를 감소시키면서도 게이트 전극의 저항을 줄일 수 있도록 함으로써 반도체 기억 장치의 동작 마진을 증가시킬 수 있는 제조 방법을 제공한다.
본 발명은 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역 상에 리세스된 게이트 영역을 형성하는 단계, 상기 활성 영역 및 상기 소자분리막을 추가 식각하여 상기 게이트 영역의 하단에 핀 구조를 형성하는 단계, 상기 게이트 영역의 일부에 금속물질을 채우는 단계 및 상기 금속물질 상에 절연물질을 증착하여 상기 게이트 영역의 나머지를 매립하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 금속 물질은 탄탈늄 혹은 텅스텐 계열의 금속인 것을 특징으로 한다.
바람직하게는, 상기 게이트 영역는 1100~1300Å의 깊이로 형성되며, 상기 금속물질이 증착된 후 상기 게이트 영역 내에 남은 공간은 500~650Å의 깊이인 것을 특징으로 한다.
바람직하게는, 상기 절연 물질은 질화막 및 산화막 중 하나로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계는 상기 반도체 기판에 STI공정을 수행하여 트렌치를 형성하는 단계, 상기 트렌치에 절연물질을 증착하는 단계 및 화학적 기계적 연마공정을 수행하여 상기 활성 영역을 노출하는 단계를 포함한다.
바람직하게는, 상기 핀 구조 상에 금속물질로 상기 게이트 영역의 일부분을 채우는 단계는 상기 핀 구조 상에 상기 금속물질을 증착하는 단계, 화학적 기계적 연마공정을 수행하는 단계 및 상기 게이트 영역의 상부에 증착된 상기 금속물질을 제거하는 단계를 포함한다.
바람직하게는, 상기 금속물질은 에치백 공정 혹은 습식 식각 공정을 통해 제거되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 게이트 영역을 형성하기 전 상기 활성 영역에 이온주입 공정을 수행하여 소스/드레인 영역을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 핀 구조에 채널 영역 형성을 위한 이온 주입을 수행하는 단계; 및 상기 리세스 내에 게이트 산화막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 절연물질을 식각하여 활성 영역을 노출하는 단계; 상기 소스/드레인 영역 상에 콘택을 형성하는 단계; 및 상기 콘택 상에 비트 라인을 형성하는 단계를 더 포함한다.
또한, 본 발명은 반도체 기판 상에 소스/드레인 영역보다 낮은 위치에 형성되는 매립형 게이트 및 상기 매립형 게이트의 하부에 위치한 핀 구조의 채널 영역을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 매립형 게이트는 상기 소스/드레인 영역의 상단으로부터 1100~1300Å의 깊이에서 500~650Å의 깊이 사이에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 금속 물질은 탄탈늄 혹은 텅스텐 계열의 금속인 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자는 상기 매립형 게이트와 상기 핀 구조의 채널 영역 사이에 게이트 산화막을 더 포함한다.
본 발명은 핀 트랜지스터의 제조 방법에 있어서 핀 구조 상에 형성되는 게이트 전극을 매립형 게이트 구조로 형성함으로써, 게이트 전극과 비트 라인 간에 발생하는 기생 캐패시턴스을 줄여 비트 라인을 통한 데이터의 흐름을 원할하게 하고 감지 증폭기의 데이터 감지 마진(data sensing margin)을 보장할 수 있는 장점이 있다.
또한, 본 발명은 핀 트랜지스터의 매립형 게이트 전극을 폴리 실리콘이 아닌 탄탈늄 혹은 텅스텐 계열(예를 들면, TaN 혹은 W)로 형성하고, 소자분리막을 추가식각하여 매립형 게이트 전극의 크기를 증가시킴으로써, 게이트 전극의 저항을 줄이고 반도체 기억 장치의 동작 속도를 증가시킬 수 있다.
본 발명은 고집적 반도체 장치 내 포함되는 셀 트랜지스터를 핀 구조와 매립형 게이트 구조를 모두 가지도록 구현함으로써, 고집적 반도체 장치의 동작 신뢰성과 동작 속도를 높이기 위한 것이다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도이다.
도시된 바와 같이, 반도체 기억 장치의 셀 영역에는 반도체 기판 상에 소자분리막(104)에 의해 정의되는 활성 영역(102), 활성 영역(102)을 가로지르는 워드 라인(110) 및 이웃한 워드 라인(110) 사이에 형성되는 비트라인 콘택(120)이 포함된다. 본 발명의 일 실시예를 설명하기 위해 도 1에는 8F2크기의 단위셀을 포함하는 셀 영역을 설명하고 있으나, 6F2크기의 단위셀 혹은 4F2크기의 단위셀을 포함하는 셀 영역에도 본 발명은 적용 가능하다. 여기서, F는 디자인 규칙상 미세 패턴 사이의 최소 거리를 의미한다.
도시되지 않았지만, 본 발명의 일 실시예에 따른 반도체 기억 장치 내 단위셀에는 반도체 기판 상에 소스/드레인 영역보다 낮은 위치에 형성되는 매립형 게이트 및 매립형 게이트의 하부에 위치한 핀(FIN) 구조의 채널 영역을 포함하는 반도체 소자를 포함한다. 이하에서는, 도 1에 도시된 X-X' 및 Y-Y'축의 단면을 기준으로 반도체 소자의 구조 및 제조 방법을 설명한다.
도 2 내지 도 6은 도 1에 도시된 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 패드 산화막(106)을 증착한 뒤, 활성 영역(102)을 정의하는 소자분리막(104)을 형성한다. 구체적으로 살펴보면, 반도체 기판(100) 상에 STI공정을 수행하여 트렌치를 형성한 후, 트렌치의 측벽과 밑면에 라이너 질화막(103)을 형성한다. 이때, 트렌치는 약 3000Å의 깊이로 형성된다. 라이널 질화막의 형성 후에는 트렌치를 절연물질로 매립한다. 이후, 활성 영역(102) 상에 패드 산화막(106)이 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행한다. 트렌치에 매립되는 절연물질은 SOD(Spin On Dielectric) 물질 및 하드마스크 물질 중 어느 하나를 증착하거나, SOD 물질 및 하드마스크 물질 모두를 증착할 수 있다.
이후 도시되지 않지만, 소자분리막(104)을 형성한 후에, 활성 영역(102)의 상부에는 일정 깊이로 이온을 주입하여 소스/드레인 영역(미도시)을 형성한다. 본 발명에서는 매립형 게이트 전극을 형성하기 전에 활성 영역(102)의 상부에 이온 주입을 수행하는데, 이는 게이트 전극의 형성 후 이온주입공정을 수행하는 경우에 비하여 정렬 오차의 공정마진을 고려할 필요가 없어질 뿐만 아니라 게이트 전극과 소스/드레인 영역 사이의 누설전류 특성을 악화시키지 않는 장점이 있다.
도 3를 참조하면, 활성 영역(102)과 소자분리막(104) 상에 하드마스크 절연막(108)을 증착한 뒤, 도 1에 워드 라인(110)을 정의하는 마스크를 이용한 식각 공정을 통해 하드마스크 절연막(108)을 패터닝한다. 이후, <X-X'> 단면에 도시된 바와 같이, 패터닝된 하드마스크 절연막(108)을 기준으로 노출된 활성 영역(102) 및 소자분리막(104)을 식각하여 동일한 깊이의 리세스(112)를 형성한다. 이때, 리세스는 1100~1300Å의 깊이로 형성된다.
리세스(112)를 형성하기 위한 식각 공정 이후, <Y-Y'> 단면에 도시된 바와 같이 활성 영역(102)과 소자분리막(104)을 추가 식각하여 리세스(112)의 하단에 핀 구조(114)를 형성한다. 이때, 활성 영역(102)의 측벽을 감싸는 라이너 질화막(103)의 일부를 식각하여 활성 영역(102)의 상부를 노출한 뒤, 활성 영역(102)의 상부를지느러미 모양으로 식각하여 핀 구조(114)를 완성한다. 이러한 식각 과정시 질화막이나 실리콘보다 식각비가 높은 소자분리막(104)은 라이너 질화막(103)보다 더 깊이 식각되어, 도 3에 도시된 바와 같이 소자분리막(104) 내에 형성된 리세스의 깊이가 활성 영역(102) 내에 형성된 리세스의 깊이보다 깊어진다.
도 4에 도시된 바와 같이, 리세스(112)로 인해 노출된 활성 영역(102)에 게이트 산화막(116)을 형성하고, 리세스(112) 내에 핀 구조(114) 상에 금속 물질을 채워 워드 라인(110)을 형성한다. 이때, 게이트의 저항을 줄이기 위해, 종래의 리세스 게이트에 하부전극 물질로 사용하였던 폴리(poly)를 사용하지 않고 탄탈늄 혹은 텅스텐 계열(TaN 및 W 등)의 금속 물질을 증착한다.
또한, 금속 물질로 리세스(112)의 내부를 모두 채우는 것이 아니라 리세스(112)의 하부만 매립하기 위해, 금속 물질을 화학적 기계적 연마공정(CMP)을 통해 평탄화한 후 에치백(etchback) 공정을 수행한다. 식각 공정을 통해 금속 물질이 활성 영역(102)의 상부 표면보다 낮은 위치에 위치하도록 워드 라인(110)을 형성하고, 리세스(112)에 상부에 500~650Å의 깊이정도의 영역이 남도록 한다. 리세 스(112) 내 형성된 금속 물질을 식각하는 깊이는 누설전류 특성(GIDL 등)과 저항 특성(junction에서의 저항 등)에 대한 오프셋 값으로 결정되며, 특히 활성 영역(102)에 형성된 소스/드레인 영역의 이온 주입 깊이에 대응하여 결정된다. 한편, 본 발명의 다른 실시예에서는 에치백 공정 수행시 리세스(112)의 측벽에 금속 물질이 남겨서 반도체 소자의 동작 특성이 악화될 수 있는 것을 방지하기 위해, 습식 식각 방법으로 리세스(112) 내 일정 깊이에까지 금속 물질을 제거할 수 있다.
이와같이 본 발명에서는 리세스(112)의 상부에 금속 물질을 제거하여 매립형 워드 라인 구조를 형성함으로써 활성 영역(102)의 상부 표면상에 형성될 비트라인 콘택(120)과 워드 라인(110) 사이의 물리적 거리를 충분히 확보할 수 있다. 이를 통해, 본 발명은 워드 라인(110)과 비트라인 콘택(120) 사이에 발생하는 기생 캐패시턴스를 크게 줄일 수 있는 장점이 있다.
또한, 도 3에서 설명한 바와 같이 추가 식각을 통해 활성 영역에 비하여 소자분리막 영역에서 깊이가 더 깊어진 리세스(112)에 도전 물질을 매립함에 따라, 리세스(112)의 상부에 금속 물질을 일정 깊이 만큼 제거하더라도, 종래의 매립형 워드 라인에 비하여 본 발명의 워드 라인(110)의 단면적은 평균적으로 증가하였다. 이로 인해, 여러 단위셀과 연결되어 있는 라인 형태의 워드 라인(110)이 가지는 전체 저항을 크게 줄일 수 있다.
도 5를 참조하면, 리세스(112)의 상부를 포함한 활성 영역(102) 및 소자분리막(104)의 상부에 절연물질인 질화막(122)을 증착하여 리세스(112)의 상부를 완전히 매립한다.
이후, 도 6에 도시된 바와 같이, 질화막(122) 상에 층간 절연막(124)을 증착한다. 이후, 이웃한 워드 라인 사이에 형성되는 비트라인 콘택(120)을 정의한 마스크를 이용한 식각 공정을 통해 층간 절연막(124)과 질화막(122)을 식각하여 활성 영역(102)의 상부 표면을 노출시키는 콘택홀을 형성한다. 콘택홀에 도전 물질을 매립하여 비트라인 콘택(120)을 형성한다. 또한, 비트라인 콘택(120) 상에는 비트 라인(미도시)을 연결한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성한 후, 활성 영역 상에 리세스를 형성한다. 이후, 활성 영역 및 소자분리막을 추가 식각하여 리세스의 하단에 형성된 핀 구조 상에 금속물질로 리세스의 하부를 채우고 리세스의 상부는 절연물질을 증착하여 매립형 워드 라인 구조를 형성한다. 이를 통해, 반도체 소자가 핀 트랜지스터의 특징과 매립형 워드 라인 구조의 특징을 모두 가질 수 있어서, 고집적 반도체 장치에서도 우수한 동작 특성을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도.
도 2 내지 도 6은 도 1에 도시된 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.

Claims (14)

  1. 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역 상에 리세스된 게이트 영역을 형성하는 단계;
    상기 활성 영역 및 상기 소자분리막을 추가 식각하여 상기 게이트 영역의 하단에 핀 구조를 형성하는 단계;
    상기 게이트 영역의 일부에 금속물질을 채우는 단계; 및
    상기 금속물질 상에 절연물질을 증착하여 상기 게이트 영역의 나머지를 매립하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 금속 물질은 탄탈늄 혹은 텅스텐 계열의 금속인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 영역는 1100~1300Å의 깊이로 형성되며, 상기 금속물질이 증착된 후 상기 게이트 영역 내에 남은 공간은 500~650Å의 깊이인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 절연 물질은 질화막 및 산화막 중 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계는
    상기 반도체 기판에 STI공정을 수행하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 증착하는 단계; 및
    화학적 기계적 연마공정을 수행하여 상기 활성 영역을 노출하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 핀 구조 상에 금속물질로 상기 게이트 영역의 일부분을 채우는 단계는
    상기 핀 구조 상에 상기 금속물질을 증착하는 단계;
    화학적 기계적 연마공정을 수행하는 단계; 및
    상기 게이트 영역의 상부에 증착된 상기 금속물질을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 금속물질은 에치백 공정 혹은 습식 식각 공정을 통해 제거되는 것을 특 징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 영역을 형성하기 전 상기 활성 영역에 이온주입 공정을 수행하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 소자분리막이 형성된 후, 채널 영역 형성을 위한 이온 주입을 수행하는 단계; 및
    상기 추가 식각으로 깊어진 활성 영역의 리세스 내에 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 금속물질 상에 증착된 절연물질을 식각하여 활성 영역을 노출하는 단계;
    상기 활성 영역에 형성된 소스/드레인 영역 상에 콘택을 형성하는 단계; 및
    상기 콘택 상에 비트 라인을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  11. 반도체 기판의 소스/드레인 영역보다 낮은 위치에 형성된 매립형 게이트;
    상기 매립형 게이트의 하부에 위치한 핀 구조의 채널 영역; 및
    상기 매립형 게이트 상에 증착된 절연물질
    을 포함하며, 상기 매립형 게이트의 상부는 상기 반도체 기판의 표면보다 낮은 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 매립형 게이트는 상기 반도체 기판의 상단으로부터 1100~1300Å의 깊이에서 500~650Å의 깊이 사이에 형성되는 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서,
    상기 매립형 게이트는 탄탈늄 혹은 텅스텐 계열의 금속 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제11항에 있어서,
    상기 매립형 게이트와 상기 핀 구조의 채널 영역 사이에 게이트 산화막을 더 포함하는 반도체 소자.
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