KR20150056307A - 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

핀 전계 효과 트랜지스터를 포함하는 반도체 소자가 제공된다. 기판으로부터 돌출된 핀 구조체 및 상기 핀 구조체의 측벽을 정의하는 절연 구조체가 제공된다. 상기 핀 구조체는 상기 기판 상의 채널 패턴 및 상기 기판과 상기 채널 패턴 사이에 제공되고 상기 채널 패턴과 다른 격자 상수를 갖는 버퍼 반도체 패턴을 포함한다. 상기 절연 구조체는 매립 절연막 및 상기 버퍼 반도체 패턴과 상기 매립 절연막 사이에 제공되는 산화 방지층을 포함한다.

Description

핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING FIN FIELD EFFECT TRANSISTOR AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 이동도 특성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 버퍼 반도체 패턴에 의해 채널 패턴에 인가되는 응력이 이완되는 현상을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판으로부터 돌출된 핀 구조체; 및 상기 핀 구조체의 측벽을 정의하는 절연 구조체를 포함하고, 상기 핀 구조체는 상기 기판 상의 채널 패턴 및 상기 기판과 상기 채널 패턴 사이에 제공되고 상기 채널 패턴과 다른 격자 상수를 갖는 버퍼 반도체 패턴을 포함하고, 상기 절연 구조체는 매립 절연막 및 상기 버퍼 반도체 패턴과 상기 매립 절연막 사이에 제공되는 산화 방지층을 포함할 수 있다.
일 예로, 상기 버퍼 반도체 패턴은 상기 채널 패턴보다 산화 속도가 빠른 물질을 포함할 수 있다.
일 예로, 상기 산화 방지층의 최상면은 상기 버퍼 반도체 패턴의 최상면보다 높을 수 있다.
일 예로, 상기 절연 구조체는 상기 산화 방지층과 상기 기판 사이에 버퍼 산화층을 더 포함할 수 있다.
일 예로, 상기 산화 방지층은 상기 버퍼 산화층 보다 밀도가 높을 수 있다.
일 예로, 상기 산화 방지층은 질소를 포함할 수 있다.
일 예로, 상기 버퍼 산화층은 상기 매립 절연막보다 밀도가 높을 수 있다.
일 예로, 상기 산화 방지층은 상기 버퍼 산화층보다 얇을 수 있다.
일 예로, 상기 버퍼 반도체 패턴은: 상기 핀 구조체를 구성하는 상부 버퍼 반도체 패턴; 및 상기 상부 버퍼 반도체 패턴과 상기 기판 사이에 제공되는 하부 버퍼 반도체 패턴을 포함하고, 상기 산화 방지층 및 상기 버퍼 산화층은 상기 상부 버퍼 반도체 패턴의 측벽 및 상기 하부 버퍼 반도체 패턴의 상면을 따라 연장될 수 있다.
일 예로, 상기 산화 방지층은 상기 버퍼 반도체 패턴의 측벽과 접할 수 있다.
일 예로, 상기 산화 방지층은 상기 버퍼 반도체 패턴의 측벽 상에 스페이서 형태로 제공될 수 있다.
일 예로, 상기 절연 구조체는 상기 버퍼 반도체 패턴을 관통할 수 있다.
일 예로, 상기 핀 구조체 상에 차례로 제공되는 게이트 절연막 및 게이트 전극을 더 포함하고, 상기 산화 방지층은 상기 게이트 절연막의 하면과 접할 수 있다.
일 예로, 상기 게이트 절연막은 실리콘 산화막보다 유전상수가 크고, 상기 게이트 전극은 금속을 포함할 수 있다.
일 예로, 기판으로부터 돌출된 핀 구조체들; 및 상기 핀 구조체들 사이의 트렌치들 내에 제공되는 절연 구조체들을 포함하고, 상기 핀 구조체들 각각은 상기 기판 상의 채널 패턴 및 상기 기판과 상기 채널 패턴 사이에 제공되고 상기 채널 패턴보다 산화 속도가 높은 물질을 포함하는 버퍼 반도체 패턴을 포함하고, 상기 절연 구조체는 상기 트렌치들 내에 차례로 제공되는 버퍼 산화층, 산화 방지층, 및 매립 절연막을 포함하고, 및 상기 산화 방지층은 상기 버퍼 산화층보다 밀도가 높을 수 있다.
일 예로, 상기 산화 방지층의 최상면은 상기 버퍼 반도체 패턴의 최상면보다 높을 수 있다.
일 예로, 상기 산화 방지층은 질소를 포함할 수 있다.
일 예로, 상기 산화 방지층은 상기 버퍼 산화층보다 얇을 수 있다.
일 예로, 기판으로부터 돌출된 제 1 핀 구조체들 및 상기 제 1 핀 구조체들 사이의 제 1 절연 구조체를 포함하는 제 1 트랜지스터, 상기 기판으로부터 돌출된 제 2 핀 구조체들 및 상기 제 2 구조체들 사이의 제 2 절연 구조체를 포함하는 제 2 트랜지스터를 포함하고, 상기 제 1 및 제 2 핀 구조체들은 각각 채널 패턴 및 상기 채널 패턴과 상기 기판 사이에 제공되는 버퍼 반도체 패턴을 포함하고, 상기 제 1 및 제 2 절연 구조체들은 각각 매립 절연막을 포함하고, 상기 제 1 및 제 2 절연 구조체들 중 적어도 하나는 및 상기 버퍼 반도체 패턴과 상기 매립 절연막 사이에 산화 방지층을 포함할 수 있다.
일 예로, 상기 제 1 핀 구조체들 및 상기 제 2 핀 구조체들 중 적어도 하나는 상기 버퍼 반도체 패턴의 산화 속도가 상기 채널 패턴의 산화 속도보다 빠를 수 있다.
일 예로, 상기 산화 방지층의 최상면은 상기 버퍼 반도체 패턴의 최상면보다 높을 수 있다.
일 예로, 상기 산화 방지층은 질소를 포함할 수 있다.
일 예로, 상기 산화 방지층과 상기 기판 사이에 버퍼 산화층을 더 포함하고, 상기 산화 방지층은 상기 버퍼 산화층보다 얇을 수 있다.
일 예로, 상기 제 1 트랜지스터의 버퍼 반도체 패턴은 상기 제 1 트랜지스터의 채널 패턴보다 격자 상수가 크고, 상기 제 2 트랜지스터의 버퍼 반도체 패턴은 상기 제 2 트랜지스터의 채널 패턴보다 격자 상수가 작을 수 있다.
일 예로, 상기 제 1 트랜지스터의 버퍼 반도체 패턴은 상기 제 2 트랜지스터의 버퍼 반도체 패턴과 격자 상수가 다를 수 있다.
일 예로, 기판으로부터 돌출되고 버퍼 반도체 패턴 및 상기 버퍼 반도체 패턴 상의 채널 패턴을 포함하는 핀 구조체들을 형성하는 것; 상기 핀 구조체들의 측벽 상에 산화 방지층을 형성하는 것; 상기 산화 방지층 상에 유동성 화학 기상 증착 방법으로 예비 매립 절연막을 형성하는 것; 및 상기 예비 매립 절연막에 열처리 공정을 수행하여 상기 산화 방지층 상에 매립 절연막을 형성하는 것을 포함하고, 상기 산화 방지층은 상기 열처리 공정 시, 상기 매립 절연막으로부터 발생된 산소가 상기 버퍼 반도체 패턴으로 유입되는 것을 차단할 수 있다.
일 예로, 상기 버퍼 반도체 패턴은 상기 채널 패턴보다 산화 속도가 높은 물질로 형성될 수 있다.
일 예로, 상기 산화 방지층의 형성 전에, 상기 핀 구조체들의 노출된 측벽 상에 열산화 공정을 수행하여 버퍼 산화막을 형성하는 것을 더 포함할 수 있다.
일 예로, 상기 열처리 공정 시, 상기 버퍼 산화막의 적어도 일부가 질화될 수 있다.
일 예로, 상기 열처리 공정은 약 500℃ 내지 약 700℃ 에서 수행되는 습식 어닐링 공정 및/또는 약 600℃ 내지 약 800℃에서 수행되는 질소(N2) 어닐링 공정을 포함할 수 있다.
일 예로, 상기 매립 절연막은 상기 산화 방지층의 일부가 노출되도록 리세스되고, 상기 매립 절연막에 의하여 노출된 상기 산화 방지층을 제거하는 것을 더 포함할 수 있다.
일 예로, 상기 예비 매립 절연막을 형성하는 것은 유동성 CVD 프로세싱 챔버 내로 실리콘 함유 전구체 및 프로세싱 전구체를 포함하는 가스 혼합물을 공급하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 버퍼 반도체 패턴에 의하여 그 위의 채널 패턴들에 응력을 가하여 전하 이동도를 증가시킬 수 있다. 본 발명의 실시예들에 따르면, 버퍼 반도체 패턴들과 매립 절연 패턴들 사이에 산화 방지 패턴들이 제공되고, 그에 따라 매립 절연 패턴들을 FCVD에 의하여 형성하는 경우 수반되는 열처리 공정에 의한 버퍼 반도체 패턴들의 측벽 산화를 방지할 수 있다. 그 결과 버퍼 반도체 패턴에 의하여 채널 패턴들에 가하지는 응력이 줄어드는 현상이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 반도체 소자의 평면도이다.
도 2, 도 3, 도 4a 내지 도 12a는 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 A-A'선에 따른 단면도들이다. 도 4c 내지 도 12c는 각각 도 4a 내지 도 12a의 B-B'선에 따른 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 트랜지스터를 포함하는 반도체 소자를 도시하는 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다.
도 15a는 본 발명의 또 다른 실시예에 따른 트랜지스터를 포함하는 반도체 소자의 사시도이다.
도 15b 및 도 15c는 도 15a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 16은 본 발명의 또 다른 실시에에 따른 트랜지스터를 포함하는 반도체 소자의 평면도이다.
도 17a 및 도 17b는 각각 도 16의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 20은 전자 시스템이 모바일 폰에 적용되는 예를 도시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 반도체 소자의 평면도이다. 도 2, 도 3, 도 4a 내지 도 12a는 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 A-A'선에 따른 단면도들이다. 도 4c 내지 도 12c는 각각 도 4a 내지 도 12a의 B-B'선에 따른 단면도들이다.
도 1 및 도 2를 참조하여, 기판(100) 상에 버퍼 반도체층(110) 및 채널 반도체층(120)이 차례로 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 버퍼 반도체층(110)은 상기 채널 반도체층(120)보다 두껍게 형성될 수 있다.
상기 버퍼 반도체층(110)의 격자 상수는 상기 채널 반도체층(120)의 격자 상수와 다를 수 있다. 본 발명의 일 실시예에 따른 전계 효과 트랜지스터가 PMOSFET인 경우, 상기 버퍼 반도체층(110)의 격자 상수는 상기 채널 반도체층(120)의 격자 상수보다 작을 수 있다. 그 결과, 상기 버퍼 반도체층(110)은 그 위의 상기 채널 반도체층(120)에 압축 응력(compressive stress)을 가할 수 있다. 다른 실시예에서, 본 발명의 전계 효과 트랜지스터가 NMOSFET인 경우, 상기 버퍼 반도체층(110)의 격자 상수는 상기 채널 반도체층(120)의 격자 상수보다 클 수 있다. 그 결과, 상기 버퍼 반도체층(110)은 그 위의 상기 채널 반도체층(120)에 인장 응력(tensile stress)을 가할 수 있다.
상기 버퍼 반도체층(110)은 상기 채널 반도체층(120)보다 산화 속도가 빠른 물질로 형성될 수 있다. 일 예로, 상기 버퍼 반도체층(110)은 실리콘 게르마늄(Si1 -xGex)을 포함하고, 상기 채널 반도체층(120)은 실리콘(Si) 또는 상기 버퍼 반도체층(110)보다 게르마늄 농도가 낮은 실리콘 게르마늄(Si1 - yGey, y는 x보다 작음)을 포함할 수 있다. 즉, 상기 버퍼 반도체층(110) 내의 게르마늄(Ge) 농도는 상기 채널 반도체층(120) 내의 게르마늄 농도보다 높을 수 있다. 게르마늄은 실리콘 게르마늄층 내에서 실리콘 원자들 사이의 결합 에너지를 약화시키며, 그 결과, 게르마늄의 농도가 높아질수록 실리콘 게르마늄층의 산화 속도가 빨라진다.
상기 버퍼 반도체층(110) 및 상기 채널 반도체층(120)은 상기 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 상기 버퍼 반도체층(110)은 상기 채널 반도체층(120)에 비하여 두껍게 형성될 수 있으나 이에 한정되지 않는다.
도 1 및 도 3을 참조하여, 상기 채널 반도체층(120) 상에 패드 산화층(141) 및 마스크 패턴(145)이 차례로 형성된 후, 상기 마스크 패턴(145)을 이용하여 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 그 결과, 트렌치들(TH)에 의하여 서로 이격된 복수의 예비 핀 구조체들(PF)이 형성될 수 있다. 상기 트렌치들(TH)은 상기 채널 반도체층(120)으로부터 형성된 예비 채널 패턴들(121)의 측벽 및 상기 버퍼 반도체층(110)으로부터 형성된 버퍼 반도체 패턴(111)의 측벽 및 상면에 의해 정의된 영역일 수 있다.
상기 버퍼 반도체 패턴(111)은 하부 버퍼 반도체 패턴(111b) 및 상부 버퍼 반도체 패턴들(111a)을 포함할 수 있다. 상기 상부 버퍼 반도체 패턴들(111a)은 상기 트렌치들(TH)에 의하여 상호 분리될 수 있다. 상기 하부 버퍼 반도체 패턴(111b)은 상기 상부 버퍼 반도체 패턴들(111a)의 하부와 공통적으로 연결될 수 있다. 상기 예비 핀 구조체들(PF) 각각은 상기 상부 버퍼 반도체 패턴들(111a) 및 상기 예비 채널 패턴들(121)을 포함할 수 있다. 상기 트렌치들(TH)의 하면은 상기 버퍼 반도체 패턴(111) 두께(t)의 절반 보다 낮을 수 있으나, 이에 한정되지 않는다. 상기 트렌치들(TH)의 형성 후, 클리닝 공정이 수행될 수 있다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하여, 상기 트렌치들(TH)이 형성된 결과물 상에 버퍼 산화층(142)이 형성될 수 있다. 상기 버퍼 산화층(142)은 상기 트렌치들(TH)에 의하여 노출된 상기 예비 핀 구조체들(PF)의 측벽, 상기 예비 핀 구조체들(PF) 사이에 노출된 상기 하부 버퍼 반도체 패턴(111b)의 상면을 따라 형성되며, 도 3을 참조하여 설명된 상기 패드 산화층(141)과 연결될 수 있다 이하, 설명의 간소화를 위하여 상기 패드 산화층(141)은 상기 버퍼 산화층(142)의 일부로 설명된다.
일 예로, 상기 버퍼 산화층(142)은 열산화 공정으로 형성될 수 있다. 즉, 상기 버퍼 산화층(142)은 상기 패터닝 공정 시 상기 예비 핀 구조체들(PF)에 인가되는 스트레스 완화, 및 상기 예비 핀 구조체들(PF)의 측벽에 발생된 데미지를 큐어링(curing)하기 위한 열처리 공정에 수반되어 형성될 수 있다. 상기 버퍼 산화층(142)은 상기 예비 핀 구조체들(PF)을 구성하는 물질에 따라 실리콘 산화물, 실리콘-게르마늄 산화물, 및 게르마늄 산화물 중 적어도 하나를 포함할 수 있다.
상기 버퍼 산화층(142) 상에 산화 방지층(146)이 형성될 수 있다. 상기 산화 방지층(146)은 상기 예비 핀 구조체들(PF)의 측벽 및 상기 예비 핀 구조체들(PF) 사이에 노출된 상기 하부 버퍼 반도체 패턴(111b)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 산화 방지층(146)은 도 3을 참조하여 설명된 상기 마스크 패턴(145)과 연결될 수 있다. 일 예로, 상기 마스크 패턴(145)과 상기 산화 방지층(146)은 동일한 물질로 형성될 수 있다. 이하, 설명의 간소화를 위하여 상기 마스크 패턴(145)은 상기 산화 방지층(146)의 일부로 설명된다.
상기 산화 방지층(146)은 상기 버퍼 산화층(142)보다 밀도가 높은 물질로 형성될 수 있다. 일 예로, 상기 산화 방지층(146)은 질소를 포함하는 절연층일 수 있다. 일 예로, 상기 산화 방지층(146)은 실리콘질화물, 실리콘 산화질화물, 및 실리콘탄화질화물 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 산화 방지층(146)은 질소를 포함하지 않을 수 있다. 일 예로, 상기 산화 방지층(146)은 실리콘탄화물을 포함할 수 있다. 상기 산화 방지층(146)은 화학기상증착(Chemical Vapor Deposition)으로 형성될 수 있다.
상기 산화 방지층(146)은 상기 버퍼 산화층(142)보다 얇게 형성될 수 있다 일 예로, 상기 산화 방지층(146)의 두께는 상기 버퍼 산화층(142) 두께의 약 50% 내지 약 80%일 수 있다. 일 예로, 상기 버퍼 산화층(142)은 약 3nm이고 상기 산화 방지층(146)은 약 2nm일 수 있다. 상기 산화 방지층(146)이 상기 버퍼 산화층(142) 두께의 약 50% 미만으로 형성되는 경우, 상기 상부 버퍼 반도체 패턴들(111a)의 산화 방지를 위한 충분한 두께를 확보할 수 없다. 상기 산화 방지층(146)이 상기 버퍼 산화층(142) 두께의 약 80%를 초과하는 경우, 이하 설명될 매립 절연막에 의하여 상기 트렌치들(TH)을 채우는 것이 어려울 수 있다. 특히, 상기 예비 핀 구조체들(PF)의 피치가 40nm 이하인 경우, 상기 버퍼 산화층(142)이 두껍게 형성된다면 상기 트렌치들(TH)의 매립이 완전하게 이루어지지 않을 수 있다.
일 예로, 상기 산화 방지층(146)이 질소를 포함하는 경우, 상기 버퍼 산화층(142)의 적어도 일부가 함께 질화될 수 있다. 이 경우, 상기 산화 방지층(146)은 질화되어 상기 버퍼 산화층(142)의 일부를 구성할 수 있다. 이에 대한 보다 자세한 설명은 도 13을 참조하여 설명된다.
상기 버퍼 산화층(142) 및 상기 산화 방지층(146)이 형성된 결과물 상에, 상기 트렌치들(TH)을 채우는 매립 절연막(130)이 형성될 수 있다. 상기 매립 절연막(130)은 실리콘 산화막일 수 있다.
상기 매립 절연막(130)은 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 공정에 의하여 형성될 수 있다. 반도체 소자의 집적도 증가에 따라, 예비 핀 구조체들(PF) 사이의 거리도 점차 좁아지며, 그 결과, 예비 핀 구조체들(PF) 사이에 매립 절연막을 형성하는 공정의 난이도도 점차 증가되고 있다. 특히, 40nm 이하의 공정에서는 종래의 방식에 의해 매립 절연막을 형성하는 경우 매립 절연막이 불완전하게 형성되어 소자의 전기적 특성을 열화시킬 수 있다.
상기 FCVD 공정은 증착 물질의 유동성을 이용하여 기존 방식 보다 좁은 영역의 갭필(gap fill)이 가능하다. 일 예로, 상기 매립 절연막(130)을 형성하는 공정은 유동성 CVD 공정에 의하여 예비 매립 절연막을 형성하는 단계 및 상기 예비 매립 절연막을 경화하는 단계를 포함할 수 있다. 상기 예비 매립 절연막을 형성하는 단계는 유동성 CVD 프로세싱 챔버 내로 실리콘 함유 전구체 및 프로세싱 전구체를 포함하는 가스 혼합물을 공급하는 단계를 포함하며, 상기 실리콘 함유 전구체는, 실란, 디실란, 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 옥타메틸사이클로테트라실록산(OMCTS), 테트라메틸-디실록산(TMDSO), 테트라메틸사이클로테트라실록산(TMCTS), 테트라메틸-디에톡실-디실록산(TMDDSO), 디메틸-디메톡실-실란(DMDMS), 트리시릴아민(TSA), 디시릴아민(DSA), SixNyHzOzz-함유 전구체들, SixNyHzClzz-함유 전구체들, 또는 이들의 조합들로 이루어진 군으로부터 선택될 수 있다. 상기 프로세싱 전구체는 H2/N2 혼합물, N2, NH3, NH4OH, N2, N2H4 증기, NO, N2O, NO2, H2, O3, O2, H2O2, 수증기, 또는 이들의 조합들로 이루어진 군으로부터 선택될 수 있다. 상기 예비 매립 절연막을 형성하는 공정은 약 100℃ 미만에서 수행될 수 있다.
상기 예비 매립 절연막을 경화하여 매립 절연막(130)을 형성하는 공정은 적어도 일회의 열처리 공정을 포함할 수 있다. 일 예로, 상기 경화 공정은 약 500℃ 내지 약 700℃의 O2 분위기에서 수행되는 습식 어닐링 공정 및 약 600℃ 내지 약 800℃에서 수행되는 질소(N2) 어닐링 공정을 포함할 수 있다. 상기 매립 절연막(130)은 상기 버퍼 산화층(142)보다 밀도가 낮을 수 있다.
상기 열처리 공정에 의하여, 상기 매립 절연막(130) 내의 산소 원자들이 주변으로 확산될 수 있다. 상기 산화 방지층(146)이 없는 경우, 확산된 산소 원자들은 상기 예비 핀 구조체들(PF)의 측벽으로 침투할 수 있다. 상술한 바와 같이, 상기 예비 핀 구조체들(PF)의 하부를 구성하는 상기 버퍼 반도체 패턴(111)은 그 위의 예비 채널 패턴들(121)에 비하여 산화 속도가 빠른 물질로 형성될 수 있다. 이 경우, 상기 예비 핀 구조체들(PF)의 하부 측벽은 산화막으로 변형되고, 그 결과 상기 예비 채널 패턴들(121)에 응력을 가할 수 있는 버퍼 반도체 패턴(111)의 면적 및/또는 부피는 줄어들 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 방지층(146)은 FCVD 공정에 수반되는 열처리 공정에 의한 산소의 확산을 저지하여 상기 예비 핀 구조체들(PF)의 하부가 산화되는 것을 방지할 수 있다.
도 1, 도 5a, 도 5b, 및 도 5c를 참조하여, 상기 매립 절연막(130)의 상부가 제거되어 상기 트렌치들(TH)의 하부에 한정된 매립 절연 패턴들(131)이 형성될 수 있다. 일 예로, 상기 매립 절연 패턴들(131)의 형성 공정은 상기 매립 절연막(130)에 평탄화 공정 및/또는 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 매립 절연 패턴들(131)의 상면은 상기 예비 채널 패턴들(121)의 하면, 즉 상기 버퍼 반도체 패턴(111)의 최상면 보다 높을 수 있다. 상기 매립 절연 패턴들(131)은 상기 산화 방지층(146)의 측벽의 일부를 노출할 수 있다.
도 1, 도 6a, 도 6b, 및 도 6c를 참조하여, 상기 매립 절연 패턴들(131)에 의하여 노출된 상기 산화 방지층(146)의 일부가 제거되어 산화 방지 패턴들(147)이 형성되고, 상기 버퍼 산화층(142)의 일부가 제거되어 버퍼 산화 패턴들(143)이 형성될 수 있다. 그 결과, 상기 트렌치들(TH) 내에 차례로 제공되는 버퍼 산화 패턴들(143), 산화 방지 패턴들(147), 및 매립 절연 패턴들(131)을 포함하는 절연 구조체들(DS)이 형성될 수 있다. 상기 버퍼 산화 패턴들(143) 및 상기 산화 방지 패턴들(147)의 형성은 적어도 일회의 건식 및/또는 습식 식각 공정을 포함할 수 있다. 상기 절연 구조체들(DS)의 형성에 의하여 상기 예비 채널 패턴들(121)의 상면 및 측벽의 일부가 노출될 수 있다.
도 1, 도 7a, 도 7b, 및 도 7c를 참조하여, 상기 예비 핀 구조체들(PF)을 덮는 더미 게이트 산화막(157)이 형성될 수 있다. 상기 더미 게이트 산화막(157)은 실리콘 산화물을 포함할 수 있다. 일 예로, 상기 더미 게이트 산화막(157)은 화학 기상 증착(CVD) 및/또는 열산화 공정으로 형성될 수 있다. 상기 더미 게이트 산화막(157) 상에 상기 예비 핀 구조체들(PF)과 교차하는 더미 게이트 패턴(151)이 형성될 수 있다. 상기 더미 게이트 패턴(151) 상에 캐핑 패턴(153)이 형성될 수 있다. 일 예로, 더미 게이트막 및 캐핑막이 상기 더미 게이트 산화막(157) 상에 형성되고, 상기 캐핑막 및 상기 더미 게이트막을 패터닝하여 차례로 적층된 더미 게이트 패턴(151) 및 캐핑 패턴(153)이 형성될 수 있다. 상기 캐핑막을 형성하기 전, 상기 더미 게이트막의 상부면이 평탄화될 수 있다. 상기 캐핑 패턴(153)은 상기 더미 게이트 패턴(151)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 더미 게이트 패턴(151)은 폴리실리콘으로 형성될 수 있고, 상기 캐핑 패턴(153)은 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 다른 실시예에 있어서, 상기 캐핑 패턴(153)은 생략될 수 있다.
게이트 스페이서막이 상기 기판(100) 상에 콘포멀하게 형성될 수 있으며, 상기 게이트 스페이서막이 이방성 식각되어 상기 더미 게이트 패턴(151)의 양 측벽들 상에 게이트 스페이서들(155)이 형성될 수 있다. 상기 게이트 스페이서들(155)의 형성 시, 상기 예비 핀 구조체들(PF)의 양 측벽에 핀 스페이서들(159)이 함께 형성될 수 있다. 상기 게이트 스페이서들(155) 및 상기 핀 스페이서들(159)은 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 1, 도 8a, 도 8b, 및 도 8c를 참조하여, 상기 더미 게이트 패턴(151)및 상기 게이트 스페이서들(155)에 의하여 노출된 상기 예비 핀 구조체들(PF)의 일부가 식각될 수 있다. 즉, 각 상기 예비 채널 패턴들(121)에 있어서, 상기 예비 채널 패턴들(121) 중 상기 더미 게이트 패턴(151)에 의하여 덮이지 않은 부분이 제거되어 채널 패턴들(122)이 형성되고, 그 아래의 상기 상부 버퍼 반도체 패턴들(111a)이 노출될 수 있다. 그 결과, 상기 상부 버퍼 반도체 패턴들(111a) 및 채널 패턴들(122)을 포함하는 핀 구조체들(FS)이 형성될 수 있다. 상기 식각 공정 시, 상기 더미 게이트 산화막(157)의 일부 및 상기 핀 스페이서들(159)도 함께 식각될 수 있다. 상기 절연 구조체들(DS)의 적어도 일부는 식각되지 않고 잔존할 수 있다. 상기 식각 공정은 복수의 건식 및/또는 습식 식각 공정을 포함할 수 있다.
도 1, 도 9a, 도 9b, 및 도 9c를 참조하여, 노출된 상기 상부 버퍼 반도체 패턴들(111a)을 씨드(seed)로 선택적 에피택시얼 성장 공정을 수행하여 소스/드레인 패턴들(105)이 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 도 9a에 도시된 바와 같이, 상기 상부 버퍼 반도체 패턴들(111a)의 노출된 표면들에서 성장된 층은 측방 성장을 통하여 서로 연결될 수 있다. 다른 실시예에서, 상기 상부 버퍼 반도체 패턴들(111a)의 노출된 표면들 상에 각각 분리된 소스/드레인 패턴들이 형성될 수 있다. 이 경우, 각각 분리된 소스/드레인 패턴들을 전기적으로 연결하기 위한 도전층이 추가로 제공될 수 있다. 또 다른 실시예에서, 상기 복수의 핀 구조체들(FS)이 각각 별개의 트랜지스터들을 구성하는 경우, 각 핀 구조체들(FS)에 연결된 소스/드레인 패턴들(105)은 서로 연결되지 않을 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터가 PMOSFET인 경우, 상기 소스/드레인 패턴들(105)은 상기 채널 패턴들(122)보다 격자 상수가 큰 물질을 포함할 수 있다. 일 예로, 상기 채널 패턴들(122)이 실리콘(Si)으로 형성되는 경우, 상기 소스/드레인 패턴들(105)은 실리콘-게르마늄(SiGe)으로 형성될 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터가 NMOSFET인 경우, 상기 소스/드레인 패턴들(105)은 상기 채널 패턴들(122)과 동일한 격자 상수를 가질 수 있다.
도 1, 도 10a, 도 10b, 및 도 10c를 참조하여, 상기 소스/드레인 패턴들(105)이 형성된 결과물 상에, 절연막을 형성하고 평탄화 공정을 수행하여 층간 절연막(136)이 형성될 수 있다. 상기 평탄화 공정은 상기 더미 게이트 패턴(151)이 노출될 때까지 수행될 수 있다. 상기 층간 절연막(136)은 실리콘 산화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(136)은 화학 기상 증착(CVD) 공정에 의하여 형성될 수 있다. 상기 평탄화 공정 동안, 상기 게이트 스페이서들(155)의 상부가 함께 제거될 수 있다.
도 1, 도 11a, 도 11b, 및 도 11c를 참조하여, 상기 더미 게이트 패턴(151) 및 상기 더미 게이트 산화막(157)의 적어도 일부가 제거되어 그 아래의 상기 채널 패턴들(122)을 노출하는 리세스 영역(RS)이 형성될 수 있다. 상기 더미 게이트 패턴(151)의 제거는 선택적 식각 공정을 포함할 수 있다. 일 예로 상기 더미 게이트 패턴(151)이 폴리 실리콘으로 형성된 경우, 상기 더미 게이트 패턴(151)의 선택적 제거는 상기 더미 게이트 산화막(157)이 노출될 때까지 수행될 수 있다. 상기 더미 게이트 산화막(157)은 상기 더미 게이트 패턴(151)과 동시에 제거되거나, 상기 더미 게이트 패턴(151)이 제거된 후, 별개의 식각 공정에 의하여 제거될 수 있다. 다른 실시예에 있어서, 상기 더미 게이트 산화막(157)의 제거 공정은 생략될 수 있다.
상기 식각 공정에 의하여 노출된 상기 채널 패턴들(122)에 문턱 전압 조절용 도핑이 수행될 수 있다. 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 도펀트는 붕소(B)일 수 있다. 다른 실시예에 있어서, 상기 핀 전계 효과 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 상기 도펀트는 인(P) 또는 비소(As)일 수 있다. 상기 문턱 전압 조절용 도핑은 약 1X1019 atm/㎤의 레벨로 수행될 수 있다. 다른 실시예에 있어서, 상기 도핑 공정은 도 6a, 도 6b, 및 도 6c 단계에서 수행되거나, 도 2 단계에서 수행될 수 있다.
도 1, 도 12a, 도 12b, 및 도 12c를 참조하여, 상기 리세스 영역(RS) 내에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 형성될 수 있다. 상기 게이트 절연막(GD) 및 게이트 전극(GE)의 형성은 평탄화 공정을 통하여 상기 층간 절연막(136)을 노출하는 공정을 포함할 수 있다. 상기 게이트 절연막(GD)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 게이트 절연막(GD)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 게이트 전극(GE)은 하부 게이트 도전층(171) 및 상부 게이트 도전층(172)을 포함할 수 있다. 일 예로, 상기 하부 게이트 도전층(171)은 TiN, TaN, 또는 WN와 같은 도전성 금속 질화물을 포함할 수 있다. 상기 상부 게이트 도전층(172)은 Ti, Ta, 또는 W와 같은 금속층일 수 있다. 상기 게이트 전극(GE) 및 상기 게이트 절연막(GD)의 형성은 화학 기상 증착(CVD) 및/또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정에 의하여 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 상부 버퍼 반도체 패턴들(111a)과 상기 매립 절연 패턴들(131) 사이에 산화 방지 패턴들(147)을 포함한다. 그 결과, 상기 매립 절연 패턴들(131)을 FCVD에 의하여 형성하는 경우 수반되는 열처리 공정에 의한 상기 상부 버퍼 반도체 패턴들(111a)의 측벽 산화를 방지할 수 있다.
도 1, 도 12a, 도 12b, 및 도 12c를 다시 참조하여, 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 반도체 소자가 설명된다.
본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터는 기판(100) 상에 차례로 형성된 버퍼 반도체 패턴(111) 및 채널 패턴들(122)을 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 상기 버퍼 반도체 패턴(111)은 상기 채널 패턴들(122)과 함께 핀 구조체들(FS)을 구성하는 상부 버퍼 반도체 패턴들(111a) 및 상기 상부 버퍼 반도체 패턴들(111a) 아래의 하부 버퍼 반도체 패턴(111b)을 포함할 수 있다. 상기 하부 버퍼 반도체 패턴(111b)은 상기 핀 구조체들(FS)의 하부에 공통적으로 연결될 수 있다.
상기 버퍼 반도체 패턴(111)의 격자 상수는 상기 채널 패턴들(122)의 격자 상수와 다를 수 있다. 본 발명의 일 실시예에 따른 전계 효과 트랜지스터가 PMOSFET인 경우, 상기 버퍼 반도체 패턴(111)의 격자 상수는 상기 채널 패턴들(122)의 격자 상수보다 작을 수 있다. 그 결과, 상기 버퍼 반도체 패턴(111)은 그 위의 상기 채널 패턴들(122)에 압축 응력(compressive stress)을 가할 수 있다. 그 결과 상기 채널 패턴들(122) 내의 홀 이동도가 증가될 수 있다.
다른 실시예에서, 본 발명의 전계 효과 트랜지스터가 NMOSFET인 경우, 상기 버퍼 반도체 패턴(111)의 격자 상수는 상기 채널 패턴들(122)의 격자 상수보다 클 수 있다. 그 결과, 상기 버퍼 반도체 패턴(111)은 그 위의 상기 채널 패턴들(122)에 인장 응력(tensile stress)을 가할 수 있다. 그 결과 상기 채널 패턴들(122) 내의 전자 이동도가 증가될 수 있다.
상기 버퍼 반도체 패턴(111)은 상기 채널 패턴들(122)보다 산화 속도가 빠른 물질을 포함할 수 있다. 일 예로, 상기 버퍼 반도체 패턴(111)은 실리콘 게르마늄(Si1-xGex)을 포함하고, 상기 채널 패턴들(122)은 실리콘(Si) 또는 상기 버퍼 반도체 패턴(111)보다 게르마늄 농도가 낮은 실리콘 게르마늄(Si1 - yGey, y는 x보다 작음)을 포함할 수 있다. 즉, 상기 버퍼 반도체 패턴(111) 내의 게르마늄(Ge) 농도는 상기 채널 패턴들(122) 내의 게르마늄 농도보다 높을 수 있다. 게르마늄은 실리콘 게르마늄층 내의 실리콘 원자들 사이의 결합 에너지를 약화시키며, 그 결과, 게르마늄의 농도가 높아질수록 실리콘 게르마늄층의 산화 속도가 빨라진다. 상기 버퍼 반도체 패턴(111)은 상기 채널 패턴들(122)에 비하여 두꺼울 수 있다.
상기 절연 구조체들(DS)은 상기 핀 구조체들(FS) 사이의 트렌치들(TH)내에 제공될 수 있다. 상기 절연 구조체들(DS)은 매립 절연 패턴들(131), 및 상기 매립 절연 패턴들(131)과 상기 상부 버퍼 반도체 패턴들(111a) 사이에 제공되는 산화 방지 패턴들(147)을 포함할 수 있다. 상기 절연 구조체들(DS)은 상기 산화 방지 패턴들(147)과 상기 상부 버퍼 반도체 패턴들(111a) 사이에 버퍼 산화 패턴들(143)을 포함할 수 있다. 본 실시예에서, 상기 트렌치들(TH)의 하면은 상기 하부 버퍼 반도체 패턴(111b)의 상면에 의해 정의되고 상기 트렌치들(TH)의 측벽은 상기 상부 버퍼 반도체 패턴들(111a)의 측벽에 의하여 정의될 수 있다. 즉, 상기 버퍼 산화 패턴들(143) 및 상기 산화 방지 패턴들(147)은 상기 상부 버퍼 반도체 패턴들(111a)의 측벽과 상기 하부 버퍼 반도체 패턴(111b)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 버퍼 산화 패턴들(143)은 상기 하부 버퍼 반도체 패턴(111b)의 상면과 접할 수 있다. 상기 매립 절연 패턴들(131)은 상기 버퍼 산화 패턴들(143) 및 상기 산화 방지 패턴들(147)이 제공된 상기 트렌치들(TH)을 채울 수 있다. 즉, 상기 매립 절연 패턴들(131)의 측벽 및 하면은 상기 산화 방지 패턴들(147)과 접할 수 있다.
상기 산화 방지 패턴들(147)의 최상면은 상기 버퍼 반도체 패턴(111)의 최상면, 즉 상기 상부 버퍼 반도체 패턴들(111a)의 상면보다 높을 수 있다. 또한 상기 산화 방지 패턴들(147)의 최상면은 상기 핀 구조체들(FS)의 최상면보다 낮을 수 있다. 그에 따라, 상기 상부 버퍼 반도체 패턴들(111a)의 측벽은 상기 산화 방지 패턴들(147)에 의하여 덮일 수 있으며, 그에 따라 상기 매립 절연 패턴들(131)의 형성 시 유입되는 산소를 차단할 수 있다. 상기 산화 방지 패턴(147)의 최상면은 상기 매립 절연 패턴들(131)의 최상면과 실질적으로 동일한 높이를 가질 수 있다.
상기 산화 방지 패턴들(147)은 상기 버퍼 산화 패턴들(143)보다 밀도가 높은 물질로 형성될 수 있다. 일 예로, 상기 산화 방지 패턴들(147)은 질소를 포함하는 절연층일 수 있다. 일 예로, 상기 산화 방지 패턴들(147)은 실리콘질화물, 실리콘 산화질화물, 및 실리콘탄화질화물 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 산화 방지층(146)은 질소를 포함하지 않을 수 있다. 일 예로, 상기 산화 방지층(146)은 실리콘탄화물을 포함할 수 있다.
상기 산화 방지 패턴들(147)은 상기 버퍼 산화 패턴들(143)보다 얇게 형성될 수 있다 일 예로, 상기 산화 방지 패턴들(147)의 두께는 상기 버퍼 산화 패턴들(143) 두께의 약 50% 내지 약 80%일 수 있다. 일 예로, 상기 버퍼 산화 패턴들(143)은 약 3nm이고 상기 산화 방지 패턴들(147)은 약 2nm일 수 있다.
상기 핀 구조체들(FS) 상에, 상기 핀 구조체들(FS)과 교차하는 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 절연막(GD)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 게이트 절연막(GD)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 게이트 전극(GE)은 하부 게이트 도전층(171) 및 상부 게이트 도전층(172)을 포함할 수 있다. 일 예로, 상기 하부 게이트 도전층(171)은 TiN, TaN, 또는 WN와 같은 금속 질화물을 포함할 수 있다. 상기 상부 게이트 도전층(172)은 Ti, Ta, 또는 W와 같은 금속층일 수 있다.
상기 채널 패턴들(122) 각각의 양 측에 소스/드레인 패턴들(105)이 제공될 수 있다. 상기 소스/드레인 패턴들(105)의 상면은 상기 채널 패턴들(122)의 상면보다 높은 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 상기 소스/드레인 패턴들(105)은 게이트 스페이서들(155)에 의하여 상기 게이트 전극(GE)과 절연될 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터가 PMOSFET인 경우, 상기 소스/드레인 패턴들(105)은 상기 채널 패턴들(122)보다 격자 상수가 큰 물질을 포함할 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터가 NMOSFET인 경우, 상기 소스/드레인 패턴들(105)은 상기 채널 패턴들(122)과 동일한 격자 상수를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 구조체들(DS)은 상기 매립 절연 패턴들(131)과 상기 버퍼 반도체 패턴(111) 사이에 산화 방지 패턴들(147)을 포함할 수 있다. 상기 산화 방지 패턴들(147)은 상기 매립 절연 패턴들(131)의 형성 공정에서 발생되는 산소가 상기 버퍼 반도체 패턴(111)에 유입되는 것을 방지할 수 있다. 그 결과, 상기 버퍼 반도체 패턴(111)이 산화되어 상기 채널 패턴들(122)에 인가되는 응력이 줄어드는 현상을 개선할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 트랜지스터를 포함하는 반도체 소자를 도시하는 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 절연 구조체들(DS)은 트렌치들(TH) 내에 차례로 제공되는 산화 방지 패턴들(148) 및 매립 절연 패턴들(131)을 포함한다. 상기 산화 방지 패턴들(148)은 상부 버퍼 반도체 패턴들(111a)과 직접 접할 수 있으며, 도 12a의 실시예와는 달리 상기 상부 버퍼 반도체 패턴들(111a)과 상기 산화 방지 패턴들(148) 사이에 버퍼 산화 패턴들이 제공되지 않을 수 있다.
본 실시예에 따른 상기 절연 구조체들(DS)의 구조는 도 4a, 도 4b, 및 도 4c를 참조하여 설명된 공정에서, 버퍼 산화층(142)의 형성 공정을 생략하여 달성될 수 있다. 다른 실시예 있어서, 도 4a, 도 4b, 및 도 4c에서, 상기 버퍼 산화층(142)이 상기 상부 버퍼 반도체 패턴들(111a)과 상기 산화 방지층(146) 사이에 형성되고, 상기 버퍼 산화층(142)은 매립 절연막(130)의 형성 공정에 수반되는 열처리 공정에 의하여 상기 산화 방지층(146)의 일부를 구성하도록 변화될 수 있다. 일 예로, 상기 산화 방지층(146)이 실리콘 산화막인 경우, 상기 열처리 공정에 의하여 상기 산화 방지층(146) 내의 질소 원자들이 상기 실리콘 산화막 내로 확산되어 상기 버퍼 산화층(142)이 질화될 수 있다. 그 결과, 질화된 실리콘 산화막과 상기 산화 방지층(146)은 그 사이에 경계가 없는 단일층이 될 수 있다. 이 경우, 상기 산화 방지층(146) 내의 질소 농도는 상기 매립 절연막(130)으로부터 상기 상부 버퍼 반도체 패턴들(111a) 까지 연속적으로 감소될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 절연 구조체들(DS)을 구성하는 산화 방지 패턴들(149)은 버퍼 산화 패턴들(143)의 내측벽에 스페이서 형태로 제공될 수 있다. 즉, 상기 산화 방지 패턴들(149)은 상기 버퍼 산화 패턴들(143)의 내측벽 상에 제공되고, 상기 버퍼 산화 패턴들(143)의 바닥면을 노출할 수 있다.
본 실시예에 따른 상기 절연 구조체들(DS)의 구조는 도 4a, 도 4b, 및 도 4c를 참조하여 설명된 공정에서, 매립 절연막(130)의 형성 전에, 산화 방지층(146)에 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 이방성 식각 공정에 의하여 상기 산화 방지층(146)은 버퍼 산화층(142)의 내측벽에 한정된 산화 방지 패턴들(149)이 될 수 있으며 그 아래의 상기 버퍼 산화층(142)이 노출될 수 있다.
도 15a는 본 발명의 또 다른 실시예에 따른 트랜지스터를 포함하는 반도체 소자의 사시도이다. 도 15b 및 도 15c는 도 15a의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 절연 구조체들(DS)은 트렌치(TH) 내에 차례로 적층된 버퍼 산화 패턴들(143), 산화 방지 패턴들(147), 및 매립 절연 패턴들(131)을 포함하고, 상기 절연 구조체들(DS)은 상기 버퍼 반도체 패턴(111)을 관통하여 상기 기판(100)과 연결될 수 있다. 즉, 상기 버퍼 산화 패턴들(143)은 상기 기판(100)의 상면과 접할 수 있다.
본 실시예에 따른 상기 절연 구조체들(DS)의 구조는 도 2를 참조하여 설명된 상기 버퍼 반도체층(110)의 두께를 조절하여 달성될 수 있다. 다른 실시예에서, 본 실시예에 따른 상기 절연 구조체들(DS)의 구조는 도 3을 참조하여 설명된 트렌치들(TH)의 형성 공정에서, 상기 트렌치들(TH)의 깊이를 조절하여 형성될 수 있다.
도 16은 본 발명의 또 다른 실시에에 따른 트랜지스터를 포함하는 반도체 소자의 평면도이다. 도 17a 및 도 17b는 각각 도 16의 C-C'선 및 D-D'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 16, 도 17a, 도 17b를 참조하면, 제 1 영역(RG1) 및 제 2 영역(RG2)을 포함하는 기판(200)이 제공될 수 있다. 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 각각 제 1 트랜지스터(TR1), 및 제 2 트랜지스터(TR2)가 제공될 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)는 NMOS 트랜지스터이고 상기 제 2 트랜지스터(TR2)는 PMOS 트랜지스터일 수 있다. 상기 기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다.
상기 제 1 트랜지스터(TR1)는 차례로 적층된 제 1 버퍼 반도체 패턴(211)과 제 1 채널 패턴들(222)을 포함할 수 있다. 상기 제 1 버퍼 반도체 패턴(211)은 제 1 하부 버퍼 반도체 패턴(211b) 및 제 1 상부 버퍼 반도체 패턴들(211a)을 포함하고, 상기 제 1 상부 버퍼 반도체 패턴들(211a)은 상기 제 1 채널 패턴들(222)과 함께 제 1 핀 구조체들(FS1)을 구성할 수 있다. 상기 제 1 하부 버퍼 반도체 패턴(211b)은 상기 제 1 핀 구조체들(FS1)의 하부에 공통적으로 연결될 수 있다.
상기 제 1 트랜지스터(TR1)가 NMOS 트랜지스터인 경우, 상기 제 1 버퍼 반도체 패턴(211)의 격자 상수는 상기 제 1 채널 패턴들(222)의 격자 상수보다 클 수 있다. 그 결과, 상기 제 1 버퍼 반도체 패턴(211)은 그 위의 상기 제 1 채널 패턴들(222)에 인장 응력(tensile stress)을 가할 수 있다.
상기 제 1 버퍼 반도체 패턴(211)은 상기 제 1 채널 패턴들(222)보다 산화 속도가 빠른 물질로 형성될 수 있다. 일 예로, 상기 제 1 버퍼 반도체 패턴(211)은 실리콘 게르마늄(Si1 - xGex)을 포함하고, 상기 제 1 채널 패턴들(222)은 실리콘(Si) 또는 상기 제 1 버퍼 반도체 패턴(211)보다 게르마늄 농도가 낮은 실리콘 게르마늄(Si1-yGey, y는 x보다 작음)을 포함할 수 있다. 즉, 상기 제 1 버퍼 반도체 패턴(211) 내의 게르마늄(Ge) 농도는 상기 제 1 채널 패턴들(222) 내의 게르마늄 농도보다 높을 수 있다.
상기 제 1 핀 구조체들(FS1)의 양 단에 제 1 소스/드레인 영역들(205)이 제공될 수 있다. 상기 제 1 핀 구조체들(FS1) 상에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 제공될 수 있다. 상기 제 1 게이트 전극(GE1)은 하부 게이트 도전층(271) 및 상부 게이트 도전층(272)을 포함할 수 있다. 일 예로, 상기 하부 게이트 도전층(271)은 TiN, TaN, 또는 WN와 같은 금속 질화물을 포함할 수 있다. 상기 상부 게이트 도전층(272)은 Ti, Ta, 또는 W와 같은 금속층일 수 있다.
상기 제 2 트랜지스터(TR2)는 차례로 적층된 제 2 버퍼 반도체 패턴(212)과 제 2 채널 패턴들(223)을 포함할 수 있다. 상기 제 2 버퍼 반도체 패턴(212)은 제 2 하부 버퍼 반도체 패턴(212b) 및 제 2 상부 버퍼 반도체 패턴들(212a)을 포함하고, 상기 제 2 상부 버퍼 반도체 패턴들(212a)은 상기 제 2 채널 패턴들(223)과 함께 제 2 핀 구조체들(FS2)을 구성할 수 있다. 상기 제 2 하부 버퍼 반도체 패턴(212b)은 상기 제 2 핀 구조체들(FS2)의 하부에 공통적으로 연결될 수 있다.
상기 제 2 트랜지스터(TR2)가 PMOS 트랜지스터인 경우, 상기 제 2 버퍼 반도체 패턴(212)의 격자 상수는 상기 제 2 채널 패턴들(223)의 격자 상수보다 작을 수 있다. 그 결과, 상기 제 2 버퍼 반도체 패턴(212)은 그 위의 상기 제 2 채널 패턴들(223)에 압축 응력(compressive stress)을 가할 수 있다.
상기 제 2 핀 구조체들(FS2)의 양 단에 제 2 소스/드레인 영역들(206)이 제공될 수 있다. 상기 제 2 핀 구조체들(FS2) 상에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 제공될 수 있다. 상기 제 2 게이트 전극(GE2)의 일함수는 상기 제 1 게이트 전극(GE1)의 일함수와 다를 수 있다. 상기 제 2 게이트 전극(GE2)은 하부 게이트 도전층(273) 및 상부 게이트 도전층(274)을 포함할 수 있다. 일 예로, 상기 하부 게이트 도전층(273)은 TiN, TaN, 또는 WN와 같은 금속 질화물을 포함할 수 있다. 상기 상부 게이트 도전층(274)은 Ti, Ta, 또는 W와 같은 금속층일 수 있다.
상기 제 1 핀 구조체들(FS1)은 제 1 절연 구조체들(DS1)에 의하여 상호 이격될 수 있다. 상기 제 2 핀 구조체들(FS2) 제 2 절연 구조체들(DS2)에 의하여 상호 이격될 수 있다. 상기 제 1 절연 구조체들(DS1)은 차례로 적층된 버퍼 산화 패턴들(243), 산화 방지 패턴들(247), 및 매립 절연 패턴들(231)을 포함할 수 있다. 이와는 달리, 상기 제 2 절연 구조체들(DS2)은 버퍼 산화 패턴들(244) 및 매립 절연 패턴들(232)을 포함할 수 있다. 즉, 상기 제 2 절연 구조체들(DS2)은 산화 방지 패턴들을 포함하지 않을 수 있다.
이와 같은 구조는 제 1 핀 구조체들(FS1)의 하부, 즉, 제 1 상부 버퍼 반도체 패턴들(211a)이 상기 제 1 채널 패턴들(222)보다 산화 속도가 빠른 물질로 형성되고, 상기 제 2 핀 구조체들(FS2)의 하부, 즉, 제 2 상부 버퍼 반도체 패턴들(212a)은 상기 제 2 채널 패턴들(223)보다 산화 속도가 빠르지 않은 물질로 형성되는 경우에 적용될 수 있다.
다른 실시예에 있어서, 상기 제 2 버퍼 반도체 패턴(212)이 상기 제 2 채널 패턴들(223)보다 산화 속도가 빠른 물질로 형성되는 경우, 상기 제 2 절연 구조체들(DS2)도 상기 제 1 절연 구조체들(DS1)과 같이 버퍼 산화 패턴들(244)과 매립 절연 패턴들(232) 사이에 산화 방지 패턴들을 포함할 수 있다.
설명의 간소화를 위하여, 상기 버퍼 반도체 패턴들과 상기 채널 패턴들은 4족 반도체 물질로 설명되었으나, 이에 한정되지 않으며 Ⅲ-Ⅴ족, 또는 Ⅱ-Ⅵ족 화합물 반도체의 경우에도 동일하게 적용될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 18을 참조하여, 상기 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 상기 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 상기 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 상기 구동 트랜지스터들(TD1, TD2) 및 상기 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 트랜지스터는 상기 구동 트랜지스터들(TD1, TD2), 상기 전송 트랜지스터들(TT1, TT2), 및 상기 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
상기 제 1 구동 트랜지스터(TD1)와 상기 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
상기 제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 상기 전원선(Vcc) 및 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1), 상기 제 1 전송 트랜지스터(TT1), 및 상기 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 상기 제 2 구동 트랜지스터(TD2), 상기 제 2 전송 트랜지스터(TT2), 및 상기 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다. 본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
상기 전자 시스템(도 19의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 20은 상기 전자 시스템(도 19의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 상기 전자 시스템(도 19의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판
111, 211, 212: 버퍼 반도체 패턴들
122, 222, 223: 채널 패턴들
FS, FS1, FS2: 핀 구조체들
147, 247: 산화 방지 패턴들
DS, DS1, DS2: 절연 구조체들
GD, GD1, GD2: 게이트 절연막
GE, GE1, GE2: 게이트 전극

Claims (20)

  1. 기판으로부터 돌출된 핀 구조체; 및
    상기 핀 구조체의 측벽을 정의하는 절연 구조체를 포함하고,
    상기 핀 구조체는 상기 기판 상의 채널 패턴 및 상기 기판과 상기 채널 패턴 사이에 제공되고 상기 채널 패턴과 다른 격자 상수를 갖는 버퍼 반도체 패턴을 포함하고,
    상기 절연 구조체는 매립 절연막 및 상기 버퍼 반도체 패턴과 상기 매립 절연막 사이에 제공되는 산화 방지층을 포함하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 버퍼 반도체 패턴은 상기 채널 패턴보다 산화 속도가 빠른 물질을 포함하는 핀 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 산화 방지층의 최상면은 상기 버퍼 반도체 패턴의 최상면보다 높고 상기 핀 구조체의 최상면보다 낮은 전계 효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 산화 방지층의 최상면은 상기 매립 절연막의 최상면과 실질적으로 동일한 높이를 갖는 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 절연 구조체는 상기 산화 방지층과 상기 기판 사이에 버퍼 산화층을 더 포함하는 전계 효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 산화 방지층은 상기 버퍼 산화층 보다 밀도가 높은 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 산화 방지층은 질소를 포함하는 전계 효과 트랜지스터.
  8. 제 5 항에 있어서,
    상기 버퍼 산화층은 상기 매립 절연막보다 밀도가 높은 전계 효과 트랜지스터.
  9. 제 5 항에 있어서,
    상기 산화 방지층은 상기 버퍼 산화층보다 얇은 전계 효과 트랜지스터.
  10. 제 5 항에 있어서,
    상기 버퍼 반도체 패턴은:
    상기 핀 구조체를 구성하는 상부 버퍼 반도체 패턴; 및
    상기 상부 버퍼 반도체 패턴과 상기 기판 사이에 제공되는 하부 버퍼 반도체 패턴을 포함하고,
    상기 산화 방지층 및 상기 버퍼 산화층은 상기 상부 버퍼 반도체 패턴의 측벽 및 상기 하부 버퍼 반도체 패턴의 상면을 따라 연장되는 전계 효과 트랜지스터.
  11. 제 1 항에 있어서,
    상기 산화 방지층은 상기 버퍼 반도체 패턴의 측벽과 접하는 핀 전계 효과 트랜지스터.
  12. 제 1 항에 있어서,
    상기 산화 방지층은 상기 버퍼 반도체 패턴의 측벽 상에 스페이서 형태로 제공되는 핀 전계 효과 트랜지스터.
  13. 제 1 항에 있어서,
    상기 절연 구조체는 상기 버퍼 반도체 패턴을 관통하는 핀 전계 효과 트랜지스터.
  14. 제 1 항에 있어서,
    상기 핀 구조체 상에 차례로 제공되는 게이트 절연막 및 게이트 전극을 더 포함하고,
    상기 산화 방지층은 상기 게이트 절연막의 하면과 접하는 핀 전계 효과 트랜지스터.
  15. 기판으로부터 돌출된 핀 구조체들; 및
    상기 핀 구조체들 사이의 트렌치들 내에 제공되는 절연 구조체들을 포함하고,
    상기 핀 구조체들 각각은 상기 기판 상의 채널 패턴 및 상기 기판과 상기 채널 패턴 사이에 제공되고 상기 채널 패턴보다 산화 속도가 높은 물질을 포함하는 버퍼 반도체 패턴을 포함하고,
    상기 절연 구조체는 상기 트렌치들 내에 차례로 제공되는 버퍼 산화층, 산화 방지층, 및 매립 절연막을 포함하고, 및
    상기 산화 방지층은 상기 버퍼 산화층보다 밀도가 높은 전계 효과 트랜지스터.
  16. 제 15 항에 있어서,
    상기 산화 방지층의 최상면은 상기 버퍼 반도체 패턴의 최상면보다 높고 상기 핀 구조체들의 최상면보다 낮은 전계 효과 트랜지스터.
  17. 기판으로부터 돌출되고 버퍼 반도체 패턴 및 상기 버퍼 반도체 패턴 상의 채널 패턴을 포함하는 핀 구조체들을 형성하는 것;
    상기 핀 구조체들의 측벽 상에 산화 방지층을 형성하는 것;
    상기 산화 방지층 상에 유동성 화학 기상 증착 방법으로 예비 매립 절연막을 형성하는 것; 및
    상기 예비 매립 절연막에 열처리 공정을 수행하여 상기 산화 방지층 상에 매립 절연막을 형성하는 것을 포함하고,
    상기 산화 방지층은 상기 열처리 공정 시, 상기 매립 절연막으로부터 발생된 산소가 상기 버퍼 반도체 패턴으로 유입되는 것을 차단하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 버퍼 반도체 패턴은 상기 채널 패턴보다 산화 속도가 높은 물질로 형성되는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 산화 방지층의 형성 전에, 상기 핀 구조체들의 노출된 측벽 상에 열산화 공정을 수행하여 버퍼 산화막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  20. 제 17 항에 있어서,
    상기 열처리 공정은 약 500℃ 내지 약 700℃ 에서 수행되는 습식 어닐링 공정 및/또는 약 600℃ 내지 약 800℃에서 수행되는 질소(N2) 어닐링 공정을 포함하는 반도체 소자의 제조 방법.
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