KR20150044722A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판에 트렌치들 및 상기 트렌치들 사이의 상기 기판 상에 하부 게이트 패턴들을 형성하는 것, 상기 트렌치들을 채우는 희생 패턴들을 형성하는 것, 상기 하부 게이트 패턴들 상에 상기 희생 패턴들의 상부면을 덮는 다공성 절연막을 형성하는 것, 상기 다공성 절연막에 포함된 기공들을 통해 상기 희생 패턴들을 선택적으로 제거하여, 상기 트렌치들의 내벽으로 둘러싸인 에어 갭들을 형성하는 것, 및 상기 다공성 절연막의 상기 기공들을 통해 상기 트렌치들의 내벽에 라이너 절연막을 형성하는 것을 포함한다.

Description

반도체 소자 및 이의 제조 방법{A semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 욕구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 이와 같이 반도체 소자가 고집적화됨에 따라, 게이트 전극의 CD(critical Dimension)도 작아지고 있다. 이로써 커플링 효과에 따라 이웃하는 셀들 간의 간섭이 발생되어 소프트 프로그램과 같은 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 공정이 보다 간소화된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판에 트렌치들 및 상기 트렌치들 사이의 상기 기판 상에 하부 게이트 패턴들을 형성하는 것, 상기 트렌치들을 채우는 희생 패턴들을 형성하는 것, 상기 하부 게이트 패턴들 상에 상기 희생 패턴들의 상부면을 덮는 다공성 절연막을 형성하는 것, 상기 다공성 절연막에 포함된 기공들을 통해 상기 희생 패턴들을 선택적으로 제거하여, 상기 트렌치들의 내벽으로 둘러싸인 에어 갭들을 형성하는 것, 및 상기 다공성 절연막의 상기 기공들을 통해 상기 트렌치들의 내벽에 라이너 절연막을 형성하는 것을 포함한다.
상기 라이너 절연막을 형성하는 것은, 상기 다공성 절연막 상에 실리콘 소스 및 반응 가스를 공급하고, 상기 실리콘 소스 및 상기 반응 가스가 상기 기공들에 관통하여 상기 트렌치들의 내벽에서 반응하는 것을 포함할 수 있다.
상기 실리콘 소스는 HCD(Hexa Chlorosilane: Si2Cl6), DCS(Dechlorosilane: SiCl2H2), TICS(Tetra isocyanate silane: Si(NCO)4), TEOS(Tetraethyleothosilane) SiH4, Si2H6, 또는 TCS(Trichlorosilane)일 수 있다.
상기 반응 가스는 산소 가스 또는 질소 가스일 수 있다.
상기 라이너 절연막은 열적 화학 기상 증착법(Thermal Chemical Vapor Deposition) 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다.
상기 다공성 절연막은 1Å 내지 40Å 두께를 갖도록 형성될 수 있다.
상기 라이너 절연막을 형성한 후, 상기 다공성 절연막의 두께는 더 얇아질 수 있다.
상기 라이너 절연막은 상기 다공성 절연막의 측벽을 덮도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 활성 영역들을 정의하는 트렌치를 포함하는 기판, 상기 활성 영역들 상에 배치된 하부 게이트 패턴들, 상기 하부 게이트 패턴들 사이에 배치되며, 상기 하부 게이트 패턴들의 측벽 일부분을 덮는 다공성 절연 패턴, 상기 다공성 절연 패턴 하부에 상기 트렌치의 내벽 및 상기 하부 게이트 패턴의 측벽 일부분을 컨포말하게 덮는 라이너 절연막, 상기 활성 영역들 사이에 배치되고, 상기 다공성 절연 패턴의 하면 및 상기 라이너 절연막에 둘러싸인 에어 갭, 상기 다공성 절연 패턴의 양 측벽을 덮는 라이너 절연 패턴들 및 상기 하부 게이트 패턴들 상에 상기 활성 영역들을 가로질러 배치되는 상부 게이트 패턴을 포함한다.
상기 라이너 절연막은 상기 라이너 절연 패턴들보다 더 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 라이너 절연막은 에어 갭들이 형성된 후에, 다공성 절연막의 기공들을 통해 형성된다. 이에 따라, 상기 에어 갭들의 크기가 불균일하게 형성됨에 따라 발생되는 공정 불량을 최소화할 수 있다. 아울러, 상기 라이너 절연막을 형성하는 공정에 의해, 상기 다공성 절연막이 치밀해져 별도의 상기 다공성 절연막에 대한 치밀화 공정이 필요하지 않아 공정이 보다 간소화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자로서 도 1을 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선으로 자른 단면도들이다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 7의 A를 확대한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 10의 B를 확대한 단면도이다.
도 18은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 실시예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자로서 도 1을 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선으로 자른 단면도들이다.
도 1 및 도 2를 참조하면, 기판(1) 상에 차례로 적층된 터널 절연 패턴들(13) 및 부유 게이트 패턴들(15)이 배치된다. 상기 터널 절연 패턴들(13)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 상기 터널 절연 패턴들(13)은 열 산화막일 수 있다. 상기 터널 절연 패턴들(13)은 플래시 메모리 장치의 동작 시, 상기 기판(1)에 포함되어 있는 전하가 상기 부유 게이트 패턴들(15)로 F-N 터널링 할 수 있는 막이다.
상기 부유 게이트 패턴들(15)은 P형 또는 N형 불순물이 도핑된 폴리 실리콘막을 포함할 수 있다. 상기 P형 불순물은 예를 들어, 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다. 상기 n형 불순물은 예를 들어, 인(Phosphorus), 비소(Arsenic), 비스무스(Bismuth) 및 안티몬(Antimony) 중 어느 하나일 수 있다. 상기 플래시 메모리 장치의 동작 시, 상기 터널 절연 패턴들(13)을 터널링한 상기 전하는 상기 부유 게이트 패턴들(15)에 축적될 수 있다.
상기 부유 게이트 패턴들(15) 사이에 다공성 절연 패턴들(21a)이 배치된다. 상기 다공성 절연 패턴들(21a)은 상기 부유 게이트 패턴들(15)의 측벽 일부분을 덮을 수 있다. 상기 다공성 절연 패턴들(21a)의 하부면은 상기 터널 절연 패턴들(13)의 상부면보다 위에 배치될 수 있다. 상기 다공성 절연 패턴들(21a)은 약 5% 내지 약 50%의 기공을 포함하는 절연막일 수 있다. 상세하게, 상기 다공성 절연 패턴들(21a)은 HF 식각액을 이용한 습식 식각 공정에서, 블로킹 절연 패턴들(37)보다 빠른 식각율을 가질 수 있다. 예를 들어, 상기 다공성 절연 패턴들(21a)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 약 200Å/min의 식각률을 가질 수 있다. 상기 다공성 절연 패턴들(21a)은 약 40Å 이하의 두께를 가질 수 있다.
상기 다공성 절연 패턴들(21a)의 내측벽을 덮는 라이너 절연 패턴들(24a)이 배치될 수 있다. 상기 라이너 절연 패턴들(24a)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
매립 절연 패턴들(25a)이 상기 다공성 절연 패턴들(21a)의 바닥면을 덮고, 상기 라이너 절연 패턴들(24a)의 사이를 채울 수 있다. 상기 매립 절연 패턴들(25a)은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 SOG 산화막을 포함할 수 있다.
상기 터널 절연 패턴들(13) 사이에 인접하는 상기 기판(1)에 제 1 방향(X방향)으로 연장되는 트렌치들(9)이 형성된다. 상기 트렌치들(9)의 측벽, 바닥면, 및 상기 다공성 절연 패턴들(21a) 아래의 상기 터널 절연 패턴들(13) 및 상기 부유 게이트 패턴들(15)의 측벽을 컨포말하게 덮는 라이너 절연막(24)이 형성된다. 상기 라이너 절연막(24)은 상기 라이너 절연 패턴들(24a)과 동일한 물질을 포함한다. 상기 라이너 절연막(24)은 상기 라이너 절연 패턴들(24a)보다 더 두꺼운 두께를 가질 수 있다.
상기 트렌치들(9) 내에 상기 라이너 절연막(24)에 둘러싸인 에어 갭들(23)이 배치된다. 상세하게, 상기 에어 갭들(23)의 측벽 및 하부면은 상기 라이너 절연막(24)으로 정의될 수 있고, 상기 에어 갭들(23)의 상부면은 상기 다공성 절연 패턴들(21a)의 하부면으로 정의될 수 있다. 상기 에어 갭들(23)은 고체가 존재하지 않고 공기와 같은 기상이거나 진공상태일 수 있으므로 유전율이 거의 1에 가깝다. 이는 실리콘 산화막의 유전율 3.9~4.2보다 매우 낮은 수치에 해당한다. 이와 같이 상기 에어 갭들(23)의 유전율이 낮으므로, 커패시터스가 낮아져 커플링 효과를 감소시킬 수 있어, 이웃하는 셀들 간의 간섭을 최소화할 수 있다.
상기 트렌치들(9) 사이의 상기 기판(1)의 일부분은 활성 영역들(11)로 정의될 수 있다. 상기 활성 영역들(11)은 제 1 방향으로 나란히 연장될 수 있다.
상기 부유 게이트 패턴들(15) 상에 블로킹 절연 패턴들(37)이 배치된다. 상기 블로킹 절연 패턴들(37)은 상기 매립 절연 패턴들(25a)의 상부면을 덮을 수 있다. 상기 블로킹 절연 패턴들(37)은 상기 터널 절연 패턴들(13)보다 두꺼운 산화막 또는 하부 산화막/ 질화막 / 상부 산화막으로 적층된 막들 및 유전율이 높은 고유전막으로 형성될 수 있다. 나아가, 상기 블로킹 절연 패턴들(37)은 유전율이 높은 고 유전막으로 형성될 수 있다.
상기 블로킹 절연 패턴들(37) 상에 활성 영역들(11)을 가로지르는 컨트롤 게이트 패턴들(39)이 배치된다. 상기 컨트롤 게이트 패턴들(39)은 상기 부유 게이트 패턴들(15)과 동일한 물질로 이루어질 수 있고, 동일한 불순물이 도핑될 수 있다.
셀 게이트 구조체들(40)은 상기 터널 절연 패턴들(13), 상기 부유 게이트 패턴들(15), 상기 블로킹 절연 패턴들(37), 및 상기 컨트롤 게이트 패턴들(39)을 포함할 수 있다. 상기 셀 게이트 구조체들(40)은 상기 활성 영역들(11)을 가로질러 배치되는 복수의 셀 게이트 전극들(WL0~WLn-1), 접지 선택 게이트 전극(GSL), 및 스트링 선택 게이트 전극(SSL)이다. 상기 셀 게이트 전극들(WL0~WLn-1), 상기 접지 선택 게이트 전극(GSL) 및 상기 스트링 선택 게이트 전극(SSL)은 상기 제 1 방향(X 방향)으로 교차하는 제 2 방향(Y 방향)을 따라 나란히 연장되고, 상기 셀 게이트 전극들(WL0~WLn-1)은 상기 접지 선택 게이트 전극(GSL) 및 상기 스트링 선택 게이트 전극(SSL) 사이에 제공된다. 공통 선택 게이트 전극(CSL)은 이웃하는 상기 접지 선택 게이트 전극들(GSL) 사이에 제공되어 상기 제 2 방향(Y방향)으로 연장된다. 비트 라인(BL)은 상기 제 2 방향(Y방향)으로 연장되며, SSL에 인접한 소오스/드레인 영역들(미도시)과 연결된다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 도 8은 본 발명의 일 실시예에 따른 반도체 소자로서 도 7의 A를 확대한 단면도이다. 도 11은 본 발명의 일 실시예에 따른 반도체 소자로서 도 10의 B를 확대한 단면도이다.
도 3을 참조하면, 기판(1)을 준비한다. 상기 기판(1)은 예를 들어, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator; SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth; SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
상기 기판(1) 상에 터널 절연막(3) 및 부유 게이트막(5)이 차례로 형성된다. 상기 터널 절연막(3)은 실리콘 산화막일 수 있다. 예를 들어, 상기 터널 절연막(3)은 열 산화 공정에 의해 형성될 수 있다. 상기 부유 게이트막(5)은 폴리 실리콘막일 수 있다. 상기 부유 게이트막(5)은 붕소(Boron) 또는 인(Phosphorus)과 같은 불순물을 포함할 수 있다. 상기 불순물은 이온 주입 방법 또는 불순물 확산 방법에 의하여 상기 부유 게이트막(5)에 도핑될 수 있다. 상기 부유 게이트막(5)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다.
상기 부유 게이트막(5) 상에 하드 마스크 패턴들(17)이 형성된다. 상기 하드 마스크 패턴들(17)은 절연물질을 포함할 수 있다.
도 4를 참조하면, 상기 하드 마스크 패턴들(17)을 식각 마스크로 이용하여, 상기 하드 마스크 패턴들(17)에 노출된 상기 부유 게이트막(5), 상기 터널 절연막(3) 및 상기 기판(1)의 일부분을 순차적으로 패터닝하여, 트렌치들(9)과 터널 절연 패턴들(13) 및 부유 게이트 패턴들(15)을 형성한다. 상세하게, 상기 터널 절연 패턴들(13) 및 상기 부유 게이트 패턴들(15)은 상기 트렌치들(9)에 의해 정의된 상기 기판(1)의 활성 영역들(11) 상에 형성될 수 있다. 상기 트렌치들(9)이 제 1 방향(X방향)으로 연장되게 형성되어, 상기 활성 영역들(11)은 상기 제 1 방향(X방향)으로 연장된다.
도 5를 참조하면, 상기 기판(1) 상에 상기 트렌치들(9)을 채우는 희생막(19)을 형성한다. 상기 희생막(19)은 예를 들어, 스핀 온 하드 마스크(Spin On Hard Mask; SOH)막, 비정질 탄소막(ACL; amorphous carbon layer; ACL), 또는 탄화수소 계열의 절연막일 수 있다.
도 6을 참조하면, 상기 희생막(19)에 대하여 식각 공정을 진행하여, 상기 하드 마스크 패턴들(17)의 표면 및 상기 부유 게이트 패턴들(15)의 측벽 일부분 노출시켜 상기 트렌치들(9) 내에 희생 패턴들(19a)을 형성한다. 상기 희생막(19)에 대한 식각 공정은 에치백(etch back) 공정일 수 있다. 상기 희생 패턴들(19a)의 상부면은 상기 터널 절연 패턴들(13)의 상부면보다 위에 배치되게 형성될 수 있다. 상기 희생 패턴들(19a)의 상부면의 높이를 조절하여, 후속에 형성되는 에어 갭들(23)의 상부 위치를 제어할 수 있다.
도 7 및 도 8을 참조하면, 상기 희생 패턴들(19a) 상에 다공성 절연막(21)을 형성한다. 상기 다공성 절연막(21)은 상기 희생 패턴들(19a) 상에 컨포말(conformal)하게 형성되며, 상기 하드 마스크 패턴들(17) 상으로 연장될 수 있다. 상기 다공성 절연막(21)은 약 1Å 내지 약 40Å 두께(W1)를 갖도록 형성될 수 있다. 상기 다공성 절연막(21)이 40Å 이상의 두께를 갖도록 형성되면, 후속 공정에서 형성되는 라이너 절연막(24)의 증착이 어려울 수 있다. 상기 다공성 절연막(21)은 탄소가 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 열처리 공정은 실리콘 산화막 내에 함유된 탄소가 실리콘과 결합하여 SiO2 구조를 보다 덜 치밀한 형태의 cage-like 구조로 만들어 준다. 이러한 cage-like 구조를 갖는 실리콘 산화막은 SiCOH에 해당될 수 있다. 이러한 SiCOH 막의 전구체로 trimethylsilane (3MS, (CH3)3-Si-H), tetramethylsilane (4MS, (CH3)4-Si), vinyltrimethylsilane (VTMS, CH2=CH-Si(CH3)3 등이 사용될 수 있다. 상기 전구체를 산화시키기 위하여 산소를 포함하는 산화제 가스가 사용될 수 있다. 상기 산화제 가스는 예를 들어, 과산화 수소 등의 가스일 수 있다. 상기 다공성 절연막(21)은 약 5% 내지 약 50%의 기공을 포함할 수 있다. 상세하게, 상기 다공성 절연막(21)은 HF 식각액을 이용한 습식 식각 공정에서, 블로킹 절연 패턴들보다 빠른 식각율을 가질 수 있다. 예를 들어, 상기 다공성 절연막(21)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 약 200Å/min의 식각률을 가질 수 있다. 상기 다공성 절연막(21)은 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 유기 화학 기상 증착법(Plasma Enhanced CVD, PECVD)으로 형성될 수 있다.
도 9를 참조하면, 상기 다공성 절연막(21)의 기공들을 통하여 상기 희생 패턴들(19a)을 선택적으로 제거한다. 이에 따라, 상기 희생 패턴들(19a)이 존재하던 영역인 상기 트렌치들(9)의 내벽이 노출되고, 상기 트렌치들(9) 내에 에어 갭들(23)이 형성될 수 있다. 상기 에어 갭들(23)은 상기 트렌치들(9)의 내벽, 상기 터널 절연 패턴들(13)의 측벽, 상기 부유 게이트 패턴들(15)의 측벽 일부분 및 상기 다공성 절연막(21)의 하면에 둘러싸인 공간일 수 있다. 상기 에어 갭들(23) 내에는 공기로 채워질 수 있다. 상기 희생 패턴들(19a)이 SOH막으로 형성될 경우, 상기 희생 패턴들(19a)은 산소, 오존, UV를 이용한 에싱(ashing) 공정 또는 습식 식각 공정으로 제거될 수 있다. 상기 희생 패턴들(19a)이 비정질 탄소막으로 형성될 경우, 상기 희생 패턴들(19a)은 염소 가스를 이용하여 등방성으로 진행하여 제거될 수 있다.
도 10을 참조하면, 상기 다공성 절연막(21)의 기공들을 통하여 상기 에어 갭들(23)을 둘러싸는 상기 트렌치들(9)의 내벽, 상기 터널 절연 패턴들(13)의 측벽, 및 상기 부유 게이트 패턴들(15)의 일부 측벽에 라이너 절연막(24)을 컨포말(conformal)하게 형성한다. 상세하게, 상기 라이너 절연막(24)은 상기 다공성 절연막(21) 상에 제공된 실리콘 소스 및 반응 가스가 상기 다공성 절연막(21)의 상기 기공들을 관통 후 반응하여 형성될 수 있다. 상기 반응 가스는 산소 가스 또는 질소 가스일 수 있다. 상기 라이너 절연막(24)은 열적 화학 기상 증착법(Thermal Chemical Vapor Deposition) 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 라이너 절연막(24)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
상기 열적 화학 기상 증착법으로 상기 라이너 절연막(24)을 형성하기 위한 상기 실리콘 소스는 예를 들어, SiH4, Si2H6, DCS(Dechlorosilane: SiCl2H2), TCS(Trichlorosilane), 또는 HCD(Hexa Chlorosilane: Si2Cl6)을 사용할 수 있다. 상기 산소 가스는 예를 들어, N2O, NO 또는 O2를 사용할 수 있고, 상기 질소 가스는 예를 들어, 암모니아(NH3) 가스를 사용할 수 있다. 상기 열적 화학 기상 증착법은 적어도 약 500°C 이상의 고온에서 수행되는 것이 바람직하다.
상기 원자 층 증착법으로 상기 라이너 절연막(24)을 형성하기 위한 실리콘 소스는 예를 들어, HCD(Hexa Chlorosilane: Si2Cl6), DCS(Dechlorosilane: SiCl2H2), TICS(Tetra isocyanate silane: Si(NCO)4) 또는 TEOS(Tetraethyleothosilane)을 사용할 수 있다. 상기 산소 가스는 예를 들어, H2O, O3, 또는 H2O2를 사용할 수 있다. 상기 실리콘 소스 및 상기 산소 가스를 공급 시, 촉매로서 피리딘(pyridine)을 사용할 수 있다. 상기 원자 층 증착법은 약 100°C 내지 약 200°C 이하의 온도에서 수행되는 것이 바람직하다.
상기 라이너 절연막(24)은 상기 다공성 절연막(21)의 측벽 및 상부면에 형성될 수 있다. 도 11을 참조하면, 상기 다공성 절연막(21)의 측벽 및 상부면에 형성된 상기 라이너 절연막(24)의 두께(W4)는 상기 에어 갭들(23) 내에 형성된 상기 라이너 절연막(24)의 두께(W3)보다 얇게 형성될 수 있다. 이에 따라, 상기 다공성 절연막(21)의 두께(W2)와 상기 다공성 절연막(21) 상에 형성된 상기 라이너 절연막(24)의 두께(W4)의 합은 상기 다공성 절연막(21)의 두께(W2)와 상기 에어갭들(23) 내에 형성된 상기 라이너 절연막(24)의 두께(W3)의 합보다 작을 수 있다.
상기 라이너 절연막(24)의 형성 시, 공정온도에 의하여 상기 다공성 절연막(21)의 분자구조가 변화될 수 있다. 이에 따라, 기공들의 크기 및/또는 수가 줄어들어, 상기 다공성 절연막(21)이 치밀해 질 수 있다. 상기 다공성 절연막(21)이 치밀해짐으로써, 상기 라이너 절연막(24)의 형성 후의 상기 다공성 절연막(21)의 두께(W2)는 상기 라이너 절연막(24)의 형성 전의 상기 다공성 절연막(21)의 두께(W1)보다 얇아질 수 있다.
상기 라이너 절연막(24)은 셀들 간의 지탱 및 도핑 영역들에 도핑된 불순물 이온(예를 들어 보론(B))의 확산을 방지하기 위해 형성된다. 상기 라이너 절연막(24)은 상기 희생막(19)을 형성하기 전에 상기 트렌치들(9) 내벽에 형성되어 상기 에어 갭들(21)의 폭을 결정한다. 그러나, 상기 라이너 절연막(24)의 두께가 상기 트렌치들(9)에 따라 다르게 증착됨에 의하여, 상기 에어 갭들(21)의 크기가 불균일하게 형성되며, 상기 셀들 간의 간섭의 차이가 발생하게 되어 반도체 소자의 공정 불량이 발생한다.
본 발명의 일 실시예에 따르면, 상기 라이너 절연막(24)을 상기 에어 갭들(23)이 형성된 후에 상기 다공성 절연막(21)의 기공들을 통해 형성함으로써, 상기 에어 갭들(23)의 크기가 불균일하게 형성됨에 따라 발생되는 공정 불량을 최소화할 수 있다. 아울러, 상기 라이너 절연막(24)을 형성하는 공정에 의하여, 상기 다공성 절연막(21)이 치밀해질 수 있다. 따라서, 별도의 상기 다공성 절연막(21)에 대한 치밀화 공정이 필요하지 않으며, 상기 다공성 절연막(21) 상에 막들을 형성할 때 사용되는 증착 가스가 상기 에어 갭들(23) 내로 주입 및 방출되어 발생할 수 있는 상기 에어 갭들(23)의 터짐을 예방할 수 있다.
도 12를 참조하면, 상기 기판(1) 상에 상기 다공성 절연막(21)의 상부면을 덮도록 매립 절연막(25)을 형성한다. 상기 매립 절연막(25)은 상기 하드 마스크 패턴들(17)의 측벽에 형성된 상기 라이너 절연막(24) 사이의 공간을 채우도록 형성될 수 있다. 상기 매립 절연막(25)은 갭필 특성이 좋은 실리콘 산화막(예를 들어, SOG 산화막, TOSZ막)일 수 있다.
도 13을 참조하면, 상기 매립 절연막(25)에 평탄화 공정을 실시하여 상기 다공성 절연막(21)의 상부면을 노출시키고, 상기 라이너 절연막(24) 사이의 공간에 매립 절연 패턴들(25a)을 형성할 수 있다.
도 14를 참조하면, 상기 하드 마스크 패턴들(17)을 제거하여 상기 부유 게이트 패턴들(15)의 상부면을 노출시킨다. 상기 하드 마스크 패턴들(17)이 식각 공정에 의해 제거되면서 상기 하드 마스크 패턴들(17) 표면에 차례로 형성된 상기 라이너 절연막(24), 상기 다공성 절연막(21), 및 상기 매립 절연 패턴들(25a)의 일부가 동시에 제거되며 리세스 되어, 상기 부유 게이트 패턴들(15)의 측벽 일부분이 노출될 수 있다. 따라서, 상기 에어 갭들(23) 상에 다공성 절연 패턴들(21a), 라이너 절연 패턴들(24a)이 형성될 수 있다. 상기 다공성 절연 패턴들(21a), 상기 라이너 절연 패턴들(24a) 및 상기 매립 절연 패턴들(25a)의 상부면은 공면(coplanner)을 가질 수 있다.
도 15를 참조하면, 상기 부유 게이트 패턴들(15) 상에 블로킹 절연막(27)을 컨포말하게 형성한다. 상기 블로킹 절연막(27)은 상기 노출된 상기 부유 게이트 패턴들(15)의 측벽을 따라 상기 매립 절연 패턴들(25a)의 상부면을 덮도록 형성될 수 있다. 상기 블로킹 절연막(27)은 상기 터널 절연막(3)보다 두꺼운 산화막 또는 하부 산화막 / 질화막 / 상부 산화막으로 적층된 막들로 이루어진 ONO막으로 형성될 수 있다. 상기 블로킹 절연막(27)은 유전율이 높은 고 유전막을 포함할 수 있다. 상기 고 유전막은 예를 들어, 하프늄 산화막, 또는 알루미늄 산화막 등의 절연성 금속 산화막일 수 있다.
도 16을 참조하면, 상기 블로킹 절연막(27) 상에 컨트롤 게이트막(29)을 형성한다. 상기 컨트롤 게이트막(29)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 컨트롤 게이트막(29)은 폴리 실리콘막일 수 있다.
도 17를 참조하면, 상기 컨트롤 게이트막(29) 및 상기 블로킹 절연막(27)을 차례로 패터닝하여 상기 컨트롤 게이트 패턴들(39) 및 상기 블로킹 절연 패턴들(37)을 형성한다. 상기 컨트롤 게이트 패턴들(39) 및 상기 블로킨 절연 패턴들(37)은 제 2 방향(Y방향)으로 연장되게 형성될 수 있다. 상기 기판(1) 상에 셀 게이트 구조체들(40)을 형성한다. 상기 셀 게이트 구조체들(40)은 터널 절연 패턴(13), 부유 게이트 패턴(15), 블로킹 절연 패턴(37), 및 컨트롤 게이트 패턴(39)을 포함할 수 있다.
다시 도 2를 참조하면, 상기 기판(1)의 전면 상에 층간 절연막(41)을 형성한다. 상기 층간 절연막(41)은 스텝 커버리지 특성이 나쁜 절연막 또는/그리고 스텝 커버리지가 낮은 공정을 이용하여 형성될 수 있다. 상기 층간 절연막(41)은 상기 셀 게이트 구조체들(40) 사이를 채우도록 형성될 수 있다. 한편, 상기 층간 절연막(41)은 상기 셀 게이트 구조체들(40)의 하부에 제공된 상기 에어 갭들(23)을 채우지 못한다. 이에 따라, 상기 에어 갭들(23)은 상기 층간 절연막(41)에 둘러싸일 수 있다.
상기 층간 절연막(41)이 형성된 후에 후속 공정으로, 상기 층간 절연막(41)을 관통하여 소오스 영역(미도시) 및 드레인 영역(미도시)과 접촉하는 콘택 플러그(미도시) 및 상기 층간 절연막(41) 상에 형성되어 상기 콘택 플러그와 전기적으로 연결하는 비트라인(BL; 미도시)을 형성할 수 있다.
도 18은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130) 및/또는 상기 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O), 상기 기억 장치(1130, memory device), 및/또는 상기 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19는 본 발명의 실시예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 상기 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 20은 본 발명의 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 19의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 메모리 소자(1311) 및 상기 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 상기 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판 11: 활성 영역들
9: 트렌치들 13: 터널 절연 패턴들
15: 부유 게이트 패턴들 21a: 다공성 절연 패턴들
23: 에어 갭들 24: 라이너 절연막
25a: 매립 절연 패턴들 37: 블로킹 절연 패턴들
39: 컨트롤 게이트 패턴들 40: 셀 게이트 구조체들
41: 층간 절연막

Claims (10)

  1. 기판에 트렌치들 및 상기 트렌치들 사이의 상기 기판 상에 하부 게이트 패턴들을 형성하는 것;
    상기 트렌치들을 채우는 희생 패턴들을 형성하는 것;
    상기 하부 게이트 패턴들 상에 상기 희생 패턴들의 상부면을 덮는 다공성 절연막을 형성하는 것;
    상기 다공성 절연막에 포함된 기공들을 통해 상기 희생 패턴들을 선택적으로 제거하여, 상기 트렌치들의 내벽으로 둘러싸인 에어 갭들을 형성하는 것; 및
    상기 다공성 절연막의 상기 기공들을 통해 상기 트렌치들의 내벽에 라이너 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 라이너 절연막을 형성하는 것은, 상기 다공성 절연막 상에 실리콘 소스 및 반응 가스를 공급하고, 상기 실리콘 소스 및 상기 반응 가스가 상기 기공들에 관통하여 상기 트렌치들의 내벽에서 반응하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 소스는 HCD(Hexa Chlorosilane: Si2Cl6), DCS(Dechlorosilane: SiCl2H2), TICS(Tetra isocyanate silane: Si(NCO)4), TEOS(Tetraethyleothosilane) SiH4, Si2H6, 또는 TCS(Trichlorosilane)인 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 반응 가스는 산소 가스 또는 질소 가스인 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 라이너 절연막은 열적 화학 기상 증착법(Thermal Chemical Vapor Deposition) 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 다공성 절연막은 1Å 내지 40Å 두께를 갖도록 형성되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 라이너 절연막을 형성한 후, 상기 다공성 절연막의 두께는 더 얇아지는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 라이너 절연막은 상기 다공성 절연막의 측벽을 덮도록 형성되는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 활성 영역들을 정의하는 트렌치를 포함하는 기판;
    상기 활성 영역들 상에 배치된 하부 게이트 패턴들;
    상기 하부 게이트 패턴들 사이에 배치되며, 상기 하부 게이트 패턴들의 측벽 일부분을 덮는 다공성 절연 패턴;
    상기 다공성 절연 패턴 하부에 상기 트렌치의 내벽 및 상기 하부 게이트 패턴들의 측벽 일부분을 컨포말하게 덮는 라이너 절연막;
    상기 활성 영역들 사이에 배치되고, 상기 다공성 절연 패턴의 하면 및 상기 라이너 절연막에 둘러싸인 에어 갭;
    상기 다공성 절연 패턴의 양 측벽을 덮는 라이너 절연 패턴들; 및
    상기 하부 게이트 패턴들 상에 상기 활성 영역들을 가로질러 배치되는 상부 게이트 패턴을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 라이너 절연막은 상기 라이너 절연 패턴들보다 더 두꺼운 두께를 갖는 반도체 소자.
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