WO2018020713A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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夏目　進也
真幸 井上
田中　光男
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パナソニックＩｐマネジメント株式会社
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    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors

Definitions

  • the present disclosure relates to a semiconductor device, in particular, a semiconductor device including a semiconductor chip on which a high-precision analog circuit is formed and configured by resin molding, and a manufacturing method thereof.
  • the battery monitoring IC is equipped with a reference voltage generating circuit that generates a constant voltage, and suppressing the fluctuation of the circuit leads to higher accuracy of voltage measurement.
  • Patent Document 1 proposes a configuration in which semiconductor chips having an equivalent thermal expansion coefficient are stacked on top and bottom of a semiconductor chip on which a high-precision analog circuit is formed. As a result, in a semiconductor device configured by resin molding of a semiconductor chip on which an analog circuit is formed, an attempt is made to suppress fluctuations in the characteristics of the analog circuit due to thermal stress.
  • Patent Document 2 proposes a structure in which a thick metal coating film is formed as a stress relaxation layer above a high-precision analog circuit. As a result, stress applied to the analog circuit is reduced.
  • a thick metal coating film is formed as a stress relaxation layer on top of a highly accurate analog circuit. It is clear that this configuration has an effect of relaxing the stress on the upper surface side of the analog circuit when subjected to temperature fluctuation, but has no effect of relaxing the stress on the lower surface side. Since the stress due to temperature fluctuation is not uniform on both the upper and lower surfaces, a large stress is generated in the semiconductor chip, and the semiconductor chip itself is distorted. Similarly, the stress of the package itself has the effect of relieving the stress on the upper surface side of the analog circuit, but the stress on the lower surface side cannot be relieved, and as a whole, the large stress from the semiconductor package cannot be relieved, and the semiconductor chip itself Warping occurs due to distortion.
  • the present disclosure has been made in view of the above-described problems. There is no increase in cost and manufacturing process, the stress generated in the analog circuit is alleviated, temperature fluctuation and characteristic fluctuation due to resin sealing are suppressed, and the analog circuit A semiconductor device capable of ensuring stability with high accuracy over a long period of time is provided.
  • a semiconductor device includes a semiconductor chip having an SOI (Silicon on Insulator) substrate on which a circuit is mounted, and a resin mold that covers the periphery of the semiconductor chip.
  • SOI Silicon on Insulator
  • a DTI (Deep Trench ⁇ Isolation) region that is formed in the active layer so as to surround the entire periphery of the device formation region in plan view and reaches the buried insulating layer from the surface of the active layer, and is formed above the device
  • the DTI region has a first hole inside the DTI region, and the film thickness of the first conductive film is greater than the thickness of the active layer. Thick.
  • the first hole includes at least one cavity formed in the DTI region along the shape of the DTI region in plan view, and surrounds the periphery of the element formation region in plan view. It may be surrounded.
  • the first conductive film may have a shape covering at least the entire region where the element is formed in a plan view, or a shape surrounding the entire periphery of the region where the element is formed in a plan view. .
  • the seal ring may further include an abutting seal ring, and the seal ring may surround the entire periphery of the element in a plan view.
  • the seal ring may include two or more layers of wiring formed in the first interlayer insulating film and a conductive film that connects the two or more layers of wiring.
  • the second conductive film is formed in the same layer as the first conductive film and surrounds the entire periphery of the first conductive film in plan view, the first conductive film, A protective film (for example, an insulating film) filling the space between the second conductive film, and the protective film includes a second hole between the first conductive film and the second conductive film. You may have.
  • the second hole has at least one cavity formed between the first conductive film and the second conductive film along an outline of the first conductive film in a plan view. And may surround the first conductive film in plan view.
  • the size of the second hole in the vertical direction may be larger than the size of the first hole in the vertical direction.
  • the second conductive film may have a third hole inside the second conductive film.
  • the third hole includes at least one cavity formed in the second conductive film along the shape of the second conductive film in a plan view, and the third hole in the plan view. Two holes may be surrounded.
  • a second conductive film formed in the same layer as the first conductive film is provided above the element, and the film thickness of the second conductive film is larger than the thickness of the active layer. Also good.
  • the protective film further includes a protective film (for example, an insulating film) that fills a space between the first conductive film and the second conductive film, and the protective film includes the first conductive film and the second conductive film.
  • a protective film for example, an insulating film
  • a second hole may be provided between the first hole and the second hole, and a size of the second hole in a vertical direction may be larger than a size of the first hole in a vertical direction.
  • the first conductive film may be formed so as to surround the entire periphery of the element formation region in plan view.
  • the first conductive film may have a second hole inside the first conductive film.
  • the first conductive film is formed so as to surround the entire periphery of the element formation region in plan view, and the second hole has a shape of the first conductive film in plan view. And at least one cavity formed in the first conductive film, and may surround the element formation region in plan view.
  • the first hole may be vacuum, or may be filled with a gas or a material having a Young's modulus smaller than that of the active layer.
  • the second vacancy may be a vacuum, or may be filled with a gas or a material having a Young's modulus smaller than that of the active layer.
  • the third hole may be a vacuum, or may be filled with a gas or a material having a Young's modulus smaller than that of the active layer.
  • the element may include at least one of a transistor, a diode, a resistor, an analog circuit, a reference voltage generation circuit, a current mirror circuit, and a differential amplifier.
  • a method for manufacturing a semiconductor device comprising: a semiconductor chip having an SOI (Silicon on s Insulator) substrate on which a circuit is mounted; and a resin mold that covers the periphery of the semiconductor chip.
  • a manufacturing method comprising: preparing an SOI substrate including an active layer and a buried insulating layer; forming an element constituting a circuit in the active layer; and surrounding the entire periphery of the element formation region Forming a groove penetrating the active layer, and forming the first insulating film on the active layer and before the groove is completely filled with the first insulating film.
  • the semiconductor device and the manufacturing method of the present disclosure there is no increase in cost and manufacturing process, the stress generated in the analog circuit is relieved, the temperature fluctuation and the characteristic fluctuation due to resin sealing are suppressed, and the characteristic of the analog circuit is prolonged It is possible to ensure stability with high accuracy over a long period of time.
  • FIG. 1 is a diagram illustrating an example of a bandgap reference circuit that is one of reference voltage generation circuits included in the semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a modification of the bandgap reference circuit included in the semiconductor device according to the first embodiment.
  • FIG. 3 is a plan perspective view and a cross-sectional view showing the semiconductor chip included in the semiconductor device according to the first embodiment.
  • FIG. 4 is an explanatory diagram showing a relaxation effect of the package stress of the semiconductor device according to the first embodiment.
  • FIG. 5 is a plan perspective view and a cross-sectional view showing a semiconductor chip included in a semiconductor device according to a modification of the first embodiment.
  • FIG. 1 is a diagram illustrating an example of a bandgap reference circuit that is one of reference voltage generation circuits included in the semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a modification of the bandgap reference circuit included in the semiconductor device according to the first embodiment.
  • FIG. 6 is a plan perspective view and a sectional view showing a semiconductor chip included in the semiconductor device according to the second embodiment.
  • FIG. 7 is a plan perspective view and a cross-sectional view showing a semiconductor chip included in the semiconductor device according to the third embodiment.
  • FIG. 8 is a plan perspective view and a cross-sectional view showing a semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 9A is a cross-sectional view illustrating steps (a) to (d) included in the method of manufacturing a semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 9B is a cross-sectional view illustrating steps (e) to (h) included in the method of manufacturing a semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 9C is a cross-sectional view illustrating steps (i) to (l) included in the method for manufacturing a semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 9D is a cross-sectional view illustrating steps (m) to (o) included in the method for manufacturing the semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 9E is a cross-sectional view illustrating steps (p) and (q) included in the method for manufacturing a semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 9F is a cross-sectional view illustrating steps (r) and (s) included in the method for manufacturing a semiconductor chip included in the semiconductor device according to the fourth embodiment.
  • FIG. 10 is a diagram illustrating a configuration example of a bandgap reference circuit which is one of reference voltage generation circuits according to a comparative example.
  • FIG. 11 is a plan perspective view and a sectional view showing a semiconductor chip according to a comparative example.
  • FIG. 12 is a cross-sectional view showing a semiconductor device in a package state according to a comparative example.
  • FIG. 13 is an explanatory diagram regarding the package stress of the semiconductor device according to the comparative example.
  • FIG. 10 is a diagram illustrating a configuration example of a bandgap reference circuit which is one of reference voltage generation circuits according to a comparative example.
  • the output of the operational amplifier 1006 is connected in parallel to a circuit in which a resistor 1003 and an NPN bipolar transistor 1001 are connected in series, and a circuit in which a resistor 1004, an NPN bipolar transistor 1002 and a resistor 1005 are connected in series.
  • the resistor 1003 is connected to the collector and base of the NPN bipolar transistor 1001.
  • the resistor 1004 is connected to the collector and base of the NPN bipolar transistor 1002.
  • the emitter of the NPN bipolar transistor 1001 is grounded, the emitter of the NPN bipolar transistor 1002 is connected to the resistor 1005, and the other end of the resistor 1005 is grounded.
  • the NPN bipolar transistor 1001 and the NPN bipolar transistor 1002 are actually composed of a plurality of transistors connected in parallel.
  • the number ratio of the transistors constituting the NPN bipolar transistor 1001 and the NPN bipolar transistor 1002 is 1: K (K is a natural number).
  • K is a natural number.
  • the value of K, the resistance values of the resistors 1003, 1004, and 1005, the circuit configuration of the operational amplifier, and the like are optimized according to the load, power supply voltage, and process specifications of the band gap reference circuit.
  • the band gap reference circuit is a circuit that generates a constant voltage that does not depend on the ambient temperature.
  • the temperature characteristic of the PN diode junction is extracted by the circuit, and the silicon band gap voltage (about 1.2 V) is used as the reference voltage Vref at the output terminal. Is output.
  • the semiconductor device is mounted to generate a reference voltage for the constant voltage generation circuit or the constant current generation circuit.
  • FIG. 11 is a plan perspective view and a sectional view showing a semiconductor chip according to a comparative example.
  • FIG. 11A is a perspective view of a part of the semiconductor chip in plan view.
  • FIG. 11B is a cross-sectional view taken along line AA in FIG.
  • FIG. 11 corresponds to one of the plurality of transistors constituting the NPN bipolar transistor 1002 of FIG. 10 or the NPN bipolar transistor 1001.
  • the NPN bipolar transistor is completely electrically isolated from the periphery by the buried insulating layer 1101 and the insulating oxide film 1102 in the silicon substrate.
  • a P-type layer 1104 serving as a base is formed in the N-type layer 1103.
  • a deep P-type layer 1105 is formed in the P-type layer 1104 to form a base contact. Further, a dark N-type layer 1106 is provided in the P-type layer 1104 to serve as an emitter. A dark N-type layer 1107 is provided in the N-type layer 1103 to form a collector contact. An STI (Shallow Trench Isolation) 1108 is formed between the dense P-type layer 1105 as the base contact and the dense N-type layer 1107 as the collector contact.
  • STI Shallow Trench Isolation
  • the semiconductor chip is resin-sealed in a semiconductor package for mounting and ensuring moisture resistance, and used as a semiconductor device having the configuration shown in FIG.
  • FIG. 12 is a cross-sectional view showing a semiconductor device in a package state according to a comparative example.
  • the band gap reference circuit 1201 in FIG. 12 corresponds to the reference voltage generation circuit in FIG.
  • a semiconductor chip 1202 on which a band gap reference circuit 1201 is formed is bonded onto a lead frame island 1203 made of a copper alloy via a silver paste material.
  • the electrode on the upper surface of the semiconductor chip 1202 and the lead terminal 1204 of the lead frame are connected by a bonding wire 1205 such as gold or copper.
  • the periphery of the semiconductor chip 1202 is covered with a resin mold 1206 made of epoxy resin.
  • thermal stress acts on the upper surface side of the semiconductor chip 1202 due to a difference in thermal expansion coefficient between the semiconductor chip 1202 and the resin mold 1206 when subjected to temperature fluctuation. Further, due to the difference in thermal expansion coefficient between the semiconductor chip 1202 and the island 1203 of the lead frame, a different thermal stress from the upper surface side acts on the lower surface side of the semiconductor chip 1202. As described above, the thermal stress applied to the upper and lower surfaces of the semiconductor chip 1202 becomes non-uniform, so that a large stress is generated in the semiconductor chip 1202 and the semiconductor chip 1202 itself is distorted.
  • Patent Document 1 proposes a configuration in which semiconductor chips having the same thermal expansion coefficient are stacked above and below a semiconductor chip on which a highly accurate analog circuit is formed.
  • FIG. 13 is an explanatory diagram regarding the package stress of the semiconductor device according to the comparative example.
  • FIG. 13A shows the semiconductor chip 1202 before resin sealing. This semiconductor chip 1202 is not subjected to any stress from the outside.
  • FIG. 13B shows the semiconductor device after the semiconductor chip 1202 is sealed with the resin mold 1206.
  • a semiconductor chip 1202 is mounted on the island 1203 of the lead frame. Here, the semiconductor chip 1202 receives stress from the resin mold 1206 in the direction in which the semiconductor chip 1202 is compressed, and the semiconductor chip 1202 is warped due to distortion caused by the stress from the resin mold 1206.
  • FIG. 13A shows the semiconductor chip 1202 before resin sealing. This semiconductor chip 1202 is not subjected to any stress from the outside.
  • FIG. 13B shows the semiconductor device after the semiconductor chip 1202 is sealed with the resin mold 1206.
  • a semiconductor chip 1202 is mounted on the island 1203 of the lead frame.
  • the semiconductor chip 1202 receives stress from the resin mold 1206 in the direction in which the semiconductor chip 1202 is
  • Patent Document 2 proposes a configuration in which a thick metal coating film is formed as a stress relaxation layer above a high-precision analog circuit.
  • FIG. 13D is a diagram illustrating the shape of the semiconductor device in a state after, for example, 10 years of use after the semiconductor device is reflowed in FIG. 13C.
  • the resin mold 1206 once cured by reflow in FIG. 13C is released from curing with the passage of time and repeated temperature fluctuations, and approaches the state of FIG. 13D after resin sealing.
  • the strain due to stress is gradually released (relaxed)
  • the circuit parameters gradually change over time from the optimized characteristics to the product life, and the reference voltage against the deviation of the reference voltage Vref and temperature.
  • Vref fluctuation of the reference voltage
  • 13C can be corrected to some extent by the trimming mechanism, for example, but the long-term characteristic fluctuation shown in FIG. 13D cannot be corrected by the trimming mechanism.
  • the trimming mechanism since it is in the opposite direction to the distortion at the time of resin sealing, it is difficult to mount a mechanism that cancels the characteristic variation due to the package in advance.
  • the present invention has been made in view of the above problems, and there is no increase in cost and manufacturing process, stress generated in the analog circuit is relieved, temperature fluctuation and characteristic fluctuation due to resin sealing are suppressed, and the analog circuit A semiconductor device capable of ensuring stability with high accuracy over a long period of time is provided.
  • FIG. 1 is a diagram illustrating an example of a bandgap reference circuit that is one of reference voltage generation circuits included in the semiconductor device 300 according to the first embodiment.
  • FIG. 2 is a diagram illustrating a modification of the bandgap reference circuit included in the semiconductor device 300 according to the first embodiment.
  • FIG. 3 is a plan perspective view and a cross-sectional view showing the semiconductor chip 301 included in the semiconductor device 300 according to the first embodiment.
  • FIG. 3 shows an NPN bipolar transistor 301a as an example of an element constituting the circuit, instead of all the elements constituting the circuit.
  • the NPN bipolar transistor 301 a is an example of an element constituting the reference voltage generation circuit of FIGS. 1 and 2, and one of a plurality of transistors constituting the NPN bipolar transistor 101 and a plurality of NPN bipolar transistors 102. 1 corresponds to one of the NPN bipolar transistor 102 and the NPN bipolar transistor 101.
  • the output of the operational amplifier 106 includes a circuit in which a resistor 103 and an NPN bipolar transistor 101 are connected in series, and a circuit in which a resistor 104, an NPN bipolar transistor 102, and a resistor 105 are connected in series. Are connected in parallel.
  • the resistor 103 is connected to the collector and base of the NPN bipolar transistor 101.
  • the resistor 104 is connected to the collector and base of the NPN bipolar transistor 102.
  • the emitter of the NPN bipolar transistor 101 is grounded.
  • the emitter of the NPN bipolar transistor 102 is connected to one end of the resistor 105.
  • the other end of the resistor 105 is grounded.
  • the NPN bipolar transistor 101 and the NPN bipolar transistor 102 are actually composed of a plurality of transistors connected in parallel.
  • the NPN bipolar transistor 101 and the NPN bipolar transistor 102 are configured in a 1: K number ratio.
  • the value of K, the resistance values of the resistors 103, 104, and 105, the circuit configuration of the operational amplifier 106, and the like are optimized according to the load, power supply voltage, and process specifications of the band gap reference circuit.
  • the band gap reference circuit is a circuit that creates a constant voltage independent of the ambient temperature.
  • the temperature characteristic of the PN diode junction is extracted by the circuit, and the silicon band gap voltage (about 1.2 V) is used as the reference voltage Vref at the output terminal. Output.
  • the circuit parameters are mounted on the semiconductor integrated circuit device to create a reference voltage.
  • the NPN bipolar transistor 101 is surrounded by an insulating oxide film 107 and directly above the first conductive film.
  • This first conductive film corresponds to the first conductive film 310 in FIG.
  • the insulating oxide film 107 in FIGS. 1 and 2 corresponds to a DTI (Deep Trench ⁇ Isolation) region 302 in the plan view of FIG. 3, or the DTI region 302, the buried insulating layer 311 b, and the first electrode in the side view of FIG. 3.
  • the NPN bipolar transistor 102 or one of the plurality of transistors constituting the NPN bipolar transistor 102 is surrounded by an insulating oxide film 108 and directly above the first conductive film.
  • This first conductive film corresponds to the first conductive film 310 in FIG. 1 and 2 corresponds to the DTI region 302 in the plan view of FIG. 3, or the DTI region 302, the buried insulating layer 311b, and the first interlayer insulating film in the side view of FIG. This corresponds to 316.
  • the resistors 103, 104 and 105 are surrounded by an insulating oxide film 109, and the upper portion is covered with a first conductive film.
  • This first conductive film corresponds to the first conductive film 310 in FIG. 1 and FIG. 2 has the same structure as the DTI region 302 in the plan view of FIG. 3, or the DTI region 302, the buried insulating layer 311b, and the first structure in the side view of FIG.
  • the interlayer insulating film 316 has the same structure.
  • the elements such as the NPN bipolar transistors 101 and 102 and the resistors 103, 104, and 105 may be individually surrounded by the DTI region 302 and may be covered with a conductive film immediately above.
  • the periphery may be surrounded by an insulating oxide film, and the upper portion may be covered with a conductive film.
  • the entire element group constituting the band gap reference circuit may be surrounded by an insulating oxide film and covered directly above by a conductive film.
  • each element is individually surrounded by an insulating oxide film, and the entire band gap reference circuit is surrounded by an insulating oxide film 201.
  • the upper part may be covered with a conductive film.
  • This conductive film has a structure similar to that of the first conductive film 310 in FIG. 2 has the same structure as the DTI region 302 in a plan view of FIG. 3, or the DTI region 302, the buried insulating layer 311b, and the first interlayer insulating film in a side view of FIG. It has a structure similar to that of the film 316.
  • the semiconductor chip 301 shown in FIG. 3 is a part of a bandgap reference circuit, and shows an NPN bipolar transistor 301a which is an example of an element constituting the circuit and its periphery.
  • FIG. 3A is a plan perspective view of a portion including the NPN bipolar transistor 301a.
  • FIG. 3B is a cross-sectional view taken along a line AA in FIG.
  • the semiconductor chip 301 includes an active layer 311a, a buried insulating layer 311b and a supporting substrate 311c included in the SOI substrate, a first interlayer insulating film 316, and a protective film 317 (upper layer in the case of the uppermost layer). An insulating film, or a second interlayer insulating film in the case of an intermediate layer).
  • the active layer 311a a formation region of an element constituting the circuit (here, the NPN bipolar transistor 301a) and a peripheral portion thereof are shown.
  • the NPN bipolar transistor 301a is completely isolated from its peripheral region by a buried insulating layer 311b included in the SOI substrate and a DTI region 302 which is an insulating oxide film having a trench (DTI: Deep-Trench-Isolation) structure.
  • the DTI region 302 is formed in the active layer 311a so as to surround the entire periphery of the formation region of the element (NPN bipolar transistor 301a in FIG. 3) in plan view, and is formed so as to reach the buried insulating layer 311b from the surface of the active layer 311a. Is done.
  • a first conductive film 310 is formed above the element.
  • the first conductive film 310 has a shape that covers at least the entire region where the element is formed in plan view. Note that the first conductive film 310 may have a shape surrounding the entire periphery of the element formation region in plan view.
  • the DTI region 302 has a first hole 303 formed therein.
  • the first hole 303 includes at least one cavity formed in the DTI region 302 along the shape of the DTI region 302 in plan view, and surrounds the periphery of the element formation region in plan view.
  • FIG. 3A shows an example in which the first hole 303 is constituted by a single cavity having a donut shape, more precisely, a rounded rectangular shape.
  • the shape of the first air hole 303 is not limited to (a) in FIG. 3, and may be configured by a plurality of cavities.
  • the first hole 303 is preferably either in a vacuum state or filled with a gas or a substance having a low Young's modulus having a composition different from that of the semiconductor substrate.
  • an N-type layer 304 serving as a collector
  • a P-type layer 305 serving as a base
  • a deep P-type layer serving as a base contact is formed in the P-type layer 305.
  • 306 is formed.
  • a dark N-type layer 307 serving as an emitter is formed in the P-type layer 305
  • a dark N-type layer 308 serving as a collector contact is formed in a region separated from the P-type layer 305 in the N-type layer 304.
  • an STI (Shallow Trench Isolation) 309 is formed so as to straddle the boundary between the surface of the N-type layer 304 and the surface of the P-type layer 305.
  • a first conductive film 310 thicker than the active layer 311a of the semiconductor substrate is provided directly above and above the NPN bipolar transistor 301a so as to cover at least the entire upper part of the NPN bipolar transistor 301a in plan view.
  • the first conductive film 310 covers the entire upper part of the NPN bipolar transistor 301a in plan view, but there may be a region where a part of the first conductive film 310 is not formed as long as the effect described later is maintained.
  • the thermal stress applied to the upper surface side of the semiconductor chip 301 is caused by the first conductive film 310, and the thermal stress applied to the lower surface side of the semiconductor chip 301 is the first stress inside the DTI region 302. It can be mitigated by the holes 303. In this manner, it is possible to reduce the unevenness of the thermal stress individually applied to the upper surface side and the lower surface side of the semiconductor chip 301, and the distortion of the semiconductor chip 301 can be reduced. Therefore, the NPN bipolar transistor 301a constituting the band gap circuit. The characteristics of do not fluctuate.
  • the circuit parameters are not deviated from the optimized characteristics, and the deviation of the reference voltage Vref of the bandgap reference circuit and the fluctuation of the reference voltage Vref with respect to the temperature can be suppressed.
  • the inventors have a greater stress relaxation effect in the insulating oxide film made of the DTI region 302 having the first holes 303 than in the stress relaxation film such as the first conductive film 310, and the semiconductor chip.
  • the thickness of the first conductive film 310 is changed to the active thickness in which the DTI region 302 having the first hole 303 is formed. It was confirmed that this can be achieved by making the layer 311a thicker than the layer 311a.
  • the stress applied to the upper surface side of the semiconductor chip 301 when the semiconductor chip 301 is embedded in the package can be relaxed by the first conductive film 310, and the stress applied to the lower surface side of the semiconductor chip can be reduced.
  • Such stress can be relaxed by the first hole 303 in the DTI region 302.
  • FIG. 4 is an explanatory diagram showing the stress relaxation effect of the package of the semiconductor device 300 according to the first embodiment.
  • FIG. 4D is an enlarged view of a portion of the semiconductor chip 301 that shows the state of the semiconductor chip 301 after reflowing in an extremely easy-to-understand manner. Similar to FIG. 13, as shown in FIGS. 4A to 4C, the semiconductor chip 301 is distorted and warped by the stress of the package resin, but in this embodiment, the warping occurs in FIG. 2A, the region (A) indicates a region without the first conductive film 310 and the first hole 303 in the DTI region 302 in plan view.
  • Region (B) indicates a region where the first conductive film 310 is formed in a plan view, a region having the first hole 303 in the DTI region 302, and a region where the NPN bipolar transistor 301a is formed.
  • region (A) warping occurs as in FIG. 13, whereas in the region (B), the stress is relaxed and the warping is small.
  • the strain in the region where the NPN bipolar transistor 301a is formed after reflow can be reduced, the strain in the region where the NPN bipolar transistor 301a is formed even if stress relaxation of the package resin occurs over a long period of time. Long-term stability can be secured because of the small fluctuations.
  • the semiconductor device 300 includes a semiconductor chip 301 having an SOI (Silicon on Insulator) substrate on which a circuit is mounted, and a resin mold 406 covering the periphery of the semiconductor chip 301.
  • SOI Silicon on Insulator
  • an active layer 311a in which an element (for example, an NPN bipolar transistor 301a) which is an active layer inside the SOI substrate and forms a circuit is formed, and a buried insulating layer inside the SOI substrate which is formed on the active layer 311a.
  • the DTI region 302 has a first hole 303 inside the DTI region 302, and the thickness of the first conductive film 310 is larger than the thickness of the active layer 311a.
  • the first hole 303 includes at least one cavity formed in the DTI region 302 along the shape of the DTI region 302 in plan view, and surrounds the periphery of the element formation region in plan view. It may be surrounded.
  • the first conductive film 310 may have a shape that covers at least the entire element formation region in a plan view, or a shape that surrounds the entire periphery of the element formation region in a plan view.
  • the first hole 303 may be a vacuum or may be filled with a gas or a material having a Young's modulus smaller than that of the active layer 311a.
  • the element may include at least one of a transistor, a diode, a resistor, an analog circuit, a reference voltage generation circuit, a current mirror circuit, and a differential amplifier.
  • FIG. 5 is a plan perspective view and a cross-sectional view showing a semiconductor chip included in the semiconductor device 300 according to the modification of the first embodiment.
  • FIG. 5A is a plan perspective view of a part of the semiconductor device 300.
  • FIG. FIG. 5B is a cross-sectional view taken along line AA in FIG.
  • FIG. 5 differs from the semiconductor chip 301 shown in FIG. 3 in that a seal ring 502 is added in the first interlayer insulating film 316.
  • a seal ring 502 is added in the first interlayer insulating film 316.
  • the protective film 317 and the first interlayer insulating film 316 are both insulating films.
  • the protective film 317 is also a protective film for protecting the semiconductor chip 301.
  • the first interlayer insulating film 316 is an insulating film formed between the active layer 311a and the first conductive film 310.
  • the seal ring 502 surrounds the periphery of the NPN bipolar transistor 301a in plan view and is formed in the first interlayer insulating film 316.
  • the seal ring 502 may be in contact with the active layer 311 a and the first conductive film 310 through the first interlayer insulating film 316.
  • the seal ring 502 includes two or more layers of wirings 513 and 515 formed in the first interlayer insulating film 316 and connection conductive films 512 514 and 516 connected to the wirings.
  • connection conductive film 512, the wiring 513, the connection conductive film 514, and the wiring 515 form a so-called seal ring structure.
  • the DTI region 302 and the connection conductive film 512 are not necessarily in contact with each other.
  • connection conductive film 512 and the connection conductive film 514 are in contact with the wiring 513 and the wiring 515 adjacent to each other in the vertical direction, and have a groove shape (wiring shape) surrounding the entire periphery of the NPN bipolar transistor 301a in plan view.
  • a via shape in contact with the wiring 515 may be used.
  • the effect of stress relaxation is greater when the connection conductive film 512 and the connection conductive film 514 have a continuous wiring shape.
  • connection conductive film 512, the wiring 513, the connection conductive film 514, and the wiring 515 are all formed into a wiring shape, a structure in which an opening is appropriately provided in the seal ring 502 only at a position where a circuit wiring connected to the element passes. do it.
  • the lower active layer 311a and the upper first conductive film 310 are thus connected by the seal ring 502 having a laminated structure and surround the entire upper periphery of the NPN bipolar transistor 301a. .
  • this column effect is maximally produced when the bottom surface of the column formed by the seal ring 502 is arranged at a position between the element (NPN bipolar transistor 301a or the like) and the DTI region 302.
  • the first conductive film 310 and the support pillars of the seal ring 502 are prevented from being distorted by stress, and conversely, the first holes 303 in the DTI region 302 are distorted, so It plays a role in relieving external stress.
  • the structure in which the seal ring 502 pillar surrounds the element in multiples and the structure in which the DTI region 302 surrounds the elements are more effective, but conversely the chip size increases, An appropriate structure may be selected in consideration of the number of semiconductor chips 301 per wafer.
  • the semiconductor device 300 includes the first interlayer insulating film 316 formed between the active layer 311a and the first conductive film 310, and the first interlayer insulating film 316.
  • a seal ring 502 penetrating through the active layer 311a and in contact with the first conductive film 310 is further provided, and the seal ring 502 surrounds the entire periphery of the element in a plan view.
  • the seal ring 502 includes two or more wirings 513 and 515 formed in the first interlayer insulating film 316 and a conductive film (for example, a connection conductive film 514) that connects the two or more wirings 513 and 515. ).
  • a conductive film for example, a connection conductive film 514.
  • FIG. 6 is a perspective view and a sectional view showing a semiconductor chip 301 included in the semiconductor device 300 according to the second embodiment.
  • FIG. 6 is a plan perspective view of a part of the semiconductor chip.
  • FIG. 6B is a cross-sectional view taken along line AA in FIG.
  • the semiconductor chip 301 shown in FIG. 6 is different from FIG. 5 in that the shape of the first conductive film 310 and the shape of the protective protective film 317 are different, the second conductive film 610 is added, and This is different from the point that the second hole 611 is added. Therefore, in the following, this difference will be mainly described.
  • the first conductive film 310 has a shape surrounding the entire periphery of the formation region of the element (here, the NPN bipolar transistor 301a) in plan view.
  • the protective film 317 has a shape covering the first conductive film 310, the second conductive film 610, and the second hole 611.
  • the second conductive film 610 is formed in the same layer as the first conductive film 310 and is formed so as to surround the entire periphery of the first conductive film 310 in plan view.
  • the protective film 317 has a second hole 611 between the first conductive film 310 and the second conductive film 610.
  • the semiconductor chip 301 shows a plurality of wiring shapes including at least two including the first conductive film 310 and the second conductive film 610, which are located above the NPN bipolar transistor 301a. It has a double or more ring shape surrounding the periphery of 301a. However, it is not necessarily limited to the ring shape, and may be randomly arranged above the NPN bipolar transistor 301a.
  • a second hole 611 is formed in the protective film 317 that fills between the two or more ring-shaped conductive films.
  • the second hole 611 is either in a vacuum state or filled with a gas or a substance having a low Young's modulus having a composition different from that of the semiconductor substrate.
  • the thickness of the second conductive film 610 is larger than the thickness of the active layer 311a of the semiconductor substrate.
  • the thermal stress applied to the upper surface side of the semiconductor chip 301 is caused by the second holes 611, and the thermal stress applied to the lower surface side of the semiconductor chip 301 is the first stress in the DTI region 302. It can be mitigated by the holes 303. In this way, it is possible to reduce the nonuniformity of thermal stress individually applied to the upper surface side and the lower surface side of the semiconductor chip 301, and the distortion of the semiconductor chip 301 can be reduced. Therefore, the NPN bipolar transistor constituting the band gap reference circuit The characteristics of 301a do not change. The same effect can be obtained when the elements 103, 104 and 105 whose characteristics change are problematic are the resistors 103, 104 and 105.
  • the circuit parameters are not deviated from the optimized characteristics, and the deviation of the reference voltage Vref of the bandgap reference circuit and the fluctuation of the reference voltage Vref with respect to the temperature can be suppressed.
  • the inventors have a thickness of the second conductive film 610 that includes the first holes 303. It was confirmed that the second hole 611 can be made larger than the first hole 303 by making it thicker than the thickness of the active layer 311a in which the DTI region 302 is formed.
  • the stress applied to the upper surface side of the semiconductor chip 301 when the semiconductor chip 301 is embedded in the package can be relaxed by the second hole 611, and the lower surface side of the semiconductor chip 301 can be reduced. Can be relaxed by the first holes 303 in the DTI region 302.
  • the second hole 611 is preferably arranged outside the NPN bipolar transistor 301a in a plan view, and has a multiple structure. Is more preferable.
  • the second hole 611 is not an essential structure. If an insulating film having a high stress relaxation effect is selected as the protective film 317 filling the gap between the first conductive film 310 and the second conductive film 610, the second hole 611 is not necessary. The same effect as the hole 611 is brought about.
  • the semiconductor device 300 is formed in the same layer as the first conductive film 310 and is formed so as to surround the entire periphery of the first conductive film 310 in plan view.
  • a conductive film 610, and a protective film 317 filling the space between the first conductive film 310 and the second conductive film 610.
  • the protective film 317 includes the first conductive film 310 and the second conductive film.
  • a second hole 611 is provided between the first hole 610 and the second hole 611.
  • the stress applied to the upper surface side of the semiconductor chip 301 can be relaxed by the second hole 611 with respect to the stress received by the surrounding package resin when the semiconductor chip 301 is packaged.
  • the stress applied to the side can be relaxed by the first hole 303 in the DTI region 302. Thereby, the distortion of the element formation region of the semiconductor chip 301 can be further reduced.
  • the second hole 611 includes at least one cavity formed between the first conductive film 310 and the second conductive film 610 along the outer shape of the first conductive film 310 in a plan view.
  • the first conductive film 310 may be surrounded in plan view.
  • the size of the second hole 611 in the vertical direction may be larger than the size of the first hole 303 in the vertical direction.
  • the semiconductor device 300 includes a second conductive film 610 formed in the same layer as the first conductive film 310 above the element, and the film thickness of the second conductive film 610 is as follows. It is thicker than the thickness of the active layer 311a.
  • a protective film 317 is further provided between the first conductive film 310 and the second conductive film 610, and the protective film 317 is provided between the first conductive film 310 and the second conductive film 610.
  • the second hole 611 may be provided, and the vertical size of the second hole 611 may be larger than the vertical size of the first hole 303 in a side view.
  • the first conductive film 310 may be formed so as to surround the entire periphery of the element formation region in plan view.
  • the second hole 611 may be vacuum, or may be filled with a gas or a material having a Young's modulus smaller than that of the active layer.
  • FIG. 7 is a plan perspective view and a cross-sectional view showing a semiconductor chip 301 included in a semiconductor device 300 according to the third embodiment.
  • FIG. 7A is a perspective plan view of a part of the semiconductor chip 301.
  • FIG. 7B is a cross-sectional view taken along a line AA in FIG.
  • the semiconductor chip 301 in FIG. 7 differs from that in FIG. 5 in that the shape of the first conductive film 310 is different from that in which the second hole 711 is provided in the first conductive film 310. ing. Therefore, in the following, this difference will be mainly described.
  • the first conductive film 310 has a ring shape that surrounds the entire periphery of the formation region of the element (here, the NPN bipolar transistor 301a) in plan view. However, it is not necessarily limited to the ring shape, and may be randomly arranged above the NPN bipolar transistor 700.
  • the first conductive film 310 has a second hole 711 inside.
  • the second hole 711 includes at least one cavity formed in the first conductive film 310 along the shape of the first conductive film 310 in a plan view, and includes an element formation region in the plan view. surround.
  • the second hole 711 is either in a vacuum state or filled with a gas or a substance having a low Young's modulus having a composition different from that of the semiconductor substrate.
  • the first conductive film 310 is thicker than the active layer 311a.
  • the thermal stress on the upper surface side of the semiconductor chip 301 can be relaxed by the second holes 711 and the thermal stress on the lower surface side can be relaxed by the first holes 303 in the DTI region 302.
  • the distortion of the semiconductor chip 301 can be reduced, and the characteristics of the NPN bipolar transistor 301a and the resistor constituting the band gap reference circuit do not vary.
  • the same effect can be obtained when the elements 103, 104 and 105 whose characteristics change are problematic are the resistors 103, 104 and 105.
  • the circuit parameters are not deviated from the optimized characteristics, and the deviation of the reference voltage Vref of the bandgap reference circuit and the fluctuation of the reference voltage Vref with respect to the temperature can be suppressed.
  • the inventors have a thickness of the first conductive film 310 that includes the first holes 303. Since the second hole 711 can be made larger than the first hole 303 by making it thicker than the film thickness of the active layer 311a in which the DTI region 302 is formed, it was confirmed that it can be easily achieved.
  • the stress applied to the upper surface side of the semiconductor chip 301 when the semiconductor chip 301 is embedded in the package can be relieved by the second hole 711, and the lower surface side of the semiconductor chip 301 can be reduced. Can be relaxed by the first holes 303 in the DTI region 302.
  • the second hole 711 is preferably arranged outside the NPN bipolar transistor 301a in a plan view, and has a multiple structure. Is more preferable.
  • the first conductive film 310 has the second hole 711 inside the first conductive film 310.
  • the stress applied to the upper surface side of the semiconductor chip 301 can be relaxed by the second hole 711 with respect to the stress received by the surrounding package resin when the semiconductor chip 301 is packaged.
  • the stress applied to the side can be relaxed by the first hole 303 in the DTI region 302. Thereby, the distortion of the element formation region of the semiconductor chip 301 can be further reduced.
  • the first conductive film 310 is formed so as to surround the entire periphery of the element formation region in a plan view, and the second hole 711 has the shape of the first conductive film 310 in the plan view. And at least one cavity formed in the first conductive film 310, and may surround the element formation region in plan view.
  • the second hole 711 may be a vacuum, or may be filled with a gas or a material having a Young's modulus smaller than that of the active layer 311a.
  • FIG. 8 is a plan perspective view and a cross-sectional view showing a semiconductor chip 301 included in a semiconductor device 300 according to the fourth embodiment.
  • FIG. 8A is a plan perspective view of a part of the semiconductor chip 301.
  • FIG. 8B is a cross-sectional view taken along line AA in FIG.
  • the first conductive film 310 has a shape that covers at least the entire element formation region in plan view.
  • the second conductive film 610 has a third hole 811 inside the second conductive film 610.
  • the third hole 811 includes at least one cavity formed in the second conductive film 610 along the shape of the second conductive film 610 in plan view, and the second hole in plan view. Surrounding the periphery of 611.
  • This embodiment can have the effects of the above-described three embodiments.
  • the second conductive film 610 has the third hole 811 inside the second conductive film 610.
  • the stress applied to the upper surface side of the semiconductor chip 301 when the semiconductor chip 301 is packaged is relaxed in the second hole 611 and the third hole 811. it can.
  • the stress applied to the lower surface side of the semiconductor chip 301 can be relaxed by the first hole 303 in the DTI region 302. Thereby, the distortion of the element formation region of the semiconductor chip 301 can be further reduced.
  • the third hole 811 includes at least one cavity formed in the second conductive film 610 along the shape of the second conductive film 610 in plan view, and the second hole 811 in plan view.
  • the hole 611 may be surrounded.
  • the third hole 811 may be a vacuum or may be filled with a gas or a substance having a Young's modulus smaller than that of the active layer 311a.
  • the structure of the semiconductor device 300 shown in the fourth embodiment covers almost all the structure of the semiconductor device in each embodiment. Therefore, the manufacturing method of each embodiment can be manufactured by appropriately deleting a manufacturing process of an unnecessary structure from the description of this embodiment.
  • 9A to 9F are sectional views showing steps included in the method for manufacturing the semiconductor device 300 shown in FIG.
  • an SOI substrate having a buried insulating layer 311b between a support substrate 311c and an active layer 311a is prepared.
  • the film thickness of the active layer 311a may be about 1 to 10 ⁇ m, for example.
  • an NPN bipolar transistor 301a is formed on the active layer 311a by using, for example, a photolithography technique or an ion implantation technique.
  • a photoresist in which an opening groove 905 is patterned is formed in a predetermined region surrounding the entire periphery of the NPN bipolar transistor 301a in plan view.
  • the opening groove 905 is formed immediately above the region where the STI surrounding the entire periphery of the NPN bipolar transistor 301a is formed, the present invention is not limited to the STI.
  • a trench 906 reaching the lower buried insulating layer 311b is formed in a predetermined region of the active layer 311a using, for example, an etching technique. Specifically, the trench 906 is formed by removing the active layer 311a by dry etching until the buried insulating layer 311b is exposed using a photoresist formed in a predetermined region by photolithography as a mask.
  • the groove portion 906 has a shape surrounding the entire periphery of the element (here, the NPN bipolar transistor 301a). The width of the groove 906 may be set to 0.3 to 1.0 ⁇ m, for example.
  • An insulating film is formed in advance on the active layer 311a, a predetermined region of the insulating film is removed using, for example, a photolithography method and a dry etching method, and the active layer 311a is removed using the remaining insulating film as a hard mask for dry etching.
  • a groove 906 that reaches the buried insulating layer 311b may be formed.
  • the first insulating film 907 is formed on the active layer 311a so as to fill the trench 906 by using, for example, the CVD method.
  • the upper portion of the groove portion 906 is closed with the first insulating film 907 before the inside of the groove portion 906 is completely filled with the first insulating film 907. Is possible.
  • an insulating oxide film having the first hole 303 can be intentionally formed in the groove 906. This insulating oxide film forms a DTI region 302.
  • an insulating oxide film that is, the DTI region 302
  • the first holes 303 are preferably either in a vacuum state or filled with a substance having a low Young's modulus having a composition different from that of a gas or a semiconductor substrate.
  • the silicon constituting the active layer 311a exposed in the groove 906 is thermally oxidized to form an insulating film along the inner wall of the groove 906, and then the groove 906 is formed using, for example, a CVD method or a sputtering method. It may be filled with a conductive film. Even in this case, by setting the width of the groove 906 narrow in advance, the upper portion of the groove 906 can be closed with the conductive film before the inside of the groove 906 is completely filled with the conductive film. As a result, the first hole 303 can be intentionally formed in the groove 906. Alternatively, the first hole 303 can be intentionally formed in the groove 906 even when the conductive film is formed under film formation conditions with poor coverage.
  • the first insulating film 907 in a predetermined region of the active layer 311a is formed by using, for example, a photolithography method and an etching method so as to expose the surface of the active layer 311a.
  • a DTI region 302 that is an insulating oxide film having a first hole 303 is formed in the groove 906.
  • the predetermined area is an area other than the area covering the groove 906. As a result, the first insulating film 907 is left thin immediately above the DTI region 302.
  • an insulating film is formed using, for example, the CVD method so as to cover the entire upper portion of the active layer 311a, and then this insulating film is polished using, for example, the CMP method. By planarizing the surface, an interlayer insulating film 316a is formed.
  • a photolithography method and a dry etching method are used to form a groove-shaped opening 911 that penetrates the interlayer insulating film 316a so as to surround the periphery of the NPN bipolar transistor 301a.
  • the opening 911 is a groove that is continuous in the horizontal direction and surrounds the entire periphery of the formation region of the NPN bipolar transistor 301a in plan view.
  • connection conductive film 512 in which the conductive film is embedded in the opening 911 is formed. Note that if the connection conductive film 512 is formed at the same time as the contact plug that connects the predetermined region of the active layer 311a and the wiring of the wiring layer formed in the upper layer, an increase in manufacturing process and manufacturing cost can be prevented.
  • a conductive film made of, for example, an aluminum film so as to cover the connection conductive film 512 exposed on the surface of the interlayer insulating film 316a for example, a photolithography method and a dry process are performed. An unnecessary portion of the conductive film is removed using an etching method, and a wiring 513 is formed so as to surround the periphery of the NPN bipolar transistor 301a in plan view. Note that if the wiring 513 is formed at the same time as another wiring in the wiring layer, an increase in manufacturing process and manufacturing cost can be prevented.
  • an insulating film is formed on the interlayer insulating film 316a so as to cover the periphery of the wiring 513 by using, for example, a CVD method, and then polished by using, for example, a CMP method.
  • an interlayer insulating film 316b is formed by flattening the surface.
  • an opening that reaches the wiring 513 through the interlayer insulating film 316b is formed by using, for example, a photolithography method and a dry etching method.
  • connection conductive film 514 in which the conductive film is embedded in the opening is formed. Note that if the connection conductive film 514 is formed at the same time as the contact plug that connects the lower layer wiring and the upper layer wiring, an increase in manufacturing process and manufacturing cost can be prevented.
  • a conductive film made of, for example, an aluminum film so as to cover the connection conductive film 514 exposed on the surface of the interlayer insulating film 316b
  • unnecessary portions of the conductive film are formed using, for example, a photolithography method and a dry etching method.
  • a wiring 515 is formed so as to surround the periphery of the NPN bipolar transistor 301a in plan view. Note that if the wiring 515 is formed simultaneously with other wirings, an increase in manufacturing process and manufacturing cost can be prevented.
  • an insulating film is formed on the interlayer insulating film 316b so as to cover the periphery of the wiring 515 by using, for example, a CVD method, and then polished by using, for example, a CMP method. By doing so, the surface is flattened to form the interlayer insulating film 316c.
  • an opening 918 that penetrates the interlayer insulating film 316c and reaches the wiring 515 is formed using, for example, a photolithography method and a dry etching method.
  • Cu, Ti, Ta, or the like serving as a seed film for plating on the inner wall and bottom surface of the opening 918 and the interlayer insulating film 316c, for example, by sputtering.
  • a conductive film 919 made of a compound containing is formed.
  • a photoresist is applied onto the conductive film 919, and the resist in the region where the thick film wiring is to be formed is removed by using, for example, a lithography method to form a resist pattern 920.
  • the resist pattern 920 forms a first opening 921 in the entire region directly above the NPN bipolar transistor 301a including the opening 918 in plan view, and the first opening on the outside of the first opening 921.
  • a second opening 922 is formed so as to be spaced apart from 921 and surround the periphery of the first opening 921.
  • a thick first conductive film 310 is grown in the first opening 921 on the conductive film 919 to be a seed by using an electrolytic plating method.
  • a thick second conductive film 610 is grown in the second opening 922.
  • the film thicknesses of the first conductive film 310 and the second conductive film 610 are formed to be thicker than the active layer 311a, for example, 3 to 30 ⁇ m by adjusting the plating time.
  • the third hole 811 can be intentionally formed in the second conductive film 610 to be a thick film wiring. Further, the third hole 811 can be intentionally formed by changing the growth conditions of plating. Note that the third hole 811 is preferably either in a vacuum state or filled with a gas or a substance having a low Young's modulus having a composition different from that of the semiconductor substrate.
  • the photoresist constituting the resist pattern 920 is removed by ashing and cleaning, and the second conductive material including the first conductive film 310 and the third hole 811 is removed.
  • a film 610 is formed.
  • the conductive film 919 that is an unnecessary seed film remaining on the surface is removed by using, for example, an etching method.
  • an oxide film is formed on the interlayer insulating film 316c including the first conductive film 310 and the second conductive film 610 to be thick film wiring by using, for example, a CVD method.
  • a protective film 317 made of an insulating film such as a film or a nitride film or a resin film such as polyimide is formed.
  • the width between the first conductive film 310 and the second conductive film 610 is set to be small in advance, whereby the second conductive film 610 can be easily inserted between the first conductive film 310 and the second conductive film 610. Hole 611 can be formed.
  • the second hole 611 can be easily formed by using film formation conditions with poor coverage when forming the protective film 317.
  • the second hole 611 is preferably either in a vacuum state or filled with a gas or a substance having a low Young's modulus having a composition different from that of the semiconductor substrate.
  • the method for manufacturing the semiconductor device 300 includes the semiconductor chip 301 having an SOI (Silicon on s Insulator) substrate on which a circuit is mounted, and the resin mold 406 covering the periphery of the semiconductor chip 301.
  • the method for manufacturing the semiconductor device 300 includes a step of preparing an SOI substrate including an active layer and a buried insulating layer (FIG. 9A (a)), and a step of forming an element constituting a circuit in the active layer (FIG. 9A (b)), a step of forming a trench penetrating the active layer so as to surround the entire periphery of the element formation region (FIG.
  • the configuration using the bipolar transistor and the resistor has been described as the reference voltage generation circuit.
  • a reference voltage generation circuit using a Zener diode is required for an analog that requires high accuracy.
  • the configuration of the present invention functions effectively.
  • examples of elements that are particularly effective when the present invention is applied include transistors, diodes, resistors, analog circuits, reference voltage generation circuits, current mirror circuits, differential amplifiers, or combinations thereof. Can do.
  • the semiconductor device of the present disclosure is particularly useful in a wide variety of products such as electric vehicles, hybrid vehicles, mobile devices, and meter devices that require battery measurement and sensor measurement.

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Abstract

半導体装置（３００）は、ＳＯＩ基板内部の活性層であって回路を構成する素子が形成された活性層（３１１ａ）と、ＳＯＩ基板内部の埋め込み絶縁層であって活性層（３１１ａ）に接する埋め込み絶縁層（３１１ｂ）と、平面視において素子の形成領域の周囲全体を取り囲むように活性層（３１１ａ）に形成され、活性層（３１１ａ）の表面から裏面に達するＤＴＩ（Deep Trench Isolation）領域（３０２）と、素子の上方に形成された第１の導電膜（３１０）とを備える。ＤＴＩ領域（３０２）はＤＴＩ領域（３０２）の内部に第１の空孔（３０３）を有し、第１の導電膜（３１０）の膜厚は活性層（３１１ａ）の厚さよりも厚い。

Description

半導体装置およびその製造方法
　本開示は、半導体装置、特に、高精度のアナログ回路が形成された半導体チップを含み、樹脂モールドして構成される半導体装置およびその製造方法に関する。
　近年、ハイブリッド自動車や電気自動車の普及に伴い、動力源となるモーターを駆動させるバッテリーが多用され、自動車以外の生活環境においても蓄電池等でバッテリーが使用されてきている。
　このようなバッテリーにおいて、その電池容量を把握することが重要であり、バッテリー電圧を常に高精度で監視するＩＣが必須である。バッテリー監視ＩＣには一定電圧を発生させる基準電圧発生回路が搭載されており、この回路の変動を抑制することが電圧計測の高精度化につながる。
　そのため、近年では、半導体基板にＳＯＩ（Silicon on Insulator）を採用し、基幹回路となる基準電圧発生回路のトランジスタにおける温度特性の改善を行うことで高精度化を実現している。
　例えば特許文献１では、高精度なアナログ回路が形成された半導体チップの上下に、同等の熱膨張係数を有する半導体チップを積層する構成を提案している。これにより、アナログ回路が形成された半導体チップを樹脂モールドして構成される半導体装置において、熱応力に起因するアナログ回路の特性変動を抑えようとしている。
　また、特許文献２では、高精度なアナログ回路の上方に厚い金属製の被覆膜を応力緩和層として形成する構成を提案している。これにより、アナログ回路にかかる応力の緩和を図っている。
特開２０１４－６０２６３号公報 米国特許第６４３２７５３号明細書
　特許文献１に開示された構成では、高精度なアナログ回路が形成された半導体チップの上下に同等の熱膨張係数を有する半導体チップを積層している。これにより、温度変動を受けた場合の半導体チップに印加される応力が半導体チップの上下両面側で均一となり、温度によるアナログ回路の特性変動を低減することはできる。しかし、この構成では、樹脂パッケージ自体の応力を緩和する効果が小さい。上下に半導体チップが積層されているため、アナログ回路が形成された半導体チップに上下の半導体チップの歪みが直接印加されてしまうため、パッケージ樹脂による半導体チップの歪み並びに長期使用による歪みの緩和を抑える効果が小さい。また、この構成では半導体チップが少なくとも３チップ以上必要であり、基板、拡散コスト、組立コストの増加のみならず、チップ間の接続が多いことによる組立歩留低下や信頼性低下を引き起こす。更には、３チップ分の厚みを封止するために、パッケージ樹脂の厚みも厚くする必要があり、樹脂が厚いほどパッケージからの応力も大きくなってしまうため、上下に半導体チップを配置した応力緩和効果を相殺してしまう。
　特許文献２に開示された構成では、高精度なアナログ回路の上部に厚い金属製の被覆膜を応力緩和層として形成している。この構成では温度変動を受けた場合に、アナログ回路の上面側の応力を緩和する効果はあるが、下面側の応力を緩和する効果がないことは明らかである。温度変動による応力が上下両面側で不均一となることにより、半導体チップに大きな応力が発生して半導体チップ自体に歪みが生じる。また、パッケージ自体の応力に関しても同様にアナログ回路の上面側の応力を緩和する効果はあるが下面側の応力を緩和できず、全体として、半導体パッケージからの大きな応力を緩和しきれず、半導体チップ自体に歪みが生じて反りが発生する。
　そこで、本開示は上記課題に鑑みてなされたものであり、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能な半導体装置を提供する。
　上記課題を解決するために、本開示の一態様に係る半導体装置は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置であって、前記ＳＯＩ基板内部の活性層であって前記回路を構成する素子が形成された活性層と、前記ＳＯＩ基板内部の埋め込み絶縁層であって前記活性層に接する埋め込み絶縁層と、平面視において前記素子の形成領域の周囲全体を取り囲むように前記活性層に形成され、前記活性層の表面から前記埋め込み絶縁層に達するＤＴＩ（Deep Trench Isolation）領域と、前記素子の上方に形成された第１の導電膜とを備え、前記ＤＴＩ領域は前記ＤＴＩ領域の内部に第１の空孔を有し、前記第１の導電膜の膜厚は前記活性層の厚さよりも厚い。
　ここで、前記第１の空孔は、平面視において前記ＤＴＩ領域の形状に沿って前記ＤＴＩ領域内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域の周囲を取り囲んでもよい。
　ここで、前記第１の導電膜は、平面視において少なくとも前記素子の形成領域の全体を被覆する形状、または、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有していてもよい。
　ここで、前記活性層と前記第１の導電膜との間に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通して前記活性層と前記第１の導電膜に接するシールリングとをさらに備え、前記シールリングは、平面視において前記素子の周囲全体を取り囲んでもよい。
　ここで、前記シールリングは、前記第１の層間絶縁膜中に形成された２層以上の配線と、前記２層以上の配線同士を接続する導電膜とを含んでもよい。
　ここで、前記第１の導電膜と同層に形成され、平面視において前記第１の導電膜の周囲全体を取り囲むように形成された第２の導電膜と、前記第１の導電膜と前記第２の導電膜との間を埋める保護膜（例えば絶縁膜）とをさらに備え、前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有していてもよい。
　ここで、前記第２の空孔は、平面視において前記第１の導電膜の外形に沿って前記第１の導電膜と前記第２の導電膜との間に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第１の導電膜の周囲を取り囲んでもよい。
　ここで、側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きくてもよい。
　ここで、前記第２の導電膜は、前記第２の導電膜の内部に第３の空孔を有していてもよい。
　ここで、前記第３の空孔は、平面視において前記第２の導電膜の形状に沿って前記第２の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第２の空孔の周囲を取り囲んでいてもよい。
　ここで、前記素子の上方に、前記第１の導電膜と同層に形成された第２の導電膜を備え、前記第２の導電膜の膜厚は、前記活性層の厚さよりも厚くてもよい。
　ここで、前記第１の導電膜と前記第２の導電膜との間を埋める保護膜（例えば絶縁膜）をさらに備え、前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有し、側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きくてもよい。
　ここで、前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されていてもよい。
　ここで、前記第１の導電膜は、前記第１の導電膜の内部に第２の空孔を有していてもよい。
　ここで、前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されており、前記第２の空孔は、平面視において前記第１の導電膜の形状に沿って前記第１の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域を取り囲んでいてもよい。
　ここで、前記第１の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
　ここで、前記第２の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
　ここで、前記第３の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
　ここで、前記素子は、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路および差動アンプのうちの少なくとも１つを含んでいてもよい。
　また、本開示の一態様に係る半導体装置の製造方法は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置の製造方法であって、活性層と埋め込み絶縁層とを含む前記ＳＯＩ基板を準備する工程と、前記活性層に、回路を構成する素子を形成する工程と、前記素子の形成領域の周囲全体を囲むように活性層を貫通する溝を形成する工程と、前記活性層上に第１の絶縁膜を形成しつつ、かつ、第１の絶縁膜で前記溝部が完全に充填される前に前記溝部を塞ぐことによって前記溝部に第１の空孔を形成する工程と、前記活性層の上方に、前記活性層の膜厚よりも厚い膜厚を有する第１の導電層を形成する工程とを有する。
　本開示の半導体装置および製造方法によれば、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能となる。
図１は、第１の実施形態に係る半導体装置に含まれる基準電圧発生回路の１つであるバンドギャップリファレンス回路の一例を示す図である。 図２は、第１の実施形態に係る半導体装置に含まれるバンドギャップリファレンス回路の変形例を示す図である。 図３は、第１の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図４は、第１の実施形態に係る半導体装置のパッケージ応力の緩和効果を示す説明図である。 図５は、第１の実施形態の変形例に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図６は、第２の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図７は、第３の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図８は、第４の実施形態に係る半導体装置に含まれる半導体チップを示す平面透視図および断面図である。 図９Ａは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ａ）～（ｄ）を示す断面図である。 図９Ｂは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｅ）～（ｈ）を示す断面図である。 図９Ｃは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｉ）～（ｌ）を示す断面図である。 図９Ｄは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｍ）～（ｏ）を示す断面図である。 図９Ｅは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｐ）、（ｑ）を示す断面図である。 図９Ｆは、第４の実施形態に係る半導体装置に含まれる半導体チップの製造方法に含まれる工程（ｒ）、（ｓ）を示す断面図である。 図１０は、比較例に係る基準電圧発生回路の一つであるバンドギャップリファレンス回路の構成例を示す図である。 図１１は、比較例に係る半導体チップを示す平面透視図および断面図である。 図１２は、比較例に係るパッケージ状態における半導体装置を示す断面図である。 図１３は、比較例に係る半導体装置のパッケージ応力に関する説明図である。
　（本発明の一態様を得るに至った経緯）
　本発明者らは、「背景技術」の欄において記載した半導体装置に関し、以下の問題が生じることを見出した。
　まず、比較例として、ＳＯＩ基板を用いた基準電圧発生回路について説明する。
　図１０は、比較例にかかる基準電圧発生回路の一つであるバンドギャップリファレンス回路の構成例を示す図である。
　同図において、オペアンプ１００６の出力は抵抗１００３とＮＰＮバイポーラトランジスタ１００１が直列接続された回路と、抵抗１００４とＮＰＮバイポーラトランジスタ１００２と抵抗１００５が直列接続された回路とが並列に接続されている。抵抗１００３はＮＰＮバイポーラトランジスタ１００１のコレクタとベースに接続されている。抵抗１００４はＮＰＮバイポーラトランジスタ１００２のコレクタとベースに接続されている。また、ＮＰＮバイポーラトランジスタ１００１のエミッタは接地されており、ＮＰＮバイポーラトランジスタ１００２のエミッタは抵抗１００５に接続されており、抵抗１００５の他端は接地されている。
　ＮＰＮバイポーラトランジスタ１００１とＮＰＮバイポーラトランジスタ１００２は実際には並列接続された複数個のトランジスタから構成される。ＮＰＮバイポーラトランジスタ１００１とＮＰＮバイポーラトランジスタ１００２を構成するトランジスタの個数比は１：Ｋ（Ｋは自然数）である。Ｋの値や抵抗１００３、１００４、１００５の抵抗値、オペアンプの回路構成等は、バンドギャップリファレンス回路の負荷や電源電圧、プロセススペックに応じて最適化される。バンドギャップリファレンス回路は、周辺温度に依存しない一定電圧を発生する回路であり、ＰＮダイオード接合の温度特性を回路により取り出し、出力端子に基準電圧Ｖｒｅｆとしてシリコンのバンドギャップ電圧（およそ１．２Ｖ程度）を出力する。回路パラメータの最適化により、周辺温度に対する出力電圧の変動を抑えることができるため、半導体装置において、定電圧発生回路や定電流発生回路の参照基準電圧を発生させるために搭載される。
　ＮＰＮバイポーラトランジスタ１００１や１００２として、例えば、図１１に示した構造の半導体チップが使用される。図１１は、比較例に係る半導体チップを示す平面透視図および断面図である。
　図１１の（ａ）は半導体チップの一部分を平面視した透視図である。図１１の（ｂ）は（ａ）の線Ａ－Ａ箇所における断面図である。図１１は、図１０のＮＰＮバイポーラトランジスタ１００２を構成する複数のトランジスタのうちの１つ、または、ＮＰＮバイポーラトランジスタ１００１に対応する。図１１の構造では、ＮＰＮバイポーラトランジスタは、シリコン基板中の埋め込み絶縁層１１０１と絶縁酸化膜１１０２とによって、その周囲から完全に電気的に分離されている。分離されたＮＰＮバイポーラトランジスタの素子領域内にはコレクタとなるＮ型層１１０３がある。Ｎ型層１１０３の中にベースとなるＰ型層１１０４を形成してある。Ｐ型層１１０４の中に濃いＰ型層１１０５を形成してベースコンタクトとする。また、Ｐ型層１１０４の中に濃いＮ型層１１０６を設けてエミッタとする。Ｎ型層１１０３の中に濃いＮ型層１１０７を設けてコレクタコンタクトとする。ベースコンタクトである濃いＰ型層１１０５とコレクタコンタクトである濃いＮ型層１１０７との間にはＳＴＩ（Shallow Trench Isolation）１１０８が形成されている。
　このような構成による素子の完全分離により、支持基板１１０９へのリーク電流が発生しないため、高精度化や信頼性向上を実現できる。特に、車載など高温下になる環境での使用ではこのリーク電流が大きくなるため、ＳＯＩ基板の採用による温度特性の高精度化が重要となる。
　一方、半導体チップは、実装や耐湿性確保のために半導体パッケージに樹脂封止され、図１２に示す構成の半導体装置として使用される。図１２は、比較例に係るパッケージ状態における半導体装置を示す断面図である。図１２のバンドギャップリファレンス回路１２０１は、図１０の基準電圧発生回路に相当する。図１２に示すように、バンドギャップリファレンス回路１２０１を形成した半導体チップ１２０２が、銅の合金から成るリードフレームのアイランド１２０３上に銀のペースト材を介して接着される。半導体チップ１２０２の上面の電極とリードフレームのリード端子１２０４とが、金や銅などのボンディングワイヤ１２０５により接続される。半導体チップ１２０２の周囲はエポキシ樹脂製の樹脂モールド１２０６により覆われている。
　図１２に示す構成の半導体装置では、温度変動を受けた際に、半導体チップ１２０２と樹脂モールド１２０６との間の熱膨張係数の違いにより、半導体チップ１２０２の上面側に熱応力が作用する。また、半導体チップ１２０２とリードフレームのアイランド１２０３との間の熱膨張係数の違いにより、半導体チップ１２０２の下面側に、上面側とは異なる熱応力が作用する。このように、半導体チップ１２０２の上下面にかかる熱応力が不均一となることにより半導体チップ１２０２に大きな応力が発生し、半導体チップ１２０２自体に歪みが生じる。半導体チップ１２０２を構成するシリコン基板に応力が加わると、シリコン結晶の歪みによりピエゾ抵抗効果と言われる抵抗変動が生じ、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタや抵抗などの特性が変動してしまう。その結果、回路パラメータが最適化された特性からずれてしまい、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が大きくなってしまうという不具合が生じる。この問題を解決するために、例えば特許文献１では、高精度なアナログ回路が形成された半導体チップの上下に、同等の熱膨張係数を有する半導体チップを積層する構成を提案している。
　他方、樹脂パッケージ自体の応力による影響について図１３を用いて説明する。図１３は、比較例に係る半導体装置のパッケージ応力に関する説明図である。図１３の（ａ）は樹脂封止前の半導体チップ１２０２を示す。この半導体チップ１２０２は外部から全く応力を受けていない。図１３の（ｂ）は半導体チップ１２０２が樹脂モールド１２０６によって封止された後の半導体装置を示す。リードフレームのアイランド１２０３の上に半導体チップ１２０２が搭載されている。ここで、半導体チップ１２０２は樹脂モールド１２０６から半導体チップ１２０２を圧縮する方向に応力を受け、半導体チップ１２０２には樹脂モールド１２０６による応力で歪みが生じて反りが発生する。図１３の（ｃ）はこの半導体装置をリフローした直後の応力による半導体装置の変化をわかり易いように極端に表現した図である。樹脂モールド１２０６はリフローによって加えられる熱の作用によって更に硬化し、圧縮される。このため、半導体チップ１２０２の歪みは更に大きくなる。先に説明したように、半導体チップ１２０２を構成するシリコン基板に応力が加わると、シリコン結晶の歪みによりピエゾ抵抗効果と言われる抵抗変動が生じ、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタ、ダイオードや抵抗などの特性が変動してしまう。その結果、回路パラメータが最適化された特性からずれてしまい、バンドギャップリファレンス回路の基準電圧のずれや温度に対する基準電圧Ｖｒｅｆの変動が大きくなってしまうという不具合が生じる。この問題を解決するために、特許文献２では、高精度なアナログ回路の上方に厚い金属製の被覆膜を応力緩和層として形成する構成を提案している。
　しかしながら、発明者らがアナログ素子等の特性について詳細に検討したところ、背景技術で説明した課題への対応では解決できない新たな課題として、パッケージを構成する樹脂による応力の経時変化が基準電圧発生回路の長期安定性に大きく影響することがわかってきた。
　図１３の（ｄ）は、図１３の（ｃ）で半導体装置をリフローした後、例えば１０年間使用した後の状態での半導体装置の形状を示す図である。図１３の（ｃ）においてリフローによって一旦硬化した樹脂モールド１２０６は、時間経過や繰り返しの温度変動に伴い硬化が開放され、樹脂封止後の図１３の（ｄ）の状態に近づいていく。つまり、応力による歪が徐々に開放（緩和）されていくことになり、回路パラメータが最適化された特性から製品寿命までの長期使用により徐々に変動し、基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が長期的に安定しないという不具合が生じる。
　図１３の（ｃ）で発生した特性変動は、例えばトリミング機構によりある程度は補正可能であるが、図１３の（ｄ）に示す長期的な特性変動はトリミング機構では補正できない。また、樹脂封止の際の歪みとは逆向きになるため、あらかじめパッケージによる特性変動を相殺するような機構を搭載しておくことも困難である。
　特許文献１に開示された構成では、高精度なアナログ回路が形成された半導体チップの上下に同等の熱膨張係数を有する半導体チップを積層している。これにより、温度変動を受けた場合の半導体チップに印加される応力が半導体チップの上下両面側で均一となり、温度によるアナログ回路の特性変動を低減することはできる。しかし、この構成では、樹脂パッケージ自体の応力を緩和する効果が小さい。上下に半導体チップが積層されているため、アナログ回路が形成された半導体チップに上下の半導体チップの歪みが直接印加されてしまうため、パッケージ樹脂による半導体チップの歪み並びに長期使用による歪みの緩和を抑える効果が小さい。また、この構成では半導体チップが少なくとも３チップ以上必要であり、基板、拡散コスト、組立コストの増加のみならず、チップ間の接続が多いことによる組立歩留低下や信頼性低下を引き起こす。更には、３チップ分の厚みを封止するために、パッケージ樹脂の厚みも厚くする必要があり、樹脂が厚いほどパッケージからの応力も大きくなってしまうため、上下に半導体チップを配置した応力緩和効果を相殺してしまう。
　特許文献２に開示された構成では、高精度なアナログ回路の上部に厚い金属の応力緩和層を形成している。この構成では温度変動を受けた場合に、アナログ回路の上面側の応力を緩和する効果はあるが、下面側の応力を緩和する効果がないことは明らかである。温度変動による応力が上下両面側で不均一となることにより、半導体チップに大きな応力が発生して半導体チップ自体に歪みが生じる。また、パッケージ自体の応力に関しても同様にアナログ回路の上面側の応力を緩和する効果はあるが下面側の応力を緩和できず、全体として、半導体パッケージからの大きな応力を緩和しきれず、半導体チップ自体に歪みが生じて反りが発生する。
　そこで、本発明は上記課題に鑑みてなされたものであり、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能な半導体装置を提供する。
　以下、本発明を実施するための形態について図面を参照しながら説明する。但し、説明が不必要に冗長になるのを避け当業者の理解を容易にするため、例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明等については詳細な説明は省略する場合がある。
　なお、添付図面および以下の説明は当業者が本発明の開示を十分に理解するための一例を提示するものであって、これらによって請求の範囲に記載の主題を限定するものではない。
　（第１の実施形態）
　図１は、第１の実施形態に係る半導体装置３００に含まれる基準電圧発生回路の一つであるバンドギャップリファレンス回路の一例を示す図である。図２は、第１の実施形態に係る半導体装置３００に含まれるバンドギャップリファレンス回路の変形例を示す図である。図３は、第１の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す平面透視図および断面図である。図３は、当該回路を構成する素子の全部ではなく、回路を構成する素子の一例としてＮＰＮバイポーラトランジスタ３０１ａを示している。ＮＰＮバイポーラトランジスタ３０１ａは、図１および図２の基準電圧発生回路を構成する素子の一例であって、ＮＰＮバイポーラトランジスタ１０１を構成する複数のトランジスタのうちの１つ、ＮＰＮバイポーラトランジスタ１０２を構成する複数のトランジスタのうちの１つ、ＮＰＮバイポーラトランジスタ１０２、または、ＮＰＮバイポーラトランジスタ１０１に相当する。
　図１および図２において、オペアンプ１０６の出力には、抵抗１０３とＮＰＮバイポーラトランジスタ１０１とが直列に接続された回路と、抵抗１０４とＮＰＮバイポーラトランジスタ１０２と抵抗１０５とが直列に接続された回路とが並列に接続されている。抵抗１０３はＮＰＮバイポーラトランジスタ１０１のコレクタとベースに接続されている。抵抗１０４はＮＰＮバイポーラトランジスタ１０２のコレクタとベースに接続されている。また、ＮＰＮバイポーラトランジスタ１０１のエミッタは接地されている。ＮＰＮバイポーラトランジスタ１０２のエミッタは抵抗１０５の一端に接続されている。抵抗１０５の他端は接地されている。
　ＮＰＮバイポーラトランジスタ１０１とＮＰＮバイポーラトランジスタ１０２は、実際には並列接続された複数のトランジスタから構成される。ＮＰＮバイポーラトランジスタ１０１と、ＮＰＮバイポーラトランジスタ１０２とは１：Ｋの個数比で構成されている。Ｋの値や抵抗１０３、１０４、１０５の抵抗値、オペアンプ１０６の回路構成等は、バンドギャップリファレンス回路の負荷や電源電圧、プロセススペックに応じて最適化される。バンドギャップリファレンス回路は、周辺温度に依存しない一定電圧を作る回路であり、ＰＮダイオード接合の温度特性を回路により取り出し、出力端子に基準電圧Ｖｒｅｆとしてシリコンのバンドギャップ電圧（およそ１．２Ｖ程度）を出力する。回路パラメータの最適化により、周辺温度に対する出力電圧の変動を抑えることができるため、半導体集積回路装置上において、基準電圧を作るために搭載される。
　ＮＰＮバイポーラトランジスタ１０１はその周囲を絶縁酸化膜１０７に囲まれるとともに直上上方を第１の導電膜で覆われている。この第１の導電膜は、図３の第１の導電膜３１０に相当する。また、図１および図２の絶縁酸化膜１０７は、図３の平面視においてＤＴＩ（Deep Trench Isolation）領域３０２に相当する、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６に相当する。
　同様にＮＰＮバイポーラトランジスタ１０２、または、それを構成する複数のトランジスタのうちの１つは、その周囲を絶縁酸化膜１０８に囲まれるとともに直上上方を第１の導電膜で覆われている。この第１の導電膜は、図３の第１の導電膜３１０に相当する。また、図１および図２の絶縁酸化膜１０８は、図３の平面視においてＤＴＩ領域３０２に相当する、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６に相当する。
　また、抵抗１０３、１０４および１０５はそれらの周囲を絶縁酸化膜１０９に囲まれるとともに直上上方を第１の導電膜で覆われている。この第１の導電膜は、図３の第１の導電膜３１０に相当する。また、図１および図２の絶縁酸化膜１０９は、図３の平面視においてＤＴＩ領域３０２と同様の構造を有し、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６と同様の構造を有する。
　なお、ＮＰＮバイポーラトランジスタ１０１、１０２や抵抗１０３、１０４、１０５などの素子は、それぞれが個別にＤＴＩ領域３０２に囲まれるとともに直上上方を導電膜で覆われていてもよく、複数の素子をまとめてその周囲を絶縁酸化膜に囲まれるとともに直上上方を導電膜で覆われていてもよい。もちろん、バンドギャップリファレンス回路を構成する素子群の全体がその周囲を絶縁酸化膜に囲まれるとともに直上上方を導電膜で覆われていてもよい。
　また、図２に示すように、それぞれの素子を個別にその周囲を絶縁酸化膜で囲み、かつ、バンドギャップリファレンス回路全体を絶縁酸化膜２０１で囲むような多重構造とし、バンドギャップリファレンス回路全体の上部を導電膜で覆っていても構わない。この導電膜は、図３の第１の導電膜３１０と同様の構造を有する。また、図２の絶縁酸化膜２０１は、図３の平面視においてＤＴＩ領域３０２と同様の構造を有し、あるいは、図３の側面視においてＤＴＩ領域３０２、埋め込み絶縁層３１１ｂおよび第１の層間絶縁膜３１６と同様の構造を有する。
　次に、図３に示す半導体チップ３０１は、バンドギャップリファレンス回路の一部分であって、当該回路を構成する素子の一例であるＮＰＮバイポーラトランジスタ３０１ａおよびその周囲を示している。図３の（ａ）はＮＰＮバイポーラトランジスタ３０１ａを含む部分の平面透視図である。図３の（ｂ）は図３の（ａ）の線Ａ－Ａ箇所における断面図である。
　図３に示すように、半導体チップ３０１は、ＳＯＩ基板に含まれる活性層３１１ａ、埋め込み絶縁層３１１ｂおよび支持基板３１１ｃと、第１の層間絶縁膜３１６、保護膜３１７（最上層である場合の上層絶縁膜であっても良いし、中間層である場合の第２の層間絶縁膜であっても良い）とを含む。活性層３１１ａには、回路を構成する素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域およびその周囲の部分が示されている。
　ＮＰＮバイポーラトランジスタ３０１ａは、ＳＯＩ基板に含まれる埋め込み絶縁層３１１ｂとトレンチ（ＤＴＩ：Deep Trench Isolation）構造となる絶縁酸化膜であるＤＴＩ領域３０２によって、その周辺領域から完全に素子分離がなされている。ＤＴＩ領域３０２は、平面視において素子（図３ではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域の周囲全体を取り囲むように活性層３１１ａに形成され、活性層３１１ａの表面から埋め込み絶縁層３１１ｂに達するように形成される。
　また、素子の上方には、第１の導電膜３１０が形成されている。第１の導電膜３１０は、平面視において少なくとも前記素子の形成領域の全体を被覆する形状を有する。なお、第１の導電膜３１０は、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有していてもよい。
　また、ＤＴＩ領域３０２はその内部に第１の空孔３０３が形成されている。第１の空孔３０３は、平面視においてＤＴＩ領域３０２の形状に沿ってＤＴＩ領域３０２内に形成された少なくとも１つの空洞を含み、かつ、平面視において素子の形成領域の周囲を取り囲む。図３の（ａ）では、第１の空孔３０３は、ドーナツ状、より正確には、丸みを帯びた矩形状の１つの空洞から構成される例を示している。第１の空孔３０３の形状は、図３の（ａ）に限らず、複数の空洞から構成されていてもよい。また、第１の空孔３０３は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
　分離された素子内にはコレクタとなるＮ型層３０４があり、Ｎ型層３０４内にベースとなるＰ型層３０５が形成され、さらにＰ型層３０５内にはベースコンタクトとなる濃いＰ型層３０６が形成されている。また、Ｐ型層３０５内にはエミッタとなる濃いＮ型層３０７が形成され、Ｎ型層３０４内のＰ型層３０５から離間した領域にコレクタコンタクトとなる濃いＮ型層３０８が形成されている。また、Ｎ型層３０４の表面とＰ型層３０５の表面との境界に跨るように、ＳＴＩ（Shallow Trench Isolation）３０９が形成されている。また、ＮＰＮバイポーラトランジスタ３０１ａの直上上方には、少なくともＮＰＮバイポーラトランジスタ３０１ａの平面視における上方全体を覆う、半導体基板の活性層３１１ａの厚さよりも厚膜の第１の導電膜３１０が設けられている。また、第１の導電膜３１０は、ＮＰＮバイポーラトランジスタ３０１ａの平面視における上方全体を覆うが、後述する効果を保つ範囲で、一部形成されていない領域があっても構わない。
　このような構成とすることでパッケージにかかる応力がＮＰＮバイポーラトランジスタ３０１ａに及ぼす影響が緩和されるメカニズムについて説明する。
　まず、温度変動を受けた際に、半導体チップ３０１の上面側にかかる熱応力は第１の導電膜３１０によって、また、半導体チップ３０１の下面側にかかる熱応力はＤＴＩ領域３０２内部の第１の空孔３０３により緩和できる。このようにして半導体チップ３０１の上面側および下面側に個別にかかる熱応力の不均一を低減することが可能となり、半導体チップ３０１の歪みを小さくできるため、バンドギャップ回路を構成するＮＰＮバイポーラトランジスタ３０１ａの特性が変動しない。
　また、特性変動が問題となる素子が図１に示す抵抗１０３、１０４および１０５である場合も同様の効果をもたらす。
　その結果、回路パラメータが最適化された特性からずれず、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が抑制できる。
　なお、発明者らは第１の導電膜３１０のような応力緩和膜よりも第１の空孔３０３を有するＤＴＩ領域３０２からなる絶縁酸化膜の方が応力緩和の効果が大きいこと、および半導体チップ３０１の上面側と下面側に印加される熱応力の不均一性を低減するには、第１の導電膜３１０の膜厚を、第１の空孔３０３を有するＤＴＩ領域３０２が形成された活性層３１１ａの膜厚より厚くすることで達成できることを確認した。
　また、半導体チップ３０１をパッケージ内に埋め込んだ際に周囲のパッケージ樹脂によって受ける応力についても、半導体チップ３０１の上面側にかかる応力については第１の導電膜３１０で緩和でき、半導体チップの下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。
　図４は、第１の実施形態に係る半導体装置３００のパッケージ自体の応力の緩和効果を示す説明図である。図４の（ｄ）はリフロー後の半導体チップ３０１の状態をわかり易いように極端に示した半導体チップ３０１箇所の拡大図である。図１３と同様に、図４の（ａ）～（ｃ）に示すように、パッケージ樹脂の応力により半導体チップ３０１に歪みが生じて反りが発生するが、本実施形態では図４の（ｄ）において、領域（Ａ）は、平面視において第１の導電膜３１０、および、ＤＴＩ領域３０２内の第１の空孔３０３がない領域を示す。領域（Ｂ）は、平面視において第１の導電膜３１０の形成される領域、ＤＴＩ領域３０２内の第１の空孔３０３を有する領域、および、ＮＰＮバイポーラトランジスタ３０１ａが形成される領域を示す。領域（Ａ）では図１３と同様に反りが発生しているのに対し、領域（Ｂ）では応力が緩和され、反りが小さいことがわかる。
　また、パッケージとしてみた場合、リフロー後においてＮＰＮバイポーラトランジスタ３０１ａが形成された領域の歪みを小さくできるため、たとえ長期間経過によってパッケージ樹脂の応力緩和が起こっても、ＮＰＮバイポーラトランジスタ３０１ａの形成領域における歪みの変動が小さいため、長期安定性も確保できる。
　以上説明してきたように本実施形態に係る半導体装置３００は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップ３０１と、半導体チップ３０１の周囲を被覆する樹脂モールド４０６とを備えた半導体装置３００であって、ＳＯＩ基板内部の活性層であって回路を構成する素子（例えばＮＰＮバイポーラトランジスタ３０１ａ）が形成された活性層３１１ａと、ＳＯＩ基板内部の埋め込み絶縁層であって活性層３１１ａに接する埋め込み絶縁層３１１ｂと、平面視において素子の形成領域の周囲全体を取り囲むように活性層３１１ａに形成され、前記活性層３１１ａの表面から埋め込み絶縁層３１１ｂに達するＤＴＩ領域３０２と、素子の上方に形成された第１の導電膜３１０とを備える。ＤＴＩ領域３０２はＤＴＩ領域３０２の内部に第１の空孔３０３を有し、第１の導電膜３１０の膜厚は前記活性層３１１ａの厚さよりも厚い。
　この構成によれば、コストや製造工程の増加がなく、アナログ回路に生じる応力を緩和し、温度変動や樹脂封止による特性変動を抑制するとともに、アナログ回路の特性を長期に亘って高精度に安定性を確保することが可能である。
　ここで、第１の空孔３０３は、平面視においてＤＴＩ領域３０２の形状に沿ってＤＴＩ領域３０２内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域の周囲を取り囲んでもよい。
　ここで、第１の導電膜３１０は、平面視において少なくとも素子の形成領域の全体を被覆する形状、または、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有してもよい。
　ここで、第１の空孔３０３は、真空である、または、気体もしくは活性層３１１ａよりもヤング率が小さい物質で満たされていてもよい。
　ここで、上記の素子は、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路および差動アンプのうちの少なくとも１つを含んでいてもよい。
　（第１の実施形態の変形例）
　図５は第１の実施形態の変形例に係る半導体装置３００に含まれる半導体チップを示す平面透視図および断面図である。
　図５の（ａ）は半導体装置３００の一部の平面透視図である。図５の（ｂ）は図５の（ａ）の線Ａ－Ａ箇所における断面図である。
　図５に示す半導体チップ３０１は、図３と比較して、第１の層間絶縁膜３１６中にシールリング５０２が追加されている点が異なる。以下、異なる点を中心に説明する。
　保護膜３１７および第１の層間絶縁膜３１６は、いずれも絶縁膜である。保護膜３１７は半導体チップ３０１を保護するための保護膜でもある。
　第１の層間絶縁膜３１６は、活性層３１１ａと第１の導電膜３１０との間に形成される絶縁膜である。
　シールリング５０２は、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲い、第１の層間絶縁膜３１６に形成される。シールリング５０２は、第１の層間絶縁膜３１６を貫通して活性層３１１ａと第１の導電膜３１０に接してもよい。シールリング５０２は、第１の層間絶縁膜３１６中に形成された２層以上の配線５１３、５１５と、配線に接続される接続導電膜５１２、５１４、５１６とを含む。
　配線５１５の上面は第１の導電膜３１０と接触している。これら接続導電膜５１２、配線５１３、接続導電膜５１４および配線５１５は、いわゆるシールリング構造を形成している。但し、ＤＴＩ領域３０２と接続導電膜５１２とは必ずしも接している必要はない。
　ここで、少なくとも配線５１３と配線５１５は、多層配線構造におけるいずれかの配線層の配線であって、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲うように形成されている。また、接続導電膜５１２、接続導電膜５１４はそれぞれ上下に隣接する配線５１３、配線５１５と接触し、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲全体を囲う溝形状（配線形状）としているが、配線５１３や配線５１５と接触するビア形状としても構わない。但し、接続導電膜５１２および接続導電膜５１４は、連続した配線形状とした方が応力緩和の効果は大きい。なお、接続導電膜５１２、配線５１３、接続導電膜５１４、配線５１５を全て配線形状とする場合は、素子に接続される回路配線が通る箇所だけ、シールリング５０２に適宜開口部を設けた構造とすればよい。
　本変形例では、このように下方の活性層３１１ａと上方の第１の導電膜３１０とを積層構造のシールリング５０２によって接続し、ＮＰＮバイポーラトランジスタ３０１ａの周囲上方の全体を囲む構造となっている。
　このような構成では、第１の実施形態で示した緩和効果に加え、活性層３１１ａと第１の導電膜３１０に接する複数の積層された導電膜構造による支柱効果により、図４の（ｄ）に示した素子が形成された領域（Ｂ）の歪みを更に低減することができる。
　また、この支柱効果は、シールリング５０２による支柱の底面が素子（ＮＰＮバイポーラトランジスタ３０１ａ等）とＤＴＩ領域３０２との間の位置に配置されることで最大限の効果を生む。この配置により、第１の導電膜３１０とシールリング５０２の支柱自体が応力によって歪むのを抑制し、逆にＤＴＩ領域３０２内の第１の空孔３０３が歪むことによって、シールリング５０２の支柱より外側の応力を緩和する役割を果たす。
　また、バリエーションとして、シールリング５０２支柱が素子を多重に囲む構造やＤＴＩ領域３０２が素子を多重に囲む構造の方が効果は大きいが、逆にチップサイズが大きくなるため、応力緩和の要求レベルと１ウエハ当たりの半導体チップ３０１の取れ数との兼ね合いで適切な構造を選択すればよい。
　以上説明してきたように本変形例に係る半導体装置３００は、活性層３１１ａと第１の導電膜３１０との間に形成された第１の層間絶縁膜３１６と、第１の層間絶縁膜３１６を貫通して活性層３１１ａと第１の導電膜３１０に接するシールリング５０２とをさらに備え、シールリング５０２は、平面視において素子の周囲全体を取り囲む。
　この構成によれば、上記の支柱効果によって半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
　ここで、シールリング５０２は、第１の層間絶縁膜３１６中に形成された２層以上の配線５１３、５１５と、２層以上の配線５１３、５１５同士を接続する導電膜（例えば接続導電膜５１４）とを含んでもよい。
　（第２の実施形態）
　図６は第２の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す変面透視図と断面図である。
　図６の（ａ）は半導体チップの一部の平面透視図である。図６の（ｂ）は図６の（ａ）の線Ａ－Ａ箇所における断面図である。
　図６に示す半導体チップ３０１は、図５と比較して、第１の導電膜３１０の形状及び保保護膜３１７の形状が異なっている点、第２の導電膜６１０が追加された点、および、第２の空孔６１１が追加された点とが異なっている。そこで、以下ではこの相違点を中心に説明する。
　第１の導電膜３１０は、平面視において素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域の周囲全体を取り囲む形状を有する。
　保護膜３１７は、第１の導電膜３１０、第２の導電膜６１０、第２の空孔６１１を被覆する形状を有している。
　第２の導電膜６１０は、第１の導電膜３１０と同層に形成され、平面視において第１の導電膜３１０の周囲全体を取り囲むように形成されている。
　上記の保護膜３１７は、第１の導電膜３１０と第２の導電膜６１０との間に第２の空孔６１１を有している。
　本実施形態では半導体チップ３０１は、第１の導電膜３１０および第２の導電膜６１０を含む少なくとも２本以上の複数本の配線形状を示し、それらはＮＰＮバイポーラトランジスタ３０１ａの上方において、ＮＰＮバイポーラトランジスタ３０１ａの周囲を取り囲む２重以上のリング形状となっている。但し、必ずしもリング形状に限定されるわけではなく、ＮＰＮバイポーラトランジスタ３０１ａの上方にランダムに配置されていても構わない。
　また、２重以上のリング形状の導電膜間を埋める保護膜３１７には第２の空孔６１１が形成されている。第２の空孔６１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかである。
　さらに、第２の導電膜６１０の厚さは半導体基板の活性層３１１ａの膜厚よりも厚い。
　このような構成とすることで半導体装置３００のパッケージにかかる応力がＮＰＮバイポーラトランジスタ３０１ａに及ぼす影響が緩和されるメカニズムについて説明する。
　まず、温度変動を受けた際に、半導体チップ３０１の上面側にかかる熱応力は第２の空孔６１１によって、また、半導体チップ３０１の下面側にかかる熱応力はＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。このようにして半導体チップ３０１の上面側および下面側に個別にかかる熱応力の不均一を低減することが可能となり、半導体チップ３０１の歪みを小さくできるため、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタ３０１ａの特性が変動しない。また、特性変動が問題となる素子が抵抗１０３、１０４および１０５である場合も同様の効果をもたらす。
　その結果、回路パラメータが最適化された特性からずれず、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が抑制できる。
　なお、発明者らは半導体チップ３０１の上面側と下面側に印加される熱応力の不均一性を低減するには、第２の導電膜６１０の膜厚を、第１の空孔３０３を有するＤＴＩ領域３０２が形成された活性層３１１ａの膜厚より厚くすることで、第２の空孔６１１を第１の空孔３０３よりも大きくすることができるために、容易に達成できることを確認した。
　また、半導体チップ３０１をパッケージ内に埋め込んだ際に周囲のパッケージ樹脂によって受ける応力についても、半導体チップ３０１の上面側にかかる応力については第２の空孔６１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。
　なお、ＮＰＮバイポーラトランジスタ３０１ａが形成された領域の歪みを低減するために、平面視において、第２の空孔６１１はＮＰＮバイポーラトランジスタ３０１ａより外側に配置されることが好ましく、さらに多重構造であることがより好ましい。
　但し、第２の空孔６１１は必須の構成ではなく、第１の導電膜３１０と第２の導電膜６１０間を埋める保護膜３１７として応力緩和効果の高い絶縁膜を選択すれば、第２の空孔６１１と同様の効果をもたらす。
　以上説明してきたように本実施形態に係る半導体装置３００は、第１の導電膜３１０と同層に形成され、平面視において第１の導電膜３１０の周囲全体を取り囲むように形成された第２の導電膜６１０と、第１の導電膜３１０と前記第２の導電膜６１０との間を埋める保護膜３１７とをさらに備え、保護膜３１７は、第１の導電膜３１０と第２の導電膜６１０との間に第２の空孔６１１を有している。
　この構成によれば、半導体チップ３０１をパッケージ化する際に周囲のパッケージ樹脂によって受ける応力について、半導体チップ３０１の上面側にかかる応力については第２の空孔６１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。これによって、半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
　ここで、第２の空孔６１１は、平面視において第１の導電膜３１０の外形に沿って第１の導電膜３１０と第２の導電膜６１０との間に形成された少なくとも１つの空洞を含み、かつ、平面視において第１の導電膜３１０の周囲を取り囲んでもよい。
　ここで、側面視において第２の空孔６１１の上下方向の大きさは第１の空孔３０３の上下方向の大きさよりも大きくてもよい。
　また、本実施形態に係る半導体装置３００は、素子の上方に、第１の導電膜３１０と同層に形成された第２の導電膜６１０を備え、第２の導電膜６１０の膜厚は、活性層３１１ａの厚さよりも厚い。
　ここで、第１の導電膜３１０と第２の導電膜６１０との間を埋める保護膜３１７をさらに備え、保護膜３１７は、第１の導電膜３１０と第２の導電膜６１０との間に第２の空孔６１１を有し、側面視において第２の空孔６１１の上下方向の大きさは第１の空孔３０３の上下方向の大きさよりも大きくてもよい。
　ここで、第１の導電膜３１０は、平面視において素子の形成領域の周囲全体を取り囲むように形成されていてもよい。
　ここで、第２の空孔６１１は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされていてもよい。
　（第３の実施形態）
　図７は第３の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す平面透視図および断面図である。
　図７の（ａ）は半導体チップ３０１の一部の平面透視図である。図７の（ｂ）は図７の（ａ）の線Ａ－Ａ箇所における断面図である。
　図７の半導体チップ３０１は、図５と比較して、第１の導電膜３１０の形状が異なっている点と、第１の導電膜３１０内に第２の空孔７１１を備える点とが異なっている。そこで、以下ではこの相違点を中心に説明する。
　第１の導電膜３１０は、平面視において素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の形成領域の周囲全体を取り囲むリング形状を有する。但し、必ずしもリング形状に限定されるわけではなく、ＮＰＮバイポーラトランジスタ７００の上方にランダムに配置されていても構わない。
　また、第１の導電膜３１０はその内部に第２の空孔７１１を有する。第２の空孔７１１は、平面視において第１の導電膜３１０の形状に沿って第１の導電膜３１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において素子の形成領域を取り囲む。第２の空孔７１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかである。
　さらに、第１の導電膜３１０の厚さは活性層３１１ａより厚い。
　このような構成とすることで半導体装置３００のパッケージにかかる応力がＮＰＮバイポーラトランジスタ３０１ａに及ぼす影響が緩和されるメカニズムについて説明する。
　温度変動を受けた際に、半導体チップ３０１の上面側の熱応力を第２の空孔７１１で、下面側の熱応力をＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。このように、半導体チップ３０１にかかる熱応力の不均一を低減することにより、半導体チップ３０１の歪みを小さくでき、バンドギャップリファレンス回路を構成するＮＰＮバイポーラトランジスタ３０１ａや抵抗などの特性が変動しない。また、特性変動が問題となる素子が抵抗１０３、１０４および１０５である場合も同様の効果をもたらす。
　その結果、回路パラメータが最適化された特性からずれず、バンドギャップリファレンス回路の基準電圧Ｖｒｅｆのずれや温度に対する基準電圧Ｖｒｅｆの変動が抑制できる。
　なお、発明者らは半導体チップ３０１の上面側と下面側に印加される熱応力の不均一性を低減するには、第１の導電膜３１０の膜厚を、第１の空孔３０３を有するＤＴＩ領域３０２が形成された活性層３１１ａの膜厚より厚くすることで、第２の空孔７１１を第１の空孔３０３よりも大きくすることができるために、容易に達成できることを確認した。
　また、半導体チップ３０１をパッケージ内に埋め込んだ際に周囲のパッケージ樹脂によって受ける応力についても、半導体チップ３０１の上面側にかかる応力については第２の空孔７１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。
　なお、ＮＰＮバイポーラトランジスタ３０１ａが形成された領域の歪みを低減するために、平面視において、第２の空孔７１１はＮＰＮバイポーラトランジスタ３０１ａより外側に配置されることが好ましく、さらに多重構造であることがより好ましい。
　以上説明してきたように本変形例に係る半導体装置３００において、第１の導電膜３１０は、第１の導電膜３１０の内部に第２の空孔７１１を有している。
　この構成によれば、半導体チップ３０１をパッケージ化する際に周囲のパッケージ樹脂によって受ける応力について、半導体チップ３０１の上面側にかかる応力については第２の空孔７１１で緩和でき、半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。これによって、半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
　ここで、第１の導電膜３１０は、平面視において素子の形成領域の周囲全体を取り囲むように形成されており、第２の空孔７１１は、平面視において第１の導電膜３１０の形状に沿って第１の導電膜３１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において素子の形成領域を取り囲んでもよい。
　ここで、第２の空孔７１１は、真空である、または、気体もしくは活性層３１１ａよりもヤング率が小さい物質で満たされていてもよい。
　（第４の実施形態）
　図８は、第４の実施形態に係る半導体装置３００に含まれる半導体チップ３０１を示す平面透視図および断面図である。
　図８の（ａ）は半導体チップ３０１の一部の平面透視図である。図８の（ｂ）は図８の（ａ）の線Ａ－Ａ箇所における断面図である。
　図８に示す半導体チップ３０１は、図６と比較して、第１の導電膜３１０の形状が異なる点と、第２の導電膜６１０内に第３の空孔８１１を備える点とが異なる。以下、異なる点を中心に説明する。
　第１の導電膜３１０は、平面視において少なくとも素子の形成領域の全体を被覆する形状を有する。
　第２の導電膜６１０は、第２の導電膜６１０の内部に第３の空孔８１１を有している。第３の空孔８１１は、平面視において第２の導電膜６１０の形状に沿って第２の導電膜６１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において第２の空孔６１１の周囲を取り囲む。
　本実施形態では上記した３つの実施形態における効果を併せ持つことができる。
　以上説明してきたように本実施形態に係る半導体装置３００は、第２の導電膜６１０は、第２の導電膜６１０の内部に第３の空孔８１１を有している。
　この構成によれば、半導体チップ３０１をパッケージ化する際に周囲のパッケージ樹脂によって受ける応力について、半導体チップ３０１の上面側にかかる応力については第２の空孔６１１および第３の空孔８１１で緩和できる。半導体チップ３０１の下面側にかかる応力についてはＤＴＩ領域３０２内の第１の空孔３０３により緩和できる。これによって、半導体チップ３０１の素子形成領域の歪みを更に低減することができる。
　ここで、第３の空孔８１１は、平面視において第２の導電膜６１０の形状に沿って第２の導電膜６１０内に形成された少なくとも１つの空洞を含み、かつ、平面視において第２の空孔６１１の周囲を取り囲んでもよい。
　ここで、第３の空孔８１１は、真空である、または、気体もしくは活性層３１１ａよりもヤング率が小さい物質で満たされていてもよい。
　つづいて、半導体装置３００の製造方法について、第４の実施形態において説明した半導体装置３００の製造方法を代表例として取り上げて説明する。
　なお、第４の実施形態に示す半導体装置３００の構造は各実施形態における半導体装置の構造をほぼ全て網羅している。そのため、各実施形態の製造方法については、本実施形態の説明から不要な構造の製造工程について適宜削除すれば製造可能である。
　図９Ａ～図９Ｆの（ａ）～（ｓ）は、図８に示した半導体装置３００の製造方法に含まれる工程を示す断面図を示す。
　まず、図９Ａの（ａ）に示すように、支持基板３１１ｃと活性層３１１ａとの間に埋め込み絶縁層３１１ｂを有するＳＯＩ基板を準備する。活性層３１１ａの膜厚は例えば１～１０μｍ程度とすればよい。
　次に、図９Ａの（ｂ）に示すように、例えばフォトリソグラフィー技術、イオン注入技術などを用いて、活性層３１１ａの上部にＮＰＮバイポーラトランジスタ３０１ａを形成する。
　次に、図９Ａの（ｃ）に示すように、例えばフォトリソグラフィー技術を用いて、平面視において、ＮＰＮバイポーラトランジスタ３０１ａの周囲全体を取り囲む所定領域に、開口溝９０５がパターニングされたフォトレジストを形成する。ここでは、ＮＰＮバイポーラトランジスタ３０１ａの周囲全体を取り囲むＳＴＩが形成された領域の直上に開口溝９０５を形成しているが、ＳＴＩ上に限定されるものではない。
　次に、図９Ａの（ｄ）に示すように、例えばエッチング技術を用いて、活性層３１１ａの所定領域に、下層の埋め込み絶縁層３１１ｂに到達する溝部９０６を形成する。具体的には、所定領域にフォトリソグラフィー法で形成したフォトレジストをマスクとして、埋め込み絶縁層３１１ｂが露出するまで活性層３１１ａをドライエッチ法で除去することで溝部９０６を形成する。溝部９０６は、素子（ここではＮＰＮバイポーラトランジスタ３０１ａ）の周囲全体を取り囲む形状とする。この溝部９０６の幅は例えば０．３～１．０μｍとすればよい。なお、活性層３１１ａ上にあらかじめ絶縁膜を形成し、例えばフォトリソグラフィー法及びドライエッチング法を用いて絶縁膜の所定領域を除去し、残存する絶縁膜をドライエッチングのハードマスクとして活性層３１１ａを除去して埋め込み絶縁層３１１ｂに到達する溝部９０６を形成してもよい。
　次に、図９Ｂの（ｅ）に示すように、例えばＣＶＤ法を用いて、溝部９０６内を充填するように活性層３１１ａ上に第１の絶縁膜９０７を形成する。この際、あらかじめ溝部９０６の幅を狭く設定しておくことにより、溝部９０６内が第１の絶縁膜９０７で完全に充填される前に溝部９０６の上部を第１の絶縁膜９０７で塞ぐことが可能である。この結果、溝部９０６内に意図的に第１の空孔３０３を有する絶縁酸化膜を形成することができる。この絶縁酸化膜はＤＴＩ領域３０２を形成する。あるいは、第１の絶縁膜９０７をカバレッジの悪い成膜条件で成膜しても、溝部９０６内に意図的に第１の空孔３０３を有する絶縁酸化膜（つまりＤＴＩ領域３０２）を形成することができる。第１の空孔３０３は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
　さらに別の方法として、溝部９０６内に露出した活性層３１１ａを構成するシリコンを熱酸化し、溝部９０６の内壁に沿って絶縁膜を形成した後、例えばＣＶＤ法またはスパッタ法を用いて溝部９０６を導電膜で充填しても構わない。この場合でも、あらかじめ溝部９０６の幅を狭く設定しておくことにより、溝部９０６内が導電膜で完全に充填される前に溝部９０６の上部を導電膜で塞ぐことが可能である。この結果、溝部９０６内に意図的に第１の空孔３０３を形成することができる。あるいは、導電膜をカバレッジの悪い成膜条件で成膜しても、溝部９０６内に意図的に第１の空孔３０３を形成することができる。
　次に、図９Ｂの（ｆ）に示すように、活性層３１１ａの表面を露出するように、例えばフォトリソグラフィー法及びエッチング法を用いて、活性層３１１ａの所定領域の第１の絶縁膜９０７を除去し、溝部９０６内に第１の空孔３０３を有する絶縁酸化膜であるＤＴＩ領域３０２を形成する。これにより、ＮＰＮバイポーラトランジスタは下方が埋め込み絶縁層３１１ｂで覆われ、側方の周囲全体が絶縁酸化膜であるＤＴＩ領域３０２で覆われることによって、その周囲外方に形成された他の素子及び支持基板３１１ｃと電気的に完全に分離される。なお、所定領域は、溝部９０６を覆う領域以外の領域としている。これにより、ＤＴＩ領域３０２の直上に第１の絶縁膜９０７を薄く残している。
　次に、図９Ｂの（ｇ）に示すように、活性層３１１ａの上方全体を覆うように、例えばＣＶＤ法を用いて絶縁膜を形成し、引き続き例えばＣＭＰ法を用いてこの絶縁膜を研磨して表面を平坦化することにより、層間絶縁膜３１６ａを形成する。
　次に、図９Ｂの（ｈ）に示すように、例えばフォトリソグラフィー法及びドライエッチング法を用いて、ＮＰＮバイポーラトランジスタ３０１ａの周囲を囲むように層間絶縁膜３１６ａを貫通する溝形状の開口部９１１を形成する。なお、開口部９１１は横方向に連続しており、平面視でＮＰＮバイポーラトランジスタ３０１ａの形成領域の周囲全体を囲う溝である。
　次に、図９Ｃの（ｉ）に示すように、例えばＣＶＤ法またはスパッタ法を用いて、開口部９１１内を充填すると共に層間絶縁膜３１６ａ上に例えばタングステン膜からなる導電膜を形成した後、開口部９１１内以外の導電膜を例えばＣＭＰ法及びドライエッチング法を用いて除去する。これにより、開口部９１１内に導電膜が埋め込まれた接続導電膜５１２を形成する。なお、接続導電膜５１２は、活性層３１１ａの所定領域と上層に形成される配線層の配線とを接続するコンタクトプラグと同時に形成すれば、製造工程および製造コストの増加を防止することができる。
　次に、図９Ｃの（ｊ）に示すように、層間絶縁膜３１６ａの表面に露出する接続導電膜５１２を覆うように、例えばアルミニウム膜からなる導電膜を形成した後、例えばフォトリソグラフィー法とドライエッチング法を用いて導電膜の不要な部分を除去し、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲むように、配線５１３を形成する。なお、配線５１３は配線層の他の配線と同時に形成すれば、製造工程および製造コストの増加を防止することができる。
　次に、図９Ｃの（ｋ）に示すように、層間絶縁膜３１６ａ上に配線５１３の周囲を覆うように、例えばＣＶＤ法を用いて絶縁膜を形成した後、例えばＣＭＰ法を用いて研磨を行うことで表面を平坦にすることにより層間絶縁膜３１６ｂを形成する。続いて、例えばフォトリソグラフィー法及びドライエッチング法を用いて、層間絶縁膜３１６ｂを貫通し、配線５１３に到達する開口部を形成する。
　続いて、例えばＣＶＤ法またはスパッタ法を用いて、開口部内を充填すると共に層間絶縁膜３１６ｂ上に例えばタングステン膜からなる導電膜を形成した後、開口部内以外の導電膜を例えばＣＭＰ法及びドライエッチング法を用いて除去する。これにより、開口部内に導電膜が埋め込まれた接続導電膜５１４を形成する。なお、接続導電膜５１４は、下層の配線と上層に形成される配線とを接続するコンタクトプラグと同時に形成すれば、製造工程および製造コストの増加を防止することができる。
　続いて、層間絶縁膜３１６ｂの表面に露出する接続導電膜５１４を覆うように、例えばアルミニウム膜からなる導電膜を形成した後、例えばフォトリソグラフィー法とドライエッチング法を用いて導電膜の不要な部分を除去し、平面視においてＮＰＮバイポーラトランジスタ３０１ａの周囲を囲むように、配線５１５を形成する。なお、配線５１５は他の配線と同時に形成すれば、製造工程および製造コストの増加を防止することができる。
　次に、図９Ｃの（ｌ）に示すように、層間絶縁膜３１６ｂ上に配線５１５の周囲を覆うように、例えばＣＶＤ法を用いて絶縁膜を形成した後、例えばＣＭＰ法を用いて研磨を行うことで表面を平坦にして層間絶縁膜３１６ｃを形成する。
　次に、図９Ｄの（ｍ）に示すように、例えばフォトリソグラフィー法及びドライエッチング法を用いて、層間絶縁膜３１６ｃを貫通し、配線５１５に到達する開口部９１８を形成する。
　次に、図９Ｄの（ｎ）に示すように、例えばスパッタ法を用いて、開口部９１８の内壁と底面、および層間絶縁膜３１６ｃ上にメッキのシード膜となるＣｕ、ＴｉあるいはＴａ、またはそれを含む化合物からなる導電膜９１９を成膜する。
　次に、図９Ｄの（ｏ）に示すように、導電膜９１９上にフォトレジストを塗布し、厚膜配線を形成する領域のレジストを例えばリソグラフィ法を用いて除去し、レジストパターン９２０を形成する。このレジストパターン９２０は、平面視において開口部９１８を含むＮＰＮバイポーラトランジスタ３０１ａの直上上方の領域全体に第１の開口部９２１を形成すると共に、第１の開口部９２１の外側に第１の開口部９２１から離間して第１の開口部９２１の周囲を取り囲むように第２の開口部９２２を形成する。
　次に、図９Ｅの（ｐ）に示すように、電解メッキ法を用いて、シードとなる導電膜９１９上に厚膜の第１の導電膜３１０を第１の開口部９２１内に成長すると共に、厚膜の第２の導電膜６１０を第２の開口部９２２内に成長する。
　第１の導電膜３１０、第２の導電膜６１０の膜厚はメッキ時間の調整により、活性層３１１ａの膜厚より厚く、例えば、３～３０μｍの膜厚に形成する。また、このとき、あらかじめ第２の開口部９２２の幅を小さく設定しておけば、厚膜配線となる第２の導電膜６１０内に第３の空孔８１１を意図的に形成できる。また、メッキの成長条件を変更することでも第３の空孔８１１を意図的に形成できる。なお、第３の空孔８１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
　次に、図９Ｅの（ｑ）に示すように、レジストパターン９２０を構成するフォトレジストをアッシング及び洗浄により除去し、第１の導電膜３１０および第３の空孔８１１を内包する第２の導電膜６１０を形成する。
　次に、図９Ｆの（ｒ）に示すように、例えばエッチング法を用いて、表面に残存する不要なシード膜である導電膜９１９を除去する。
　次に、図９Ｆの（ｓ）に示すように、厚膜配線となる第１の導電膜３１０および第２の導電膜６１０上を含む層間絶縁膜３１６ｃ上に、例えばＣＶＤ法を用いて、酸化膜あるいは窒化膜などの絶縁膜またはポリイミドなどの樹脂膜からなる保護膜３１７を形成する。このとき、あらかじめ第１の導電膜３１０と第２の導電膜６１０との間の幅を小さく設定することで、第１の導電膜３１０と第２の導電膜６１０との間に容易に第２の空孔６１１を形成することができる。また、保護膜３１７の形成時にカバレッジの悪い成膜条件を使用することでも容易に第２の空孔６１１を形成することができる。なお、第２の空孔６１１は、真空状態、あるいは気体か半導体基板とは異なる組成のヤング率の低い物質で充填されているかのいずれかであることが好ましい。
　以上説明してきたように本実施形態における半導体装置３００の製造方法は、回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップ３０１と、半導体チップ３０１の周囲を被覆する樹脂モールド４０６とを備えた半導体装置３００の製造方法であって、活性層と埋め込み絶縁層とを含むＳＯＩ基板を準備する工程（図９Ａの（ａ））と、活性層に回路を構成する素子を形成する工程（図９Ａの（ｂ））と、素子の形成領域の周囲全体を囲むように活性層を貫通する溝を形成する工程（図９Ａの（ｄ））と、活性層上に第１の絶縁膜を形成しつつ、かつ、第１の絶縁膜で溝部が完全に充填される前に前記溝部を塞ぐことによって溝部に第１の空孔を形成する工程（図９Ｂの（ｅ））と、活性層の上方に、活性層の膜厚よりも厚い膜厚を有する第１の導電層を形成する工程（図９Ｅの（ｐ））とを有する。
　以上の実施形態においては、基準電圧発生回路として、バイポーラトランジスタと抵抗を用いた構成を説明したが、これら以外に、例えば、ツェナーダイオードを用いた基準電圧発生回路など、高い精度が要求されるアナログ回路や回路同士の差異が同等であることが要求される場合において、本発明の構成が有効に機能する。
　なお、全実施形態を通じて、本発明の適用で特に効果がもたらされる素子としては、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路、差動アンプまたはそれらの組合せを例示することができる。
　以上、複数の態様に係る半導体装置およびその製造方法について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
　本開示の半導体装置は、特に、電池の計測やセンサーの計測を必要とする、電気自動車、ハイブリット自動車、モバイル機器、メータ機器など多岐に渡る商品への利用において有用である。
１０１、１０２、３０１ａ　ＮＰＮバイポーラトランジスタ
１０３、１０４、１０５　抵抗
１０６　オペアンプ
１０７、１０８、１０９、２０１　絶縁酸化膜
３００　半導体装置
３０１　半導体チップ
３０２　ＤＴＩ領域
３０３　第１の空孔
３０４　Ｎ型層
３０５　Ｐ型層
３０６　濃いＰ型層
３０７、３０８　濃いＮ型層
３１０　第１の導電膜
３１１ａ　活性層
３１１ｂ　埋め込み絶縁層
３１１ｃ　支持基板
３１６　第１の層間絶縁膜
３１６ａ、３１６ｂ、３１６ｃ　層間絶縁膜
３１７　保護膜
４０６　樹脂モールド
５０２　シールリング
５１２、５１４、５１６　接続導電膜
５１３、５１５　配線
６１０　導電膜
６１１、７１１　第２の空孔
８１１　第３の空孔

Claims (20)

  1. 　回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置であって、
    　前記ＳＯＩ基板内部の活性層であって前記回路を構成する素子が形成された活性層と、
    　前記ＳＯＩ基板内部の埋め込み絶縁層であって前記活性層に接する埋め込み絶縁層と、
    　平面視において前記素子の形成領域の周囲全体を取り囲むように前記活性層に形成され、前記活性層の表面から前記埋め込み絶縁層に達するＤＴＩ（Deep Trench Isolation）領域と、
    　前記素子の上方に形成された第１の導電膜とを備え、
    　前記ＤＴＩ領域は前記ＤＴＩ領域の内部に第１の空孔を有し、
    　前記第１の導電膜の膜厚は前記活性層の厚さよりも厚い
    半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の空孔は、平面視において前記ＤＴＩ領域の形状に沿って前記ＤＴＩ領域内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域の周囲を取り囲む
    半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　前記第１の導電膜は、平面視において少なくとも前記素子の形成領域の全体を被覆する形状、または、平面視において前記素子の形成領域の周囲全体を取り囲む形状を有する
    半導体装置。
  4. 　請求項１～３のうちのいずれか１項に記載の半導体装置において、
    　前記活性層と前記第１の導電膜との間に形成された第１の層間絶縁膜と、
    　前記第１の層間絶縁膜を貫通して前記活性層と前記第１の導電膜に接するシールリングとをさらに備え、
    　前記シールリングは、平面視において前記素子の周囲全体を取り囲む
    半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記シールリングは、前記第１の層間絶縁膜中に形成された２層以上の配線と、前記２層以上の配線同士を接続する導電膜とを含む
    半導体装置。
  6. 　請求項１～５のうちのいずれか１項に記載の半導体装置において、
    　前記第１の導電膜と同層に形成され、平面視において前記第１の導電膜の周囲全体を取り囲むように形成された第２の導電膜と、
    　前記第１の導電膜と前記第２の導電膜との間を埋める保護膜とをさらに備え、
    　前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有している
    半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記第２の空孔は、平面視において前記第１の導電膜の外形に沿って前記第１の導電膜と前記第２の導電膜との間に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第１の導電膜の周囲を取り囲む
    半導体装置。
  8. 　請求項６または７に記載の半導体装置において、
    　側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きい
    半導体装置。
  9. 　請求項６、７または８に記載の半導体装置において、
    　前記第２の導電膜は、前記第２の導電膜の内部に第３の空孔を有している
    半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第３の空孔は、平面視において前記第２の導電膜の形状に沿って前記第２の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記第２の空孔の周囲を取り囲む
    半導体装置。
  11. 　請求項１～５のうちのいずれか１項に記載の半導体装置において、
    　前記素子の上方に、前記第１の導電膜と同層に形成された第２の導電膜を備え、
    　前記第２の導電膜の膜厚は、前記活性層の厚さよりも厚い
    半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記第１の導電膜と前記第２の導電膜との間を埋める保護膜をさらに備え、
    　前記保護膜は、前記第１の導電膜と前記第２の導電膜との間に第２の空孔を有し、
    　側面視において前記第２の空孔の上下方向の大きさは前記第１の空孔の上下方向の大きさよりも大きい
    半導体装置。
  13. 　請求項６～１０のうちのいずれか１項に記載の半導体装置において、
    　前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されている
    半導体装置。
  14. 　請求項１～５のうちのいずれか１項に記載の半導体装置において、
    　前記第１の導電膜は、前記第１の導電膜の内部に第２の空孔を有している
    半導体装置。
  15. 　請求項１４に記載の半導体装置において、
    　前記第１の導電膜は、平面視において前記素子の形成領域の周囲全体を取り囲むように形成されており、
    　前記第２の空孔は、平面視において前記第１の導電膜の形状に沿って前記第１の導電膜内に形成された少なくとも１つの空洞を含み、かつ、平面視において前記素子の形成領域を取り囲む
    半導体装置。
  16. 　請求項１～１５のうちのいずれか１項に記載の半導体装置において、
    　前記第１の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされている
    半導体装置。
  17. 　請求項６～１０、１２、１４、１５のうちのいずれか１項に記載の半導体装置において、
    　前記第２の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされている
    半導体装置。
  18. 　請求項９または１０に記載の半導体装置において、
    　前記第３の空孔は、真空である、または、気体もしくは前記活性層よりもヤング率が小さい物質で満たされている
    半導体装置。
  19. 　請求項１～１８のうちのいずれか１項に記載の半導体装置において、
    　前記素子は、トランジスタ、ダイオード、抵抗、アナログ回路、基準電圧発生回路、カレントミラー回路および差動アンプのうちの少なくとも１つを含む
    半導体装置。
  20. 　回路を搭載するＳＯＩ（Silicon on Insulator）基板を有する半導体チップと、前記半導体チップの周囲を被覆する樹脂モールドとを備えた半導体装置の製造方法であって、
    　活性層と埋め込み絶縁層とを含む前記ＳＯＩ基板を準備する工程と、
    　前記活性層に、回路を構成する素子を形成する工程と、
    　前記素子の形成領域の周囲全体を囲むように活性層を貫通する溝を形成する工程と、
    　前記活性層上に第１の絶縁膜を形成しつつ、かつ、第１の絶縁膜で前記溝部が完全に充填される前に前記溝部を塞ぐことによって前記溝部に第１の空孔を形成する工程と、
    　前記活性層の上方に、前記活性層の膜厚よりも厚い膜厚を有する第１の導電層を形成する工程とを有する
    半導体装置の製造方法。
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