CN110301037A - 三维存储器结构及其制造方法 - Google Patents

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Abstract

提供了一种三维(3D)存储器结构及其制造方法。该方法包括以下步骤。在衬底的第一区域上形成3D存储器单元。在衬底的第一区域和第二区域上形成第一绝缘层。对第一绝缘层执行第一平坦化工艺。在第一平坦化工艺之后，第一区域上的第一绝缘层的顶面和第二区域上的第一绝缘层的顶面是共面的。在第一平坦化工艺之后，在第二区域上形成***电路。可以避免形成3D存储器单元的过程对***电路的影响。因此可以增强3D存储器结构的制造产量、电性能和可靠性。

Description

三维存储器结构及其制造方法
相关申请的交叉引用
本申请要求享有于2017年11月23日提交的中国专利申请No.201711185087.4的优先权，其全部内容通过引用的方式合并于此。
技术领域
本公开内容涉及一种三维(3D)存储器结构及其制造方法，具体而言，涉及一种包括3D存储器单元和***电路的3D存储器结构及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制信号进出存储器阵列的***设备。请参考图1。图1是示出传统3D存储器结构的示意图。如图1所示，3D存储器单元930和***电路920设置在衬底910上。3D存储器单元930的结构与***电路920的结构不同，并且它们必须分开制造。通常，在形成3D存储器单元930的步骤之前，在衬底910上形成***电路920。然而，存在由该工艺顺序引起的一些问题。例如，当形成3D存储器单元930需要热处理和/或热加工时，***电路920的电性能将受到热处理和/或热加工的影响，并且制造产量可能相应地降低。另外，在用于形成3D存储器单元930的过程中使用的诸如氢或其他等离子体和/或气体的材料可以扩散到***电路920中，并且可以相应地影响3D存储器结构的可靠性。另外，当***电路920的底部和3D存储器单元930的底部基本上设置在衬底910上方的相同水平面时，***电路920的底部与3D存储器单元930的底部之间的高度差由于结构和工艺差异将是相当大的，并且由于一些接触孔的纵横比太高，因此形成互连结构将更加困难。
发明内容
在本公开内容中提供了一种三维(3D)存储器结构及其制造方法。在衬底上形成3D存储器单元之后，在衬底上形成***电路，在衬底和3D存储器单元上形成第一绝缘层，并平坦化第一绝缘层。因此，可以避免形成3D存储器单元的过程对***电路的影响，例如过程中使用的热处理、等离子体和/或气体的影响。因此可以提高3D存储器结构的制造产量、电性能和可靠性。
根据本公开内容的实施例，提供了一种3D存储器结构的制造方法。制造方法包括以下步骤。提供衬底，并且在衬底上限定第一区域和第二区域。在衬底的第一区域上形成3D存储器单元。在形成3D存储器单元之后，在衬底上形成第一绝缘层。在衬底的第一区域和第二区域上形成第一绝缘层。对第一绝缘层执行第一平坦化工艺。在第一平坦化工艺之后，第一区域上的第一绝缘层的顶面和第二区域上的第一绝缘层的顶面是共面的。在第一平坦化工艺之后，在第二区域上形成***电路。
在一些实施例中，在第二区域上形成***电路的步骤包括在第二区域上方的第一绝缘层上形成半导体层，其中，在半导体层上形成***电路。
在一些实施例中，在第二区域上形成***电路的步骤还包括在第二区域上方的第一绝缘层中形成凹槽，其中，在凹槽中形成半导体层。
在一些实施例中，在第二区域上形成***电路的步骤还包括在形成半导体层之前在凹槽中形成绝缘膜，其中，在凹槽中的绝缘膜上形成半导体层。
在一些实施例中，第二区域上方的半导体层的顶面高于第一区域上方的第一绝缘层的顶面或与第一绝缘层的顶面共面。
在一些实施例中，半导体层包括硅半导体层，并且第二区域上方的半导体层和第一绝缘层的一部分形成绝缘体上硅(SOI)结构。
在一些实施例中，制造方法还包括在形成3D存储器单元之前在衬底上形成场氧化物层，其中，在第一区域和第二区域上形成场氧化物层；及在形成3D存储器单元之前，去除第一区域上的场氧化物层。
在一些实施例中，制造方法还包括在形成***电路之后在衬底上形成第二绝缘层，其中，在第一区域和第二区域上形成第二绝缘层；及在3D存储器单元和***电路之间形成互连结构，其中，互连结构部分地形成在第二绝缘层中并且部分地形成在绝缘层上。
在一些实施例中，制造方法还包括在形成互连结构之前对第二绝缘层执行第二平坦化工艺。
在一些实施例中，第一区域包括核心器件区域，第二区域包括***电路区域。
根据本公开内容的实施例，提供了一种3D存储器结构。3D存储器结构包括衬底、3D存储器单元、第一绝缘层和***电路。在衬底上限定第一区域和第二区域。3D存储器单元设置在衬底的第一区域上。第一绝缘层设置在3D存储器单元和衬底的第二区域上。***电路设置在第二区域上方的第一绝缘层上。
在一些实施例中，3D存储器结构还包括设置在第二区域上方的第一绝缘层上的半导体层，其中，***电路设置在半导体层上。
在一些实施例中，3D存储器结构还包括设置在第二区域上方的第一绝缘层中的凹槽，其中，半导体层设置在凹槽中。
在一些实施例中，3D存储器结构还包括设置在凹槽中的绝缘膜，其中，半导体层设置在凹槽中的绝缘膜上。
在一些实施例中，第二区域上方的半导体层的顶面高于第一区域上方的第一绝缘层的顶面或与第一绝缘层的顶面共面。
在一些实施例中，半导体层包括硅半导体层，并且第二区域上方的半导体层和第一绝缘层的一部分形成绝缘体上硅(SOI)结构。
在一些实施例中，3D存储器单元包括3D NAND存储器单元、3D NOR存储器单元、DRAM单元或3D XPoint存储器单元。
根据本公开内容的实施例，提供了一种包括3D存储器结构的3D存储器设备。
根据本公开内容的实施例，提供了一种包括3D存储器设备的电子设备。
根据本公开内容的说明书、权利要求和附图，本领域技术人员可以理解本公开内容的其他方面。
在阅读了在各个附图和图示中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域普通技术人员无疑将变得显而易见。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1是示出传统3D存储器结构的示意图。
图2是根据本公开内容的第一实施例的3D存储器结构的制造方法的流程图。
图3-11是示出根据本公开内容的第一实施例的3D存储器结构的制造方法的示意图，其中，图4是图3之后的步骤的示意图，图5是图4之后的步骤的示意图，图6是图5之后的步骤的示意图，图7是图6之后的步骤的示意图，图8是图7之后的步骤的示意图，图9是图8之后的步骤的示意图，图10是图9之后的步骤的示意图，图11是图10之后的步骤的示意图。
图12是示出根据本公开内容第二实施例的3D存储器结构的示意图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开内容中的“在...上”、“在...之上”和“在...上方”的含义应以最宽泛的方式来解释，使得“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......之上”或“在......上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另外一个(多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相对描述词。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。
请参考图2-11。图2是根据本公开内容第一实施例的3D存储器结构的制造方法的流程图。图3-11是示出该实施例中的3D存储器结构的制造方法的示意图。如图2和图11所示，提供了3D存储器结构的制造方法。制造方法包括以下步骤。在步骤S11中，提供衬底10。衬底10可以具有限定在其上的第一区域R1和第二区域R2。在一些实施例中，第一区域R1可以包括用于形成存储器单元和/或其他所需部件的核心器件区域，第二区域R2可以包括用于形成***电路的***电路区域，但不限于此。在一些实施例中，第二区域R2可以包括用于形成其他所需***有源和/或无源部件的区域。在一些实施例中，衬底10可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、碳化硅(SiC)、氮化镓(GaN)、磷化铟(InP)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。随后，在步骤S12中，在衬底10的第一区域R1上形成3D存储器单元20。在一些实施例中，3D存储器单元20可包括3DNAND存储器单元、3D NOR存储器单元、动态随机存取存储器(DRAM)单元、3D XPoint存储器单元或其他合适的3D存储器单元。上述3D NAND存储器单元可以包括位成本可缩放(BiCS)NAND单元、兆兆位单元阵列晶体管(TCAT)NAND单元或其他合适的3D NAND存储器设计。因此，形成3D存储器单元20的过程可以根据3D存储器单元20的不同类型而变化，并且不限于本公开内容。
在步骤S13中，在形成3D存储器单元20的步骤之后形成第一绝缘层30。第一绝缘层30形成在衬底10的第一区域R1和第二区域R2上。在一些实施例中，第一绝缘层30可以是绝缘材料的单层结构或多层结构，例如氧化硅、氮化硅、氮氧化硅、碳氮化硅、四乙基原硅酸盐(TEOS)，其任何合适的组合，或其他合适的绝缘材料。第一绝缘层30可以通过沉积工艺形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)，其组合或其他合适的膜形成工艺。在一些实施例中，形成在第一区域R1上的3D存储器单元20的至少一部分被第一绝缘层30覆盖。
随后，在步骤S14中，可以对第一绝缘层30执行第一平坦化工艺。在一些实施例中，由于形成在第一区域R1上的3D存储器单元20，第一绝缘层30的顶面在第一平坦化工艺之前可能是不平坦的，第一平坦化工艺可用于减小第一区域R1上方的第一绝缘层30与第二区域R2上方的第一绝缘层30之间的高度差。在一些实施例中，第一区域R1上的第一绝缘层30的顶面和第二区域R1上的第一绝缘层30的顶面在第一平坦化工艺之后可以标称地共面。在一些实施例中，第一平坦化工艺可包括化学机械抛光(CMP)工艺、回蚀工艺或其他合适的平坦化方法。
随后，在步骤S15中，在第一平坦化工艺之后，在第二区域R2上形成***电路60。在第一平坦化工艺之后，可以在第二区域R2上方的第一绝缘层30上形成***电路60。在一些实施例中，***电路60可以包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，***电路60可以通过CMOS技术形成，但不限于此。例如，在一些实施例中，形成***电路60的过程可包括在高压区域中形成P阱和N阱，在高压区域上形成氧化物层，形成浅槽隔离(STI)，在低压区域形成P阱和N阱，在低压区域上形成氧化物层，形成多晶硅栅极结构，形成硅化钨，形成源极/漏极区，及形成氧化硅保护层，但不限于此。
可以通过上述第一平坦化工艺减小第二区域R2上方的***电路60与第一区域R1上方的3D存储器单元20之间的高度差，尤其是当3D存储器单元20在垂直于衬底10的表面的垂直方向上远高于***电路60时。通过在形成***电路60之前对第一绝缘层30执行第一平坦化工艺，***电路60和3D存储器单元20可以分别形成在衬底10上方的不同水平面上，以便减小***电路60和3D存储器单元20之间的高度差，可以减小随后形成在***电路60上的接触孔的纵横比，这将有利于在***电路60与3D存储器单元20之间形成互连结构。此外，可以避免形成3D存储器单元20的过程对***电路60的影响，例如过程中使用的热处理、等离子体和/或气体的影响，因为3D存储器单元20在形成***电路60的步骤之前形成。可以相应地提高3D存储器结构的制造产量、电性能和可靠性。在一些实施例中，***电路60和3D存储器单元20之间的距离可以通过第一绝缘层30扩大，以减少扩散到***电路60中的等离子体和/或气体，并且因为在形成3D存储器单元20的步骤之后形成***电路60，所以可以避免由在形成3D存储器单元20的步骤中使用的沉积工艺产生的应力影响。
在一些实施例中，3D存储器结构的制造方法可以包括但不限于以下步骤。如图3和图11所示，在一些实施例中，可以在形成3D存储器单元20之前在衬底10上形成场氧化物层12，并且可以在衬底10的第一区域R1和第二区域R2上形成场氧化物层12。场氧化物层12可用于减少通过衬底10的漏电流和/或衬底10的表面上的漏电流，特别是对于随后形成在第二区域R2上方的***电路，但不限于此。在一些实施例中，如图3、图4和图11中所示，可以在形成3D存储器单元20之前去除第一区域R1上的场氧化物层12，并且可以通过化学回蚀刻(CEB)工艺或其他合适的湿法蚀刻和/或干法蚀刻工艺去除第一区域R1上的场氧化物层12，但不限于此。另外，在一些实施例中，在去除第一区域R1上的场氧化物层12的步骤之后，可以在衬底10的第一区域R1上形成氧化物层14，并且氧化物层14可以被视为下选择栅极(BSG)氧化物层，但不限于此。在一些实施例中，第一区域R1上的氧化物层14的厚度可以小于第二区域R2上的场氧化物层12的厚度，但不限于此。氧化物层14可以通过浸笔纳米光刻(DPN)工艺形成，以便精确控制氧化物层14在第一区域R1上的形成，但不限于此。
如图5所示，在衬底10的第一区域R1上形成3D存储器单元20。在一些实施例中，3D存储器单元20可以是3D NAND存储器单元，包括存储器叠层22、多个外延结构24和多个存储器串26，但不限于此。在一些实施例中，存储器叠层22可包括在垂直方向上交替设置的导体层和电介质层。存储器叠层22中的导体层可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。存储器叠层22中的电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。存储器叠层22可以包括内部区域(也称为“核心阵列区域”)和外部区域(也称为“阶梯区域”)。在一些实施例中，内部区域是存储器叠层22的中心区域，其中形成存储器串26的阵列，外部区域是围绕内部区域(包括侧面和边缘)的存储器叠层22的剩余区域。在一些实施例中，至少在一个侧面上，存储器叠层22的外部区域可以包括阶梯结构。沿着远离衬底10的垂直方向的存储器叠层22的阶梯结构中的导体/电介质层对的边缘可以横向朝向存储器串26交错，但不限于此。
在一些实施例中，每个存储器串26可以垂直延伸穿过存储器叠层22的内部区域，并且包括半导体沟道和电介质层(也称为“存储器膜”)。在一些实施例中，存储器串26中的半导体沟道可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器串26中的存储器膜可以是复合层，包括隧道层、储存层(也称为“电荷陷阱/储存层”)和阻挡层，但不限于此。每个存储器串26可以具有在垂直方向上穿透存储器叠层22的圆柱形状(例如，柱状)，并且外延结构24可以在垂直方向上设置在存储器串26和衬底10之间。在一些实施例中，存储器串26中的半导体沟道、隧道层、储存层和阻挡层可以按此顺序从中心朝向柱的外表面径向排列。存储器串26中的隧道层可以包括氧化硅、氮氧化硅或其任何组合。存储器串26中的储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。存储器串26中的阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。例如，存储器串26中的存储器膜可以是氧化物-氮化物-氧化物(ONO)结构，但不限于此。另外，在一些实施例中，可以通过在过孔中形成上述材料来形成存储器串26，并且可以形成过孔的步骤之后形成TEOS膜以用于形成氧化物层，但不限于此。
在一些实施例中，可以通过形成栅极替换工艺来形成存储器叠层22。例如，可以在衬底10上形成包括在垂直方向上堆叠的多个电介质层/牺牲层对的电介质叠层，并且可以通过执行朝向衬底10的对电介质层/牺牲层对的多个修整蚀刻循环在电介质叠层的边缘处形成阶梯结构。电介质叠层中的电介质层和牺牲层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。电介质层的材料成分可以与牺牲层的材料成分不同，以便在形成阶梯结构的步骤中提供所需的蚀刻选择性。在一些实施例中，电介质叠层中的电介质层和牺牲层的总数可以是32或64，但不限于此。在形成阶梯结构的步骤之后，可以去除电介质叠层中的牺牲层，并用上述导体层替换以用于形成存储器叠层22。
在形成3D存储器单元20的步骤之后，形成覆盖衬底10的3D存储器单元20和第二区域R2的第一绝缘层30。在一些实施例中，可以在形成3D存储器单元20的步骤之后并且在形成第一绝缘层30的步骤之前形成TEOS膜(未示出)，但不限于此。第一绝缘层30可用于保护3D存储器单元20免于随后的形成***电路的过程的影响。
如图5和图6所示，对第一绝缘层30执行第一平坦化工艺，并且在第一平坦化工艺之后第一区域R1上的第一绝缘层30的顶面和第二区域R1上的第一绝缘层30的顶面可以标称地共面。
在一些实施例中，在第二区域R2上形成***电路60可包括但不限于以下步骤。如图7-9所示，可以在第二区域R2上方的第一绝缘层30上形成半导体层50，并且可以在半导体层50上形成***电路60。半导体层50可以包括硅半导体层、氧化物半导体层或其他合适的半导体材料。上述硅半导体层可以包括单晶硅、多晶硅或含硅的其他合适的半导体材料。当半导体层50是硅半导体层时，第二区域R2上方的半导体层50和第一绝缘层30的一部分可以形成绝缘体上硅(SOI)结构，SOI结构可以用于改善形成在SOI结构上的***电路60的电性能，例如减小***电路60的漏电流和/或增加***电路60的时钟速率，但不限于此。
在一些实施例中，在形成半导体层50的步骤之前，可以在第二区域R2上方的第一绝缘层30中形成凹槽40，并且可以在凹槽40中形成半导体层50，但不限于此。在一些实施例中，凹槽40可以通过湿法蚀刻工艺和/或干法蚀刻工艺形成，用于去除第二区域R2上方的第一绝缘层30的一部分，并且可以用半导体层50填充凹槽40。第一绝缘层30可以优选地是氮化硅层，因为氮化硅与氧化硅相比具有更高的导热率，氢氟酸溶液中的低腐蚀速率，以及良好的结构特性，并且通过包括氮化硅的SOI结构，可以增强在诸如高温和高功耗的条件下3D存储器结构的性能。然而，由于形成氧化硅的便利工艺，第一绝缘层30可以是氧化硅，并且在形成半导体层50的步骤之前可以在凹槽40中形成氮化硅层以提供与上述氮化硅层类似的效果。可以通过熔炉工艺或其他合适的成膜工艺形成氮化硅。值得注意的是，第二区域R2上方的半导体层50的顶面优选地高于第一区域R1上方的第一绝缘层30的顶面或与其共面，以便减小第二区域R2上方的***电路60和第一区域R1上方的3D存储器单元20之间的高度差，减小接触孔的纵横比，并降低了形成互连结构的难度。另外，在一些实施例中，第二区域R2上方的半导体层50的底面可以在垂直方向上低于第一区域R1上方的第一绝缘层30的顶面，并且***电路60可以优选地不与3D存储器单元20在垂直方向上重叠，但不限于此。
如图10和图11所示，可以在3D存储器单元20和***电路60之间形成互连结构80，用于电连接3D存储器单元20和***电路60。在一些实施例中，在3D存储器单元20和***电路60之间形成互连结构80可以包括但不限于以下步骤。如图10所示，在形成***电路60之后，可以在衬底10上形成第二绝缘层70，并且可以在第一区域R1和第二区域R2上形成第二绝缘层70。在一些实施例中，第二绝缘层70可以是绝缘材料的单层结构或多层结构，例如氧化硅、氮化硅、氮氧化硅、碳氮化硅，其任何合适的组合，或其他合适的绝缘材料。第二绝缘层70可以通过沉积工艺形成，例如ALD、CVD、PVD，其组合或其他合适的膜形成工艺。在一些实施例中，形成在第二区域R2上的***电路60可以由第二绝缘层70覆盖。在一些实施例中，在形成***电路60的步骤之后并且在形成第二绝缘层70的步骤之前，可以在衬底10上形成TEOS膜(未示出)，但不限于此。如图10和图11所示，可以在形成第二绝缘层70的步骤之后形成互连结构80。在一些实施例中，互连结构80可以包括第一接触插塞82、第二接触插塞84和导电层86。第一接触插塞82可以穿透第二区域R1上方的第二绝缘层70和第一绝缘层30以与3D存储器单元20电连接，第二接触插塞84可以穿透第二区域R2上方的第二绝缘层70以与***电路60电连接，可以在第二绝缘层70上形成导电层86，用于电连接第一接触插塞82和第二接触插塞84，但不限于此。因此，互连结构80可以部分地形成在第二绝缘层70中并且部分地形成在绝缘层70上。互连结构80的材料可以包括W、Co、Cu、Al，其任何组合，或其他合适的导电材料。
如图10所示，在一些实施例中，由于形成在第二区域R2上的***电路60，第二绝缘层70的顶面可以是不平坦的。因此，如图10和图11所示，可以在形成互连结构80之前对第二绝缘层70执行第二平坦化工艺，并且可以使用第二平坦化工艺来减小第一区域R1上方的第二绝缘层70与第二区域R2上方的第二绝缘层层70之间的高度差，但不限于此。在一些实施例中，第一区域R1上方的第二绝缘层70的顶面(例如第一区域R1上方的第二绝缘层70的最高面)和第二区域R2上方的第二绝缘层70的顶面(例如第二区域R2上方的第二绝缘层70的最高面)在第二平坦化工艺之后可以标称地共面。在一些实施例中，第二平坦化工艺可以包括CMP工艺、回蚀工艺或其他合适的平坦化方法。
通过上述制造方法，可以获得图11所示的3D存储器结构100。如图11所示，3D存储器结构100包括衬底10、3D存储器单元20、第一绝缘层30和***电路60。在衬底10上限定第一区域R1和第二区域R2。3D存储器单元20设置在衬底10的第一区域R1上。第一绝缘层30设置在3D存储器单元20和衬底10的第二区域R2上。***电路60设置在第二区域R2上方的第一绝缘层30上。在一些实施例中，3D存储器结构100还可以包括设置在第二区域R2上方的第一绝缘层30上的半导体层50，并且***电路60可以设置在半导体层50上，但不限于此。在一些实施例中，3D存储器结构100还可以包括设置在第二区域R2上方的第一绝缘层30中的凹槽40，并且半导体层50可以设置在凹槽40中，但不限于此。在一些实施例中，半导体层50可以是硅半导体层，并且第二区域R2上方的半导体层50和第一绝缘层30的一部分可以形成SOI结构。可以在包括半导体层50的SOI结构上形成***电路60，SOI结构可以用于改善***电路60的电性能，例如减小***电路60的漏电流和/或增加***电路60的时钟速率，但不限于此。在一些实施例中，***电路60可以优选地在垂直方向上不与3D存储器单元20重叠，以用于减小3D存储器单元20和其上形成的连接结构对***电路60的电性能的影响，但不限于此。
以下描述将详细说明本公开内容的不同实施例。为了简化描述，用相同的符号标记以下每个实施例中的相同部件。为了更易于理解实施例之间的差异，以下描述将详细说明不同实施例之间的不同之处，并且将不再重复描述相同的特征。
请参考图12。图12是示出根据本公开内容的第二实施例的3D存储器结构200的示意图。如图12所示，3D存储器结构200与上述第一实施例中的3D存储器结构之间的差异在于3D存储器结构200还可包括设置在凹槽40中的绝缘膜42，并且半导体层50可以设置在凹槽40中的绝缘膜42上。即，在3D存储器结构200的制造方法中，在第二区域R2上形成***电路60的步骤还可包括在形成半导体层50之前在凹槽40中形成绝缘膜42，可以在凹槽40中的绝缘膜42上形成半导体层50。绝缘膜42可以包括氮化硅或其他合适的绝缘材料，并且绝缘膜42的材料成分可以与第一绝缘层30的材料成分不同。当半导体层50是硅半导体层时，半导体层50和凹槽中的绝缘膜42可以形成SOI结构，并且SOI结构可以用于改善形成在SOI结构上的***电路60的电性能，例如减小***电路60的漏电流和/或增加***电路60的时钟速率，但不限于此。在一些实施例中，第二区域R2上方的半导体层50、绝缘膜42和第一绝缘层30的一部分可以形成SOI结构，但不限于此。在一些实施例中，绝缘膜42可以进一步设置在第一区域R1上方的第一绝缘层30上，互连结构80可以进一步穿透第一区域R1上方的绝缘膜42，以与绝缘膜42下方的3D存储器单元20电连接，但不限于此。在一些实施例中，第二区域R2上方的半导体层50的顶面可以优选地高于第一区域R1上方的绝缘膜42的顶面或者标称地与其共面，用于减小第二区域R2上方的***电路60与第一区域R1上方的3D存储器单元20之间的高度差，减小形成在3D存储器单元20上方的接触孔的纵横比，并降低形成互连结构80的难度。
在一些实施例中，可以提供包括本公开内容中的3D存储器结构(诸如上述3D存储器结构100和3D存储器结构200)的3D存储器设备。可以对3D存储器结构执行封装处理以形成3D存储器设备，并且3D存储器设备还可以包括连接器，例如SATA(串行高级技术附件)连接器、eSATA连接器、M.2连接器，或者PCI-E连接器，用于在3D存储器结构和外部电气单元之间传输信号，但不限于此。由于上面详述的3D存储器结构，本公开内容中的3D存储器设备可以具有诸如用于形成互连结构的更好的电性能，更高的制造产量，更高的可靠性以及更好的工艺可行性的优点。另外，在一些实施例中，可以提供包括3D存储器设备的电子设备。电子设备可以是蜂窝电话、台式PC、平板PC、笔记本PC、服务器或其他能够存储数据的设备。由于上面详述的3D存储器结构，本公开内容中的电子设备也可以具有上述优点。
综上所述，在本公开内容中的3D存储器结构及其制造方法中，在衬底上形成3D存储器单元的步骤，在衬底和3D存储器单元上形成第一绝缘层的步骤，以及对第一绝缘层执行平坦化工艺之后，在衬底上形成***电路。因此，可以避免用于形成3D存储器单元的工艺对***电路的影响，例如过程中使用的热处理、等离子体和/或气体的影响。可以增强3D存储器结构的制造产量、电性能和可靠性，并且可以相应地降低在3D存储器单元和***电路之间形成互连结构的难度。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对设备和方法进行多种修改和更改。因此，上述公开内容应被解释为仅由所附权利要求的范围和界限限制。

Claims (20)

1.一种三维(3D)存储器结构的制造方法，包括：
提供衬底，其中，在所述衬底上限定第一区域和第二区域；
在所述第一区域上形成3D存储器单元；
在形成所述3D存储器单元之后，在所述衬底上形成第一绝缘层，其中，在所述第一区域和所述第二区域上形成所述第一绝缘层；
对所述第一绝缘层执行第一平坦化工艺，其中，在所述第一平坦化工艺之后，所述第一区域上的所述第一绝缘层的顶面和所述第二区域上的所述第一绝缘层的顶面是共面的；以及
在所述第一平坦化工艺之后，在所述第二区域上形成***电路。
2.根据权利要求1所述的3D存储器结构的制造方法，其中，在所述第二区域上形成所述***电路的步骤包括：
在所述第二区域上方的所述第一绝缘层上形成半导体层，其中，在所述半导体层上形成所述***电路。
3.根据权利要求2所述的3D存储器结构的制造方法，其中，在所述第二区域上形成所述***电路的步骤还包括：
在所述第二区域上方的所述第一绝缘层中形成凹槽，其中，在所述凹槽中形成所述半导体层。
4.根据权利要求3所述的3D存储器结构的制造方法，其中，在所述第二区域上形成所述***电路的步骤还包括：
在形成所述半导体层之前在所述凹槽中形成绝缘膜，其中，在所述凹槽中的所述绝缘膜上形成所述半导体层。
5.根据权利要求3所述的3D存储器结构的制造方法，其中，所述第二区域上方的所述半导体层的顶面高于所述第一区域上方的所述第一绝缘层的顶面或与所述第一区域上方的所述第一绝缘层的顶面共面。
6.根据权利要求2所述的3D存储器结构的制造方法，其中，所述半导体层包括硅半导体层，并且所述第二区域上方的所述半导体层和所述第一绝缘层的一部分形成绝缘体上硅(SOI)结构。
7.根据权利要求1所述的3D存储器结构的制造方法，还包括：
在形成所述3D存储器单元之前在所述衬底上形成场氧化物层，其中，在所述第一区域和所述第二区域上形成所述场氧化物层；以及
在形成所述3D存储器单元之前，去除所述第一区域上的所述场氧化物层。
8.根据权利要求1所述的3D存储器结构的制造方法，还包括：
在形成所述***电路之后在所述衬底上形成第二绝缘层，其中，在所述第一区域和所述第二区域上形成所述第二绝缘层；以及
在所述3D存储器单元和所述***电路之间形成互连结构，其中，所述互连结构部分地形成在所述第二绝缘层中并且部分地形成在所述绝缘层上。
9.根据权利要求8所述的3D存储器结构的制造方法，还包括：
在形成所述互连结构之前对所述第二绝缘层执行第二平坦化工艺。
10.根据权利要求1所述的3D存储器结构的制造方法，其中，所述第一区域包括核心器件区域，并且所述第二区域包括***电路区域。
11.一种三维(3D)存储器结构，包括：
衬底，其中，在所述衬底上限定第一区域和第二区域；
3D存储器单元，设置在所述衬底的所述第一区域上；
第一绝缘层，设置在所述3D存储器单元和所述衬底的所述第二区域上；以及
***电路，设置在所述第二区域上方的所述第一绝缘层上。
12.根据权利要求11所述的3D存储器结构，还包括：
设置在所述第二区域上方的所述第一绝缘层上的半导体层，其中，所述***电路设置在所述半导体层上。
13.根据权利要求12所述的3D存储器结构，还包括：
设置在所述第二区域上方的所述第一绝缘层中的凹槽，其中，所述半导体层设置在所述凹槽中。
14.根据权利要求13所述的3D存储器结构，还包括：
设置在所述凹槽中的绝缘膜，其中，所述半导体层设置在所述凹槽中的所述绝缘膜上。
15.根据权利要求14所述的3D存储器结构，其中，所述第二区域上方的所述半导体层的顶面高于所述第一区域上方的所述第一绝缘层的顶面或与所述第一区域上方的所述第一绝缘层的顶面共面。
16.根据权利要求12所述的3D存储器结构，其中，所述半导体层包括硅半导体层，并且所述第二区域上方的所述半导体层和所述第一绝缘层的一部分形成绝缘体上硅(SOI)结构。
17.根据权利要求10所述的3D存储器结构，其中，所述3D存储器单元包括3D NAND存储器单元、3D NOR存储器单元、DRAM单元或3D XPoint存储器单元。
18.根据权利要求10所述的3D存储器结构，其中，所述第一区域包括核心器件区域，并且所述第二区域包括***电路区域。
19.一种3D存储器设备，包括根据权利要求11所述的3D存储器结构。
20.一种电子设备，包括根据权利要求19所述的3D存储器设备。
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