KR20120022955A - 불휘발성 기억소자, 그 제조 방법, 그 설계 지원 방법 및 불휘발성 기억장치 - Google Patents

불휘발성 기억소자, 그 제조 방법, 그 설계 지원 방법 및 불휘발성 기억장치 Download PDF

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Abstract

저전압으로의 초기화가 가능한 불휘발성 기억소자로서, 하부 전극(105)과 상부 전극(107) 사이에 개재되며, 양 전극 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는 저항 변화층(116)을 구비한다. 저항 변화층(116)은, 제1 저항 변화층(1161)과 제2 저항 변화층(1162)의 적어도 2층으로 구성되며, 제1 저항 변화층(1161)은 제1 전이 금속 산화물(116b)로 구성되고, 제2 저항 변화층(1162)은, 제2 전이 금속 산화물(116a)과 제3 전이 금속 산화물(116c)로 구성되며, 제2 전이 금속 산화물(116a)의 산소 부족도는 제1 전이 금속 산화물(116b)의 산소 부족도 및 제3 전이 금속 산화물(116c)의 산소 부족도의 어느 것보다도 높고, 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c)은, 제1 저항 변화층(1161)과 접하고 있다.

Description

불휘발성 기억소자, 그 제조 방법, 그 설계 지원 방법 및 불휘발성 기억장치{NON-VOLATILE STORAGE ELEMENT, METHOD OF MANUFACTURING THE SAME, METHOD OF SUPPORTING DESIGN THEREOF AND NON-VOLATILE STORAGE DEVICE}
본 발명은, 불휘발성 기억소자 및 그 제조 방법　등에 관한 것으로, 특히, 전기 펄스의 인가에 의해 그 저항값이 변화하고 상기 변화한 저항값을 유지하는 저항 변화층을 구비한 저항 변화형의 불휘발성 기억소자 및 그 제조 방법　등에 관한 것이다.
최근, 디지털 기술의 진전에 수반하여, 휴대형 정보 기기 및 정보 가전 등의 전자기기가, 보다 한층 고기능화되고 있다. 그 때문에, 불휘발성 기억소자의 대용량화, 기록 전력의 저감, 기록/읽어내기 시간의 고속화, 및 장기 수명화의 요구가 높아지고 있다.
이러한 요구에 대해, 기존의 플로팅 게이트를 이용한 플래쉬 메모리의 미세화에는 한계가 있다고 알려져 있다. 한편, 저항 변화층을 기억부의 재료로서 이용하는 불휘발성 기억소자(저항 변화형 메모리)의 경우, 2단자의 저항 변화 기억소자로 구성되는 단순한 구조의 기억소자로 구성할 수 있기 때문에, 새로운 미세화, 고속화 및 저소비 전력화가 기대되고 있다.
저항 변화층을 기억부의 재료로서 이용하는 경우, 예를 들면, 전기적 펄스의 입력　등에 의해, 그 저항값을 고저항에서 저저항으로, 또는 저저항에서 고저항으로 변화시키게 된다. 이 경우, 저저항 및 고저항의 2값을 명확하게 구별하고, 또 저저항과 고저항 사이를 고속으로 안정되게 변화시켜, 이들 2값이 불휘발적으로 유지되는 것이 필요하다. 이 저항 변화 소자의 일례로서, 산소 함유율이 상이한 전이 금속 산화물을 적층하여 저항 변화층에 이용한 불휘발성 기억소자가 제안되어 있다. 산소 함유율이 높은 저항 변화층과 접촉하는 전극계면에 산화?환원 반응을 선택적으로 발생시켜, 저항 변화를 안정화시키는 것이 개시되어 있다(예를 들면, 특허 문헌 1 참조).
도 18에, 종래의 저항 변화 소자(55)를 탑재한 저항 변화형의 불휘발성 기억소자(50)를 나타낸다. 기판(100) 상에 제1 배선(101)이 형성되며, 이 제1 배선(101)을 피복하고, 제1 층간 절연층(102)이 형성되어 있다. 제1 층간 절연층(102)을 관통하여, 제1 배선(101)에 접속되는 제1 컨택트 플러그(104)가 형성되어 있다. 제1 컨택트 플러그(104)를 피복하고, 제1 층간 절연층(102) 상에 하부 전극(105), 저항 변화층(106), 상부 전극(107)으로 구성되는 저항 변화 소자(55)가 형성되어 있다. 이 저항 변화 소자(55)를 피복하고, 제2 층간 절연층(108)이 형성되며, 제2 층간 절연층(108)을 관통한 제2 컨택트 플러그(110)는 상부 전극(107)과 제2 배선(111)을 접속하고 있다. 저항 변화층(106)은 제1 저항 변화층(106x)과 제2 저항 변화층(106y)의 적층 구조로 이루어지고, 또한 저항 변화층은 동종의 전이 금속 산화물로 이루어지며, 제1 저항 변화층(106x)을 형성하는 전이 금속 산화물의 산소 함유율은, 제2 저항 변화층(106y)을 형성하는 전이 금속 산화물의 산소 함유율보다 높다.
이러한 구조로 함으로써, 저항 변화 소자에 전압을 인가한 경우에는, 산소 함유율이 높아, 보다 높은 저항값을 나타내는 제1 저항 변화층(106x)에 대부분의 전압이 인가되게 된다. 또, 이 계면 근방에서는, 반응에 기여할 수 있는 산소도 풍부하게 존재한다. 따라서, 상부 전극(107)과 제1 저항 변화층(106x)의 계면에서, 선택적으로 산화?환원 반응이 일어나, 안정적으로 저항 변화를 실현할 수 있다.
비특허 문헌 1에서는, 전이 금속 산화물을 저항 변화 소자로서 이용한 1T1R(1트랜지스터 1저항)형 메모리 셀로 구성된 불휘발성 메모리가 개시되어 있다. 전이 금속 산화물의 박막은, 통상 절연체이며, 저항값을 펄스 변화시키기 위해서는, 초기화를 행하여, 고저항 상태와 저저항 상태를 전환 가능한 도전 패스 형성을 할 수 있는 것이 나타나 있다. 또한, 「초기화」란, 제조 후의 저항 변화 소자, 혹은, 저항 변화형의 불휘발성 기억소자를, 인가하는 전압(혹은, 인가하는 전압의 극성)에 따라 고저항 상태와 저저항 상태를 가역적으로 전이할 수 있는 상태로 변화시키는 처리이며, 구체적으로는, 극히 높은 저항값을 갖는 제조 후의 저항 변화 소자, 혹은, 저항 변화형의 불휘발성 기억소자에 대해, 기록 전압보다도 큰 전압을 인가하는 것이다. 이 초기화에 의해, 저항 변화 소자, 혹은, 저항 변화형의 불휘발성 기억소자는, 고저항 상태와 저저항 상태를 가역적으로 전이할 수 있는 상태가 됨과 함께, 그 저항값은 낮아진다.
도 19는, 비특허 문헌 1에서 나타나 있는 초기화 전압의 전이 금속 산화물 막두께 의존을 나타낸 특성도이다. 전이 금속 산화물로서는, NiO, TiO2, HfO2, ZrO2 4종류의 특성이 나타나 있으며, 필요한 초기화 전압은, 전이 금속 산화물의 종류에 의존하여, 전이 금속 산화물 막두께가 두꺼워질수록 높아진다. 이 때문에, 초기화 전압을 저감시키기 위해서는, 전이 금속 산화물 막두께를 박막화하는 것이 바람직하다.
특허 문헌 1: 국제 공개 제2008/149484호
비특허 문헌 1: I. G. Baek et al., IEDM2004, p.587
저항 변화형 메모리의 제조 프로세스에서는, 구리나 알루미늄 등으로 구성되는 전극 배선의 형성 등에 약 400℃의 가열 공정이 존재한다. 이러한 가열 공정은, 상부 및 하부의 전극으로부터 저항 변화층측을 향하여 전극 재료의 작은 돌기(hillock)를 발생시키는 것이, 발명자들의 실험에 의해 판명되어 있다. 전극 재료에 작은 돌기가 발생한 경우, 저항 변화층에 생기는 도전 패스는, 돌기를 기점으로서 발생한다. 이것은, 저항 변화층측으로 발생하는 돌기에 의해, 전이 금속 산화물의 막두께가 부분적으로 얇아져 있기 때문이다. 또, 저항 변화 소자의 초기의 절연 상태는, 전이 금속 산화물의 막두께 뿐만이 아니라, 돌기의 형상, 사이즈, 밀도에 따라 변동하며, 또한, 편차도 증가한다. 또한, 돌기의 형상, 사이즈, 밀도는, 전극 재료나 막스트레스, 온도 등의 프로세스 요인에 강하게 의존하기 때문에, 그 제어는 매우 곤란하다고 할 수 있다. 이상으로부터, 저항 변화 소자의 초기 저항값(초기화 전의 저항값)을 안정시키기 위해서는, 전극에 작은 돌기를 발생시키지 않는 것이 바람직하다.
저항 변화 소자의 전극 재료에는, 백금(Pt), 이리듐(Ir), 팔라듐(Pd), 구리(Cu), 은(Ag), 금(Au) 등이 이용되고 있다. 특히, Ir는 열팽창 계수(coefficient　of　thermal　expansion)가 6.4E-6(℃-1)과 Pt의 열팽창 계수 8.8E-6(℃-1)보다 작다. 또, Ir의 영률은 529E＋9(N/m2)과 Pt의 영률 152E＋9(N/m2)보다 크다. 또한, 「E＋n」는 「×10+n」를 의미한다. 이러한 물리 특성으로부터 Ir는 Pt에 비해, 스트레스에 의한 소성 변형이 생기기 어렵기 때문에, 돌기의 발생이 없다. 도 1(a) 및 (b)는, 발명자들의 실험에 의해 얻어진, 이러한 돌기에 관한 TEM(Transmission　Electron　Microscope) 이미지를 나타낸 도이다. 도 1(a)에 Pt를 전극 재료에 이용한 경우의 저항 변화 소자의 단면의 TEM 이미지를 나타낸다. 하부 전극(301a) 상에 제1 저항 변화층(302a) 및 제2 저항 변화층(303a), 상부 전극(304a)이 적층되어 있다. 상부 전극의 작은 돌기에 의해, 제2 저항 변화층(303a)이 부분적으로 얇아져 있는 것이 분명하다. 한편, 도 1(b)는, Ir를 전극 재료에 이용한 경우의 저항 변화 소자의 단면의 TEM 이미지를 나타낸다. 하부 전극(301b) 상에 제1 저항 변화층(302b) 및 제2 저항 변화층(303b), 상부 전극(304b)이 적층되어 있다. 제2 저항 변화층의 막두께는 균일하며, 상부 전극에 작은 돌기가 발생하고 있지 않은 것을 알 수 있다. 전극에 작은 돌기가 발생하지 않는 경우, 초기 저항값은, 전이 금속 산화물의 막두께로 제어가 가능해지며, 또한, 편차도 큰 폭으로 개선된다. 그러나, 전극에 작은 돌기가 없기 때문에, 전이 금속 산화물의 막두께가 부분적으로 얇아지는 개소가 존재하지 않는다. 이 때문에, 제조 직후의 저항 변화 소자의 전이 금속 산화물(저항 변화층)에 도전 패스를 형성할 때에, 1회 내지 복수회, 통상의 저항 변화에 이용하는 구동 전압보다 절대값이 높은 전압을 저항 변화층에 인가하여 행하는 초기화에서는, 전극에 작은 돌기가 있는 경우보다 초기화의 전압(초기화 전압)을 높게 할 필요가 있어, 저항 변화 소자에 있어서의 저전압으로의 초기화의 방해가 된다. 또, 제2 저항 변화층의 막두께를 얇게 하면, 초기화 전압을 저하할 수 있지만, 저항 변화 소자의 저항값에 편차가 생겨, 신뢰성의 관점에서 바람직하지 않다.
본 발명의 목적은, 상기의 과제를 해결하는 것이며, 전극과 저항 변화층의 계면에 작은 돌기를 형성하는 일 없이, 저전압으로의 초기화가 가능한 불휘발성 기억소자 및 그 제조 방법 등을 제공하는 것이다.
도 18에 나타낸 바와 같이, 저항 변화층(106)이 고농도로 산소를 함유하고 있는 제1 저항 변화층(106x)(고저항층)과 저농도로 산소를 함유하고 있는 제2 저항 변화층(106y)(저저항층)의 적층 구조로 구성되는 경우에는, 최초로 전기 신호를 인가할 때의 초기 저항값은, 초기 상태의 고저항층에 의해 통상의 저항 변화 시의 고저항 상태의 저항값보다도 높아져 있으며, 그 상태로는, 전기 신호(통상의 전기적 펄스)를 부여해도 저항 변화하지 않으므로 저항 변화 특성을 얻을 수 없다.
저항 변화 특성을 얻기 위해서는, 초기 상태의 저항 변화층에 고전압의 전기적 펄스를 인가하여, 전기적인 도전 패스를 고저항층 내에 형성할(고저항층을 브레이크 다운시킨다) 필요가 있다. 이러한 처리는, 「초기화」, 혹은, 「초기 브레이크 다운」으로 불리고 있다. 이 고전압의 전기적 펄스의 전압(초기화 전압)은, 메모리로서 저항 변화층을 저저항 상태에서 고저항 상태로, 혹은 고저항 상태에서 저저항 상태로 변화시키기 위해 필요한 통상의 전기적 펄스의 전압에 비해 높다. 따라서, 이러한 고전압의 전기적 펄스를 발생시키기 위한 특별한 회로가 필요하다. 즉, 고전압의 전기적 펄스를 발생시키기 위한 특별한 회로가, 메모리로서의 통상 구동 시에 인가하는 전기적 펄스를 발생시키기 위한 회로와는 별도로 필요해진다는 문제가 있다.
또, 이 문제에 대해, 저항 변화층의 고저항층의 막두께를 얇게 함으로써 초기 브레이크 다운에 필요한 전기적 펄스 전압을 저하시키는 것도 가능하지만, 저항 변화층의 고저항층의 막두께를 얇게 하는 것은 불휘발성 기억소자 및 그것을 이용한 디바이스의 신뢰성의 관점에서 바람직하지 않다. 즉, 초기 브레이크 다운에 필요한 전기적 펄스 전압을 작게 하기 위해서 저항 변화층의 고저항층의 막두께를 얇게 하면 저항 변화 소자의 저항값에 편차가 생겨, 신뢰성이 저하된다는 문제가 있다.
본 발명은, 상기 서술한 문제에 대해 예의 검토를 행함으로써, 적층 구조의 저항 변화층을 가진 불휘발성 기억소자에서, 초기 브레이크 다운에 필요한 고전압의 전기적 펄스를 발생시키는 특별한 회로를 설치하는 일 없이, 저항 변화 소자의 저항값의 편차를 억제한 불휘발성 기억소자를 제공하는 것이다.
그래서, 본 발명에 관련된 불휘발성 기억소자는, 반도체 기판 상에 형성된 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 개재되며, 양 전극 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고, 상기 저항 변화층은, 제1 저항 변화층과 제2 저항 변화층의 적어도 2층으로 구성되며, 상기 제1 저항 변화층의 제1 면은, 상기 제1 전극과 접속되며, 상기 제1 저항 변화층의 제2 면은, 상기 제2 저항 변화층의 제1 면과 접속되고, 상기 제1 저항 변화층은, 제1 전이 금속 산화물로 구성되며, 상기 제2 저항 변화층은, 제2 전이 금속 산화물과 제3 전이 금속 산화물로 구성되며, 상기 제2 전이 금속 산화물의 산소 부족도는, 상기 제1 전이 금속 산화물의 산소 부족도 및 상기 제3 전이 금속 산화물의 산소 부족도의 어느 것보다도 높고, 상기 제3 전이 금속 산화물은, 상기 제1 저항 변화층의 상기 제2 면의 적어도 일부와 접하며, 상기 제2 전이 금속 산화물은, 상기 제1 저항 변화층의 상기 제2 면의 나머지 부분과 접한다.
이것에 의해, 상기 제2 전이 금속 산화물의 평면 방향에서의 최대 면적을 축소시킴으로써, 상기 저항 변화층의 리크 전류를 감소시켜, 상기 제1 전이 금속 산화물을 흐르는 전류의 밀도가 증가하므로, 상기 제1 전이 금속 산화물의 도전 패스를 용이하게 형성할 수 있어, 초기화 전압을 저감하므로, 소자의 저전압으로의 초기화가 가능해진다.
즉, 제1 저항 변화층과 접촉하는 제2 저항 변화층은, 산소 부족도가 높은, 즉, 저항값이 작은 제2 전이 금속 산화물과, 산소 부족도가 낮은, 즉, 저항값이 큰 제3 전이 금속 산화물로 구성되므로, 제2 저항 변화층을 흐르는 전류 중, 대부분의 전류가 저항값이 작은 제2 전이 금속 산화물을 흐르며, 그 후에 제1 저항 변화층을 흐른다. 따라서, 제2 저항 변화층이 단일의 전이 금속 산화물로 구성되어 있는 경우에 비해, 본 발명의 제2 저항 변화층에서 제1 저항 변화층으로 흐르는 전류의 밀도가 증가한다. 따라서, 본 발명에 관련된 저항 변화 소자, 나아가서는, 불휘발성 기억소자의 초기화 전압이 저감된다.
또한, 상기 제2 전이 금속 산화물과 상기 제3 전이 금속 산화물은, 동일한 전이 금속으로 구성되어 있어도 된다.
또, 상기 제2 전이 금속 산화물은, 상기 제2 저항 변화층의 중심측에 배치되고, 상기 제3 전이 금속 산화물은, 상기 제2 저항 변화층의 둘레 가장자리측에 배치되어 있어도 된다.
이것에 의해, 상기 제2 저항 변화층의 리크 전류의 주요 경로인 측면부에, 상기 제3 전이 금속 산화물을 배치함으로써, 상기 제2 저항 변화층의 리크 전류를 저감하고, 상기 제1 전이 금속 산화물을 흐르는 전류의 밀도를 증가시켜, 상기 제1 전이 금속 산화물의 도전 패스를 용이하게 형성하여, 초기화 전압을 저감하므로, 소자의 저전압으로의 초기화가 가능해진다.
또, 반대로, 상기 제2 전이 금속 산화물은, 상기 제2 저항 변화층의 둘레 가장자리측에 배치되며, 상기 제3 전이 금속 산화물은, 상기 제2 저항 변화층의 중심측에 배치되어 있어도 된다.
이것에 의해, 상기 제2 전이 금속 산화물의 평면 방향의 최대 면적을 상기 제3 전이 금속 산화물의 평면 방향의 면적으로 축소할 수 있으므로, 둘레 가장자리측과 중심측을 바꾼 구조에 비해, 상기 제3 전이 금속 산화물의 막두께를 얇게 할 수 있어, 상기 제3 전이 금속 산화물의 형성에 드는 열이력을 저감할 수 있으므로, 산소 부족도가 낮은 상기 제1 전이 금속 산화물로부터 산소 부족도가 높은 상기 제2 전이 금속 산화물로 산소가 확산되는 현상을 억제할 수 있다.
또, 상기 제2 저항 변화층과 상기 제1 전극 또는 상기 제2 전극 사이에 개재된 전류 제어층을 더 구비하고, 상기 전류 제어층은, 상기 제3 전이 금속 산화물과 접하는 고저항 영역과, 상기 제2 전이 금속 산화물과 접하는 저저항 영역으로 구성되며, 상기 전류 제어층의 저저항 영역과 상기 제2 전이 금속 산화물이 접하는 면적은, 상기 제2 전이 금속 산화물과 상기 제1 전이 금속 산화물이 접하는 면적보다 작은 것이 바람직하다.
이것에 의해, 상기 전류 제어층의 저저항 영역과 상기 제2 전이 금속 산화물의 면적차에 의해, 전류 제어층의 저저항 영역에서 제2 전이 금속 산화물로 유입된 전류에는, 평면 방향으로 전류의 밀도차가 생겨, 상기 제2 전이 금속 산화물의 평면 방향의 중심일수록 전류 밀도가 높아지기 때문에, 상기 제1 전이 금속 산화물의 도전 패스가 보다 용이하게 형성될 수 있어, 초기화 전압을 감소할 수 있으므로, 저전압으로의 초기화가 가능해진다.
여기서, 상기 제1 전이 금속 산화물, 상기 제2 전이 금속 산화물, 상기 제3 전이 금속 산화물 및 상기 전류 제어층은, 동종의 전이 금속 산화물로 구성되며, 상기 고저항 영역은, 제4 전이 금속 산화물로 구성되고, 상기 저저항 영역은, 제5 전이 금속 산화물로 구성되며, 상기 제4 전이 금속 산화물의 산소 부족도는, 상기 제2 전이 금속 산화물의 산소 부족도보다 낮고, 상기 제5 전이 금속 산화물의 산소 부족도는, 상기 제2 전이 금속 산화물의 산소 부족도보다 높은 것이 더 바람직하다.
이것에 의해, 상기 저항 변화층과 상기 전류 제어층이 동종의 전이 금속 산화물로 구성되며, 또한 제5 전이 금속 산화물의 산소 농도가 제2 전이 금속 산화물의 산소 농도에 비해 낮으므로, 상기 제2 저항 변화층과 상기 제1 전극 또는 제2 전극 사이에서 발생하는 저항 변화 동작을 억제할 수 있어, 소자의 안정성이 향상된다.
또, 상기 과제를 해결하기 위해서, 본 발명에 관련된 불휘발성 기억소자의 제조 방법은, 반도체 기판 상에, 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 제2 전이 금속 산화물을 형성하는 공정과, 상기 제2 전이 금속 산화물 상에 제1 전이 금속 산화물로 구성되는 제1 저항 변화층을 형성하는 공정과, 상기 제1 저항 변화층 상에 상부 전극을 형성하는 공정과, 상기 제2 전이 금속 산화물의 일부를 산화시키는 것에 의해 제3 전이 금속 산화물을 형성함으로써, 상기 제1 저항 변화층에 접하는 상기 제2 전이 금속 산화물과 상기 제1 저항 변화층에 접하는 상기 제3 전이 금속 산화물로 구성되는 제2 저항 변화층을 형성하는 공정을 가진다.
이것에 의해, 상기 상부 전극과 상기 제1 저항 변화층의 계면에서, 산화?환원 반응이 일어나, 상기 불휘발성 기억소자가 실현된다.
또, 상기 과제를 해결하기 위해서, 본 발명에 관련된 다른 불휘발성 기억소자의 제조 방법은, 반도체 기판 상에, 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 제1 전이 금속 산화물로 구성되는 제1 저항 변화층을 형성하는 공정과, 상기 제1 저항 변화층 상에 제2 전이 금속 산화물을 형성하는 공정과, 상기 제2 전이 금속 산화물 상에 상부 전극을 형성하는 공정과, 상기 제2 전이 금속 산화물의 일부를 산화시키는 것에 의해 제3 전이 금속 산화물을 형성함으로써, 상기 제1 저항 변화층에 접하는 상기 제2 전이 금속 산화물과 상기 제1 저항 변화층에 접하는 상기 제3 전이 금속 산화물로 구성되는 제2 저항 변화층을 형성하는 공정을 가진다.
이것에 의해, 상기 제1 전이 금속 산화물을 형성 후에 소자를 대기에 폭로해도, 산소 부족도가 낮은 상기 제1 전이 금속 산화의 표면에는 자연 산화가 발생하지 않으므로, 세정 등의 표면 처리를 이용하는 일 없이, 상기 제1 전이 금속 산화물과 상기 제2 전이 금속 산화물이 접하는 면에서 자연 산화막에 의한 영향을 배제할 수 있어, 상기 제1 전이 금속 산화물의 도전 패스의 형성이 안정된다.
여기서, 상기 제조 방법에서, 상기 제2 전이 금속 산화물을 산화시키는 공정에서는, 상기 제2 전이 금속 산화물의 노출된 측면부를 산화시킴으로써, 상기 제2 저항 변화층의 중심측에 상기 제2 전이 금속 산화물을 형성함과 함께 상기 제2 저항 변화층의 둘레 가장자리측에 상기 제3 전이 금속 산화물을 형성하는 것이 바람직하다.
이것에 의해, 상기 제2 저항 변화층의 측면부를 산화시켜, 상기 제3 전이 금속 산화물을 형성함으로써, 가공 시에 생긴 측면부의 데미지를 제거할 수 있으며, 상기 제2 전이 금속 산화물의 주요한 리크 전류를 저감할 수 있고, 상기 제1 전이 금속 산화물에 흐르는 전류가 증가하므로, 초기화 전압을 저감할 수 있어, 저전압으로의 초기화가 가능해진다.
또, 상기 제2 전이 금속 산화물을 산화시키는 공정에서는, 상기 제1 저항 변화층에 피복된 상기 제2 전이 금속 산화물의 표면의 일부를 상기 제1 저항 변화층과 함께 산화시킴으로써, 상기 제2 저항 변화층의 중심측에 상기 제3 전이 금속 산화물을 형성함과 함께 상기 제2 저항 변화층의 둘레 가장자리측에 상기 제2 전이 금속 산화물을 형성해도 된다.
이것에 의해, 상기 제1 저항 변화층을 가공하는 일 없이, 상기 제2 저항 변화층의 표면의 일부에 상기 제3 전이 금속 산화물을 형성할 수 있으므로, 상기 제1 저항 변화층으로의 가공 데미지를 저감할 수 있다.
또한, 본 발명은, 이러한 불휘발성 기억소자 및 그 제조 방법으로서 실현할 수 있을 뿐만 아니라, 불휘발성 기억소자를 구성하는 중핵 부품인 저항 변화 소자로서 실현되거나, 불휘발성 기억소자를 어레이 형상으로 구비하는 불휘발성 기억장치로서 실현되거나, 그들 저항 변화 소자 및 불휘발성 기억장치의 제조 방법으로서 실현되거나, 불휘발성 기억소자의 설계 지원 방법으로서 실현되거나, 그 설계 지원 방법을 컴퓨터에 실행시키는 프로그램으로서 실현되거나, 그 프로그램이 기록된 CD-ROM 등의 컴퓨터 판독 가능한 기록 매체로서 실현될 수도 있다.
본 발명에 의하면, 제2 전이 금속 산화물의 평면 방향의 최대 면적을 축소함으로써, 저항 변화층의 리크 전류가 감소하고, 제1 저항 변화층으로 흐르는 전류의 밀도가 증가하므로, 저항 변화 소자의 초기화를 위한 초기화 전압이 저감되며, 또, 제1 저항 변화층 중의 도전 패스가 용이하게 형성될 수 있어, 불휘발성 기억소자의 저전압으로의 초기화가 가능해지는 효과를 나타낸다.
또, 본 발명에 관련된 불휘발성 기억소자의 제조 방법에 의하면, 불휘발성 기억소자의 측면부의 산화에 의해 데미지층이 회복됨과 함께, 불휘발성 기억소자를 흐를 수 있는 전류의 전류 밀도가 증가하므로, 불휘발성 기억소자의 초기화 전압이 저감된다.
따라서, 본 발명에 의해, 보다 저전압으로의 초기화가 가능한 불휘발성 기억소자 등이 실현되어, 저전압으로 동작하는 메모리가 필요해지는 휴대형 정보 기기 등의 전자기기가 보급되어 온 오늘날에서의 본 발명의 실용적 가치는 극히 높다.
도 1(a)는 Pt를 전극 재료로 하는 저항 변화 소자의 단면의 TEM 이미지를 나타낸 도, 도 1(b)는 Ir를 전극 재료로 하는 저항 변화 소자의 단면의 TEM 이미지를 나타낸 도이다.
도 2(a)는 본 발명의 실시의 형태 1의 불휘발성 기억소자의 단면도이며, 도 2(b)는 도 2(a)에서의 AA'단면도이다.
도 3(a)는 제2 전이 금속 산화물의 평면 방향의 치수와 초기화 전압의 의존성을 나타낸 특성도이며, 도 3(b)는 제2 전이 금속 산화물을 흐르는 전류의 전류 밀도를 초기화 전압과의 의존성을 나타낸 특성도이다.
도 4는, 본 발명의 실시의 형태 1의 불휘발성 기억소자의 제조 방법을 나타낸 공정도이다.
도 5는, 실시의 형태 1의 불휘발성 기억소자의 수율을 나타낸 도이다.
도 6(a)는 본 발명의 실시의 형태 2의 불휘발성 기억소자의 단면도이며, 도 6(b)는 도 6(a)에서의 BB'단면도이다.
도 7은, 본 발명의 실시의 형태 2의 불휘발성 기억소자의 제조 방법을 나타낸 공정도이다.
도 8(a)는 본 발명의 실시의 형태 3의 불휘발성 기억소자의 단면도이며, 도 8(b)는 도 8(a)에서의 CC'단면도이다.
도 9는, 본 발명의 실시의 형태 3의 불휘발성 기억소자를 흐르는 전류의 모식도이다.
도 10은, 본 발명의 실시의 형태 3의 불휘발성 기억소자의 제조 방법을 나타낸 공정도이다.
도 11은, 플라즈마 산화에 의해 형성되는 제3 전이 금속 산화물의 레이트 곡선을 나타낸 특성도이다.
도 12는, 본 발명의 실시의 형태 4의 불휘발성 기억소자의 단면도이다.
도 13은, 본 발명의 실시의 형태 4의 불휘발성 기억소자의 제조 방법을 나타낸 공정도이다.
도 14는, 본 발명의 실시의 형태 5에서의 불휘발성 기억장치의 구성을 나타낸 블럭도이다.
도 15(a)는 본 발명에 관련된 불휘발성 기억장치에 의한 정보「0」기록 사이클에서의 동작을 나타낸 타이밍 차트이고, 도 15(b)는 본 발명에 관련된 불휘발성 기억장치에 의한 정보「1」기록 사이클에서의 동작을 나타낸 타이밍 차트이며, 도 15(c)는 본 발명에 관련된 불휘발성 기억장치에 의한 정보의 읽어내기 사이클에서의 동작을 나타낸 타이밍 차트이다.
도 16은, 본 발명의 실시의 형태 6에서의 불휘발성 기억소자의 설계 지원 방법에 관한 전체적인 순서를 나타낸 플로차트이다.
도 17은, 도 16에서의 단계 10의 상세한 순서를 나타낸 플로차트이다.
도 18은, 종래의 저항 변화형의 불휘발성 기억소자의 단면도이다.
도 19는, 종래의 불휘발성 기억소자에서의 초기화 전압의 전이 금속 산화물 막두께 의존을 나타낸 특성도이다.
도 20(a)는, 종래의 측벽 산화를 실시하지 않은 저항 변화 소자의 단면 SEM 이미지를 나타낸 도이며, 도 20(b)는, 본 발명에 관련된 측벽 산화를 실시한 저항 변화 소자의 단면 SEM 이미지를 나타낸 도이다.
이하, 본 발명에 관련된 불휘발성 기억소자, 불휘발성 기억장치 및 불휘발성 기억소자의 설계 지원 방법에 대해서, 도면을 이용하여 상세하게 설명한다.
(실시의 형태 1)
우선, 본 발명의 실시의 형태 1에서의 불휘발성 기억소자에 대해서 설명한다.
[구성］
도 2(a)는, 본 발명의 실시의 형태 1에서의 불휘발성 기억소자(10)의 단면도이다. 도 2(b)는, 도 2(a)에서의 AA'선의 단면도이다. 도 2(a)에 나타낸 바와 같이, 본 실시의 형태 1의 불휘발성 기억소자(10)는, 저항 변화형의 불휘발성 기억소자이며, 기판(100), 제1 배선(101), 제1 층간 절연층(102), 제1 컨택트 플러그(104), 저항 변화 소자(15), 제2 층간 절연층(108), 제2 컨택트 플러그(110) 및 제2 배선(111)을 구비한다. 또한, 본 실시의 형태의 불휘발성 기억소자를 이용하여 실제의 메모리 셀을 구성하는 경우, 상기 제1 배선(101) 및 상기 제2 배선(111)의 어느 한쪽은 스위치 소자(다이오드 또는 트랜지스터)와 접속되어, 비선택 시에는 스위치 소자가 오프 상태가 되도록 설정된다. 또, 스위치 소자와의 접속에서는, 컨택트 플러그(104 또는 110)나 배선(101 또는 111)을 통하지 않고 직접 불휘발성 기억소자의 전극(105 또는 107)과 접속하는 구성도 가능하다.
기판(100)은, 실리콘(Si) 등의 반도체 기판이다. 제1 배선(101)은, 기판(100) 상에 형성된 배선이다. 제1 층간 절연층(102)은, 이 기판(100) 상의 제1 배선(101)을 덮는 500~1000nm 두께의 실리콘 산화막 등으로 구성되는 층간 절연층이다. 제1 컨택트홀(103)은, 이 제1 층간 절연층(102)을 관통하여 제1 배선(101)과 전기적으로 접속하는 컨택트 플러그(104)를 위한 50~300nmφ의 컨택트홀이다. 컨택트 플러그(104)는, 제1 컨택트홀(103)의 내부에 텅스텐을 주성분으로 하여 매설된 도체이다.
그리고, 저항 변화 소자(15)는, 제1 컨택트 플러그(104)를 피복하고, 제1 층간 절연층(102) 상에 형성된 질화 탄탈 등으로 구성되는 5~100nm 두께의 하부 전극(105), 20~100nm 두께의 저항 변화층(116), 귀금속(Pt, Ir, Pd 등) 등으로 구성되는 5~100nm 두께의 상부 전극(107)으로 구성된다. 제2 층간 절연층(108)은, 이 저항 변화 소자(15)를 피복하는, 500~1000nm 두께의 실리콘 산화막 등으로 구성되는 층간 절연층이다. 제2 컨택트홀(109)은, 이 제2 층간 절연층(108)을 관통하여, 상부 전극(107)과 전기적으로 접속하는 제2 컨택트 플러그(110)를 위한 50~300nmφ의 컨택트홀이다. 제2 컨택트 플러그(110)는, 제2 컨택트홀(109)의 내부에 텅스텐을 주성분으로 한 도체이다. 제2 배선(111)은, 제2 컨택트 플러그(110)를 피복하도록, 제2 층간 절연층(108) 상에 형성된 배선이다.
또한, 본 발명에 관련된 불휘발성 기억소자(10)는, 적어도 저항 변화 소자(15)를 구비하는 것이면 되며, 다른 구성 요소(기판(100), 제1 배선(101), 제1 층간 절연층(102), 제1 컨택트홀(103), 제1 컨택트 플러그(104), 제2 층간 절연층(108), 제2 컨택트홀(109), 제2 컨택트 플러그(110), 제2 배선(111))는 필수는 아니다. 이것은, 후술하는 다른 실시의 형태에 대해서도 마찬가지이다.
여기서, 저항 변화층(116)은, 상부 전극(제1 전극의 일례)(107)과 하부 전극(제2 전극의 일례)(105) 사이에 개재되며, 양 전극(105) 및 (107) 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는(보다 구체적으로는, 양 전극(105) 및 (107) 간에 부여되는 전압의 극성에 따라 고저항 상태와 저저항 상태를 가역적으로 전이한다) 층이며, 제1 전이 금속 산화물(116b)로 구성되는 제1 저항 변화층(1161)과, 제2 전이 금속 산화물(116a)과 제3 전이 금속 산화물(116c)로 구성되는 제2 저항 변화층(1162)의 적어도 2층으로 구성된다. 이 저항 변화층(116)(즉, 제1 전이 금속 산화물(116b), 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c))은, 예를 들면, 산화 탄탈(TaOx)을 주성분으로 한 전이 금속 산화물로 구성된다. 여기서, 제1 저항 변화층(1161)의 제1 면(여기에서는, 상면)은 제1 전극(여기에서는, 상부 전극(107))과 접속되며, 제1 저항 변화층(1161)의 제2 면(여기에서는, 저면)은 제2 저항 변화층(1162)의 제1 면(여기에서는, 상면)과 접속되어 있다.
제2 전이 금속 산화물(116a)의 산소 함유율은, 제1 전이 금속 산화물(116b)의 산소 함유율 및 제3 전이 금속 산화물(116c)의 산소 함유율의 어느 것보다도 낮다. 즉, 제2 전이 금속 산화물(116a)의 저항값은, 제1 전이 금속 산화물(116b)의 저항값 및 제3 전이 금속 산화물(116c)의 저항값의 어느 것보다도 낮다.
도 2(a) 및 (b)에 나타낸 제2 저항 변화층(1162)의 구조로부터 알 수 있는 바와 같이, 본 실시의 형태의 제2 저항 변화층(1162)에서는, 저항값이 낮은 제2 전이 금속 산화물(116a)은 제2 저항 변화층(1162)의 중심측에 배치되며, 저항값이 높은 제3 전이 금속 산화물(116c)은 제2 저항 변화층(1162)의 둘레 가장자리측에 배치되어 있다. 그리고, 제3 전이 금속 산화물(116c)은, 제1 저항 변화층(1161)의 제2 면(여기에서는, 저면)의 적어도 일부와 접하며, 제2 전이 금속 산화물(116a)은, 제1 저항 변화층(1161)의 제2 면(여기에서는, 저면)의 나머지 부분과 접하고 있다. 이와 같은 구성에 의하면, 저항값이 높은 제3 전이 금속 산화물(116c)이, 저항값이 낮은 제2 전이 금속 산화물(116a)의 측면부에 배치되기 때문에, 저항값이 낮은 제2 전이 금속 산화물(116a)의 평면 방향의 영역 S2(혹은, 저항값이 낮은 제2 전이 금속 산화물(116a)과 제1 저항 변화층(1161)의 접촉 영역)의 면적이 상부 전극(107)의 전극 영역 S1의 면적에 비해 작아져, 그 결과, 제2 전이 금속 산화물(116a)에서 제1 전이 금속 산화물(116b)(제1 저항 변화층(1161))로 흐르는 전류의 밀도가 증가하여, 제1 전이 금속 산화물(116b)의 도전 패스가 용이하게 형성되며, 이것에 의해, 저항 변화 소자(15)의 초기화 전압이 감소하여, 저항 변화 소자(15)의 저전압으로의 초기화가 가능해진다.
즉, 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c)로 구성되는 제2 저항 변화층(1162)을 흐르는 전류 중, 대부분의 전류가 저항값이 낮은 제2 전이 금속 산화물(116a)(즉, 제2 저항 변화층(1162)의 중심부)을 흐르게 되어, 제2 저항 변화층(1162)에서 제1 저항 변화층(1161)으로 흐르는 전류의 밀도가 증가하여, 보다 작은 전압으로 저항 변화 소자(15)를 초기화하는 것이 가능해진다. 또한, 여기에서는, 제2 저항 변화층(1162)에서 제1 저항 변화층(1161)으로 흐르는 전류의 밀도가 증가하는 구조에 대해서 설명했지만, 그 역방향으로 흐르는 전류(제1 저항 변화층(1161)에서 제2 저항 변화층(1162)으로의 전류)에 대해서도, 동일한 것을 말할 수 있다.
상기 서술한 바와 같이, 제2 전이 금속 산화물(116a)의 산소 함유율은, 제1 전이 금속 산화물(116b)의 산소 함유율 및 제3 전이 금속 산화물(116c)의 산소 함유율의 어느 것보다도 낮다. 바꾸어 말하면, 제2 전이 금속 산화물(116a)의 산소 부족도는, 제1 전이 금속 산화물(116b)의 산소 부족도 및 제3 전이 금속 산화물(116c)의 산소 부족도의 어느 것보다도 높다. 산소 부족도란, 전이 금속 산화물에서, 그 화학량론적 조성의 산화물을 구성하는 산소의 양에 대해, 부족한 산소의 비율을 말한다. 예를 들면, 전이 금속이 탄탈(Ta)인 경우, 화학량론적 산화물의 조성은 Ta2O5이므로, TaO2 .5로 표현할 수 있으므로, TaO2 .5의 산소 부족도는 0%이며, TaO1.5의 산소 부족도는, 산소 부족도=(2.5-1.5)/2.5=40%가 된다. 산소 부족도가 작은 산화물은 화학량론적 조성의 산화물에 보다 가깝기 때문에 저항값이 높고, 산소 부족도가 큰 산화물은 산화물을 구성하는 금속에 보다 가깝기 때문에 저항값이 낮다. 또, Ta2O5의 산소 함유율은, 총 원자수에 차지하는 산소의 비율(O/(Ta＋O))이며, 71.4atm%가 된다. 따라서, 산소 부족형의 탄탈 산화물은, 산소 함유율은 0보다 크고, 71.4atm%보다 작게 된다.
저항 변화층(116)을 구성하는 금속은, 탄탈 이외의 전이 금속을 이용해도 된다. 전이 금속으로서는, 탄탈(Ta), 티탄(Ti), 하프늄(Hf), 지르코늄(Zr), 니오브(Nb), 텅스텐(W) 등을 이용할 수 있다. 전이 금속은 복수의 산화 상태를 취할 수 있기 때문에, 상이한 저항 상태를 산화 환원 반응에 의해 실현하는 것이 가능하다. 예를 들면, 하프늄 산화물을 이용하는 경우, 제2 전이 금속 산화물(116a)의 조성을 HfOx로 한 경우에 x가 0.9 이상 1.6 이하이며, 또한, 제1 전이 금속 산화물(116b) 및 제3 전이 금속 산화물(116c)의 조성을 HfOy로 한 경우에 y가 x의 값보다도 큰 경우에, 저항 변화층(116)의 저항값을 안정되게 고속으로 변화시키는 것이 확인되고 있다. 이 경우, 제1 전이 금속 산화물(116b)의 막두께는, 3~4nm가 바람직하다. 또, 지르코늄 산화물을 이용하는 경우, 제2 전이 금속 산화물(116a)의 조성을 ZrOx로 한 경우에 x가 0.9 이상 1.4 이하이며, 또한, 제1 전이 금속 산화물(116b) 및 제3 전이 금속 산화물(116c)의 조성을 ZrOy로 한 경우에 y가 x의 값보다도 큰 경우에, 저항 변화층(116)의 저항값을 안정되게 고속으로 변화시키는 것이 확인되고 있다. 이 경우, 제1 전이 금속 산화물(116b)의 막두께는, 1~5nm가 바람직하다.
또한, 제1 전이 금속 산화물(116b)을 구성하는 제1 전이 금속과, 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c)을 구성하는 제2 전이 금속은, 상이한 전이 금속을 이용해도 된다. 이 경우, 제1 전이 금속 산화물(116b)은, 제2 전이 금속 산화물(116a)보다도 산소 부족도가 작은, 즉 저항이 높은 것이 바람직하다. 이러한 구성으로 함으로써, 저항 변화 시에 하부 전극(105) 및 상부 전극(107) 간에 인가된 전압은, 제1 전이 금속 산화물(116b)에, 보다 많은 전압이 분배되어, 제1 전이 금속 산화물(116b) 중에서 발생하는 산화 환원 반응을 보다 일으키기 쉽게 할 수 있다. 또, 제1 전이 금속과 제2 전이 금속이 서로 상이한 재료를 이용하는 경우, 제1 전이 금속의 표준 전극 전위는, 제2 전이 금속의 표준 전극 전위보다 낮은 것이 바람직하다. 저항 변화 현상은, 저항이 높은 제1 전이 금속 산화물(116b) 중에 형성된 미소한 필라멘트(도전 패스) 중에서 산화 환원 반응이 일어나 그 저항값이 변화하여 발생한다고 생각되기 때문이다. 예를 들면, 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c)에 산소 부족형의 탄탈 산화물을 이용하고, 제1 전이 금속 산화물(116b)에 티탄 산화물(TiO2)을 이용함으로써, 안정된 저항 변화 동작을 얻을 수 있다. 티탄(표준 전극 전위=-1.63eV)은 탄탈(표준 전극 전위=-0.6eV)보다 표준 전극 전위가 낮은 재료이다. 표준 전극 전위는, 그 값이 높을 수록 산화되기 어려운 특성을 나타낸다. 제1 전이 금속 산화물(116b)에 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c)보다 표준 전극 전위가 낮은 금속의 산화물을 배치함으로써, 제1 전이 금속 산화물(116b) 중에서 보다 산화 환원 반응이 발생하기 쉬워진다.
상기의 각 재료의 적층 구조의 저항 변화층에서의 저항 변화 현상은, 모두 저항이 높은 제1 전이 금속 산화물(116b) 중에 형성된 미소한 필라멘트 중에서 산화 환원 반응이 일어나 그 저항값이 변화하여 발생한다고 생각된다. 즉, 제1 전이 금속 산화물(116b)측의 상부 전극(107)에, 하부 전극(105)을 기준으로 하여 양의 전압을 인가했을 때, 저항 변화층(116) 중의 산소 이온이 제1 전이 금속 산화물(116b)측으로 끌어 당겨진다. 이것에 의해, 제1 전이 금속 산화물(116b) 중에 형성된 미소한 필라멘트 중에서 산화 반응이 발생하여, 미소한 필라멘트의 저항이 증대한다고 생각된다. 반대로, 제1 전이 금속 산화물(116b)측의 상부 전극(107)에, 하부 전극(105)을 기준으로 하여 음의 전압을 인가했을 때, 제1 전이 금속 산화물(116b) 중의 산소 이온이 제2 전이 금속 산화물(116a)측으로 밀려 나간다. 이것에 의해, 제1 전이 금속 산화물(116b) 중에 형성된 미소한 필라멘트 중에서 환원 반응이 발생하여, 미소한 필라멘트의 저항이 감소한다고 생각된다.
산소 부족도가 보다 작은 제1 전이 금속 산화물(116b)에 접속되어 있는 상부 전극(107)은, 예를 들면, 백금(Pt), 이리듐(Ir), 팔라듐(Pd) 등, 제1 전이 금속 산화물(116b)을 구성하는 전이 금속 및 하부 전극(105)을 구성하는 재료와 비교해 표준 전극 전위가 보다 높은 재료로 구성한다. 표준 전극 전위는, 그 값이 높을 수록 산화되기 어려운 특성을 나타내므로, 상기의 구성으로 함으로써, 상부 전극(107)과 제1 전이 금속 산화물(116b)의 계면 근방의 제1 전이 금속 산화물(116b) 중에서, 선택적으로 산화 환원 반응이 발생하여, 안정된 저항 변화 현상이 얻어진다.
도 3(a)에, 실시의 형태 1의 불휘발성 기억소자에서의, 제2 전이 금속 산화물(116a)의 평면 방향의 치수(보다 정확하게는, 제2 전이 금속 산화물(116a)과 제1 저항 변화층(1161)의 접촉면에서의 최대폭, 그 접촉면이 원형인 경우에는 그 원형의 직경)와 초기화 전압의 관계를 나타낸다. 본 도면으로부터 알 수 있는 바와 같이, 제2 전이 금속 산화물(116a)의 평면 방향의 치수를 축소함으로써, 초기화 전압이 감소하는 것은 분명하며, 저전압으로의 초기화가 가능한 불휘발성 기억소자가 실현된다. 또한, 본 도면에 나타낸 커브의 우단부로부터 알 수 있는 바와 같이, 제2 전이 금속 산화물(116a)의 평면 방향의 치수가 0.45㎛ 이상에서는, 초기화 전압은 급격하게 증가한다.
도 3(b)는, 실시의 형태 1의 불휘발성 기억소자에서의, 제2 전이 금속 산화물(116a)의 전류 밀도와 초기화 전압의 관계를 나타낸 도이며, 도 3(a)에 나타난 데이터를 기본으로 작성되어 있다. 본 도면으로부터 알 수 있는 바와 같이, 제2 전이 금속 산화물(116a)을 흐르는 전류의 전류 밀도가 2E＋5(A/cm2) 이상이면, 비교적 낮은 초기화 전압(4V 이하)이 실현된다.
[제조 방법］
도 4(a) 내지 (j)는 본 발명의 실시의 형태 1에서의 불휘발성 기억소자(10)의 주요부의 제조 방법을 나타낸 단면도이다. 이들을 이용하여, 본 실시의 형태 1의 불휘발성 기억소자(10)의 주요부의 제조 방법에 대해서 설명한다.
도 4(a)에 나타낸 바와 같이, 제1 배선(101)을 형성하는 공정에서, 트랜지스터나 하층 배선 등이 형성되어 있는 기판(100) 상에, 알루미늄 등으로 구성되는 400~600nm 두께의 도전층을 형성하여, 이것을 패터닝함으로써 제1 배선(101)을 형성한다.
다음에, 도 4(b)에 나타낸 바와 같이, 제1 층간 절연층(102)을 형성하는 공정에서, 제1 배선(101)을 피복하고 기판(100) 상에 절연층을 형성한 후에 표면을 평탄화함으로써 500~1000nm 두께의 제1 층간 절연층(102)을 형성한다. 제1 층간 절연층(102)에 대해서는, 플라즈마 TEOS(Tetraethoxysilane)막이나, 배선 간의 기생 용량의 저감을 위해 불소 함유 산화물(예를 들면, FSG(Fluorinated　Silicate　Glass))나 low-k 재료를 이용해도 된다.
다음에, 도 4(c)에 나타낸 바와 같이, 제1 컨택트홀(103)을 형성하는 공정에서, 원하는 마스크를 이용하여 패터닝하고, 제1 층간 절연층(102)을 관통하여 제1 배선(101)에 이르는 한 변이 50~300nm인 제1 컨택트홀(103)을 형성한다. 여기서, 제1 배선(101)의 폭이 제1 컨택트홀(103)보다 작은 경우에는, 마스크 어긋남의 영향에 의해 제1 배선(101)과 제1 컨택트 플러그(104)의 접촉하는 면적이 변하여, 예를 들면 셀 전류가 변동한다. 이것을 방지하는 관점에서, 본 실시의 형태에서는, 제1 배선(101)의 폭은 제1 컨택트홀(103)보다 큰 외형으로 하고 있다.
다음에, 도 4(d)에 나타낸 바와 같이, 제1 컨택트 플러그(104)를 형성하는 공정에서, 우선 하층에 밀착층 및 확산 배리어로서 기능하는 각각 5~30nm 두께의 Ti/TiN층을 스퍼터법으로 성막한 후, 상층에 컨택트 플러그의 주된 구성 요소가 되는 200~400nm 두께의 텅스텐(W)을 CVD(Chemical　Vapor　Depotion)법으로 성막한다. 이 때, 제1 컨택트홀(103)은 후에 제1 컨택트 플러그(104)가 되는 적층 구조의 도전층(W/Ti/TiN 구조)으로 충전된다.
다음에, 도 4(e)에 나타낸 바와 같이, 제1 컨택트 플러그(104)를 형성하는 공정에서, 화학적 기계 연마법(CMP(Chemical　Mechanical　Polishing)법)을 이용하여 웨이퍼 전체면을 평탄화 연마하여, 제1 층간 절연층(102) 상의 불필요한 도전층을 제거하고, 제1 컨택트홀(103)의 내부에 제1 컨택트 플러그(104)를 형성한다.
다음에, 도 4(f)에 나타낸 바와 같이, 하부 전극(105) 및 저항 변화층(116)을 형성하는 공정에서, 제1 컨택트 플러그(104)를 피복하고, 제1 층간 절연층(102) 상에, 후에 하부 전극(105)이 되는 탄탈 질화물 등으로 구성되는 20~100nm 두께의 도전층을 스퍼터법으로 형성한다. 여기에서는, 스퍼터법 만으로 도전층을 형성했지만, 그 도전층의 형성 후에 추가의 CMP법을 이용한 하부 전극의 평탄화를 행해도 상관없다. 이어서, 하부 전극(105) 상에, 제2 전이 금속 산화물(116a)을 형성한다. 여기에서는, 탄탈 타겟을 아르곤과 산소 가스 분위기 중에서 스퍼터링하는, 이른바, 반응성 스퍼터법(reactive　sputtering)으로 제2 전이 금속 산화물(116a)인 TaOx2를 형성했다. 그 때, 저항 변화를 일으키는데 유효한 산소 함유율로서는, 55~65atm%(이 때 x2의 값은, 1.22~1.86), 그 저항율은 1~50mΩ?㎝, 막두께는 20~100nm이다. 이어서, 제2 전이 금속 산화물(116a) 상에, 제1 전이 금속 산화물(116b)로 구성되는 제1 저항 변화층(1161)을 형성한다. 제2 전이 금속 산화물(116a)과 마찬가지로, 탄탈 타겟을 산소 가스 분위기 중에서 스퍼터링하는 반응성 스퍼터법으로 제1 전이 금속 산화물(116b)인 TaOx1을 형성했다. 그 때, 제2 저항 변화층(1162)과 적층되어 저항 변화를 일으키는데 유효한 산소 함유율은, 68~71atm%(이 때 x1의 값은, 2.1~2.5), 그 저항율은 1E7mΩ?㎝ 이상, 막두께는 3~10nm이다. 여기에서는, 반응성 스퍼터법을 이용하여 형성했지만, 플라즈마 산화를 이용하여 제2 전이 금속 산화물(116a)의 표층을 산화시켜, 산소 함유율이 높은 제1 전이 금속 산화물(116b)을 형성해도 상관없다. 스퍼터법에서는, 화학량론적 조성 이상의 산소를 함유시키는 것은 곤란하지만, 플라즈마 산화 처리를 행하면, 산소가 탄탈 산화물의 입계, 결함 등에 주입되어, 보다 높은 산소 함유율을 가지는 전이 금속 산화물을 형성할 수 있으므로, 리크 전류의 억제에 효과가 있다. 또, 제1 저항 변화층(1161)을 형성하려면, 탄탈 산화물 타겟을 산소 가스 분위기 중에서 스퍼터링하는 반응성 스퍼터법을 이용해도 된다.
다음에, 도 4(g)에 나타낸 바와 같이, 상부 전극(107)을 형성하는 공정에서, 제1 저항 변화층(1161) 상에, 패터닝 후에 상부 전극(107)이 되는 귀금속(Pt, Ir, Pa 등) 등으로 구성되는 도전층을 형성한다.
다음에, 도 4(h)에 나타낸 바와 같이, 저항 변화 소자(15)를 형성하는 공정에서, 마스크를 이용하여, 하부 전극(105), 제2 전이 금속 산화물(116a), 제1 저항 변화층(1161) 및 상부 전극(107)을 패터닝하고, 제2 전이 금속 산화물(116a), 제1 저항 변화층(1161)을 하부 전극(105), 상부 전극(107) 사이에 끼운 구조를 형성한다. 표준 전극 전위가 높은 재료로서 대표되는 귀금속 등은 에칭이 곤란하므로, 그러한 귀금속을 상부 전극에 이용한 경우에, 이것을 하드 마스크로서 저항 변화 소자(15)를 형성할 수도 있다. 본 공정에서는, 동일한 마스크를 이용하여, 일괄하여 패터닝을 행했지만, 공정마다 패터닝을 행해도 상관없다.
다음에, 도 4(i)에 나타낸 바와 같이, 제3 전이 금속 산화물(116c)을 형성하는 공정에서, 상기 패터닝 후에 노출된 제2 전이 금속 산화물(116a)의 측면에 산소 함유율이 높은 제3 전이 금속 산화물(116c)을 플라즈마 산화법(Plasma　Oxidation) 혹은 RTO(Rapid　Thermal　Oxidation)법에 의해 형성한다. 즉, 제2 전이 금속 산화물(116a)의 노출된 측면부를 산화시킴으로써, 제2 저항 변화층(1162)의 중심측에 제2 전이 금속 산화물(116a)을 형성함과 함께 제2 저항 변화층(1162)의 둘레 가장자리측에 제3 전이 금속 산화물(116c)을 형성한다. 이와 같이 하여 형성되는 제3 전이 금속 산화물(116c)은, 예를 들면, 제1 전이 금속 산화물(116b)과 동일한 특성, 즉, TaOx3이며, 그 산소 함유율은 68~75atm%(이 때 x3의 값은, 2.1~3.0)이며, 그 저항율은 1E7mΩ?㎝ 이상이다. 또, 제3 전이 금속 산화물(116c)의 막두께는, 저항 변화 소자(15)의 치수의 절반보다 적은 범위이다. 이와 같이, 저항율이 낮은 제2 전이 금속 산화물(116a)의 측면부에 저항율이 높은 제3 전이 금속 산화물(116c)을 형성함으로써, 제2 전이 금속 산화물(116a)의 리크 전류를 억제할 수 있다. 여기서 이용한, 플라즈마 산화법 혹은 RTO법은, 산소 분위기 중에서 350℃~500℃의 온도 범위로 했다. 500℃ 이상의 온도 영역에서는, 제1 전이 금속 산화물(116b) 내의 산소가 제2 전이 금속 산화물(116a)로 확산되기 때문에, 소자의 저항 변화 특성에 주는 영향이 크다.
도 20(a) 및 (b)에, 측벽 산화를 실시하지 않는 경우(a)와 측벽 산화를 실시한 경우(b)의 단면 SEM 사진을 나타낸다. 도 20(b)에 있어서, 측벽 산화된 영역을 파선으로 나타낸다. 도 20(b)의 측벽 산화는 플라즈마 산화를 이용하며, 조건은, RF파워: 200W, O2가스 유량: 300sccm, 압력: 10Pa, 웨이퍼 온도: 400℃, 산화 시간: 60s의 산화 공정을 비저항 2mΩ?㎝의 TaOx막에 실시했다.
마지막으로, 도 4(j)에 나타낸 바와 같이, 저항 변화층(116)을 피복하고, 500~1000nm 두께의 제2 층간 절연층(108)을 형성하여, 도 4(b), 도 4(c)와 동일한 제조 방법으로, 그 제2 컨택트홀(109) 및 제2 컨택트 플러그(110)를 형성한다. 그 후 제2 컨택트 플러그(110)를 피복하고, 제2 배선(111)을 형성하여, 불휘발성 기억소자(10)가 완성된다.
이상의 제조 방법으로 함으로써, 제2 저항 변화층(1162)의 측면부(둘레 가장자리부)에 저항율이 높은 제3 전이 금속 산화물(116c)을 형성할 수 있다. 그것에 의해, 제2 저항 변화층(1162)의 중심부에 위치하는, 저항율이 낮은 제2 전이 금속 산화물(116a)과 제1 저항 변화층(1161)의 접촉 영역 S2의 면적을 상부 전극(107)의 영역 S1의 면적보다 작게 할 수 있으므로, 제1 전이 금속 산화물(116a)에 흐르는 전류 밀도가 증가하여, 제1 전이 금속 산화물(116a)의 도전 패스가 용이하게 형성될 수 있다. 이것에 의해, 저항 변화 소자(15)의 초기화 전압을 감소할 수 있으므로, 저전압으로의 초기화가 가능한 불휘발성 기억소자가 실현된다.
도 5는, 실시의 형태 1의 불휘발성 기억소자의 수율을 나타낸 도이다. 세로축은, 256kbit(256k개)의 불휘발성 기억소자로 구성되는 기억장치를 초기화한 경우에, 정상적인 저항 변화 특성(고저항 상태와 저저항 상태를 가역적으로 전이하는 특성)을 갖는 우량품으로서 동작할 수 있는 비율(수율)을 나타낸다. 가로축은, 측벽 산화 막두께를 나타내며, 제일 왼쪽의 「없음」은 측벽 산화를 행하지 않은 샘플(도 18에 나타낸 종래의 불휘발성 기억소자(50))을 나타낸다. 가로축의 그 외에는, 실시의 형태 1의 불휘발성 기억소자(10)와 같이, 제2 전이 금속 산화물(116c)의 측벽을 산화시킴으로써 제3 전이 금속 산화물(116c)을 형성하는 프로세스를 실시하여 제작한 불휘발성 기억소자(10)에 대해서, 측벽의 산화 막두께를 50nm, 75nm, 100nm로 변화시킨 경우의 데이터이다.
본 도면으로부터 알 수 있는 바와 같이, 측벽 산화 없음의 경우는 256kbit 메모리 어레이의 수율이 제로인데 반해, 본 실시 형태와 같이, 불휘발성 기억소자(혹은, 저항 변화 소자)의 가공 후에, 그 측면부(보다 정확하게는, 제2 저항 변화층의 측면부)를 보다 많이 산화시킴으로써, 저항 변화 특성의 수율이 개선된다. 이것은, 불휘발성 기억소자(혹은, 저항 변화 소자)를 가공할 때에 발생한 측면부(보다 정확하게는, 제2 저항 변화층의 측면부)의 데미지층을 산화에 의해 회복하여, 이것에 의해 측면부를 흐르는 리크 전류가 억제되었기 때문이며, 전류가 소자 중앙부에 집중하여, 전류가 효율적으로 필라멘트 형성에 기여할 수 있었기 때문이라고 생각된다.
또한, 도 5에서는, 측벽 산화 막두께가 클 수록 256kbit 메모리 어레이의 수율이 커져 있지만, 이것은, 사용한 저항 변화 소자의 한 변이 500nm로 측벽 산화 막두께에 비해 충분히 크기 때문이라고 생각되며, 저항 변화 소자 치수를 미세화해 나가면, 측벽 산화 막두께는 최적값을 가진다고 생각된다.
(실시의 형태 2)
다음에, 본 발명의 실시의 형태 2에서의 불휘발성 기억소자에 대해서 설명한다.
[구성］
도 6(a)는, 본 발명의 실시의 형태 2에서의 불휘발성 기억소자(20)의 단면도이다. 도 6(b)는, 도 6(a)에서의 BB'선의 단면을 화살표 방향으로 본 단면도이다. 도 6(a)에 나타낸 바와 같이, 본 실시의 형태 2의 불휘발성 기억소자(20)는, 저항 변화형의 불휘발성 기억소자이며, 실리콘(Si) 등의 기판(100), 제1 배선(101), 제1 층간 절연층(102), 제1 컨택트 플러그(104), 저항 변화 소자(25), 제2 층간 절연층(108), 제2 컨택트 플러그(110) 및 제2 배선(111)을 구비한다. 저항 변화 소자(25)는, 하부 전극(105), 저항 변화층(126) 및 상부 전극(107)으로 구성된다. 저항 변화층(126)은, 하부 전극(105)과 상부 전극(107) 사이에 개재되며, 양 전극(105) 및 (107) 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는(보다 구체적으로는, 양 전극(105) 및 (107) 간에 부여되는 전압의 극성에 따라 고저항 상태와 저저항 상태를 가역적으로 전이한다) 층이며, 제1 전이 금속 산화물(116b)로 구성되는 제1 저항 변화층(1161)과 제2 전이 금속 산화물(126a)과 제3 전이 금속 산화물(126c)로 구성되는 제2 저항 변화층(1262)의 적어도 2층으로 구성된다. 도 6(a)에 있어서, 도 2(a)와 동일한 구성 요소에 대해서는 동일한 부호를 이용하고 설명을 생략한다. 또한, 본 실시의 형태의 불휘발성 기억소자를 이용하여 실제의 메모리 셀을 구성하는 경우, 제1 배선(101) 및 제2 배선(111)의 어느 한쪽은 스위치 소자(다이오드 또는 트랜지스터)와 접속되어, 비선택 시에는 스위치 소자가 오프 상태가 되도록 설정된다. 또, 스위치 소자와의 접속에서는, 컨택트 플러그(104 또는 110)나 배선(101 또는 111)을 통하지 않고 직접 불휘발성 기억소자의 전극(105 또는 107)과 접속하는 구성도 가능하다.
도 6(a)에 나타낸 바와 같이, 본 실시의 형태 2의 불휘발성 기억소자(20)와, 본 실시의 형태 1의 불휘발성 기억소자(10)는, 제2 저항 변화층(1262)(제2 전이 금속 산화물(126a) 및 제3 전이 금속 산화물(126c))의 구성에 차이가 있다. 본 실시의 형태의 불휘발성 기억소자(20)에서는, 제3 전이 금속 산화물(126c)은, 제1 저항 변화층(1161)에 접하는 제2 저항 변화층(1262)의 표면의 일부에 배치되며, 제1 저항 변화층(1161)과 제2 전이 금속 산화물(126a) 사이에 끼워져 있다. 즉, 도 6(a) 및 (b)에 나타낸 제2 저항 변화층(1262)의 구조로부터 알 수 있는 바와 같이, 본 실시의 형태의 제2 저항 변화층(1262)에서는, 저항값이 낮은 제2 전이 금속 산화물(126a)은 제2 저항 변화층(1262)의 둘레 가장자리측에 배치되며, 저항값이 높은 제3 전이 금속 산화물(126c)은 제2 저항 변화층(1262)의 표면의 중심측에 배치되어 있다. 그리고, 제3 전이 금속 산화물(126c)은, 제1 저항 변화층(1161)의 제2 면(여기에서는, 저면)의 적어도 일부와 접하며, 제2 전이 금속 산화물(126a)은, 제1 저항 변화층(1161)의 제2 면(여기에서는, 저면)의 나머지 부분과 접하고 있다.
이와 같은 구성에 의하면, 제2 저항 변화층(1262)의 표면의 제3 전이 금속 산화물(126c)이 배치되어 있지 않은 S2a 및 S2b의 영역(실제는 링 형상으로 연결된 영역)에서는, 제1 저항 변화층(1161)과 제2 전이 금속 산화물(126a)이 상부 전극(107) 및 하부 전극(105) 사이에 끼워지고, 제2 저항 변화층(1262)의 표면에 제3 전이 금속 산화물(126c)이 배치된 S3의 영역은, 제1 저항 변화층(1161)과 제2 전이 금속 산화물(126a)과 제3 전이 금속 산화물(126c)로 구성되는 제2 저항 변화층(1262)이 상부 전극(107) 및 하부 전극(105) 사이에 끼워진 구성이 된다. S3의 영역에서는, 산소 함유율이 높은 제1 전이 금속 산화물(116b)과 제3 전이 금속 산화물(126c)이 적층에 배치되며, S2a 및 S2b의 영역과 비교해 산소 함유율이 높은 전이 금속 산화물의 막두께가 두꺼우므로, 고저항이 되어, 전류가 거의 흐르지 않는다. 따라서, 저항 변화 소자(25) 내의 전류의 대부분은, S2a 및 S2b의 영역을 통과하여, 제1 전이 금속 산화물(116b)로 흐르기 때문에, 이 영역에서 제1 전이 금속 산화물(116b)의 전류 밀도가 증가하여, 초기화 전압을 감소시킬 수 있어, 소자의 저전압으로의 초기화가 가능해진다. 즉, 제2 전이 금속 산화물(126a) 및 제3 전이 금속 산화물(126c)로 구성되는 제2 저항 변화층(1262)을 흐르는 전류 중, 대부분의 전류가 저항값이 낮은 제2 전이 금속 산화물(126a)(즉, 제2 저항 변화층(1262)의 둘레 가장자리부)을 흐르게 되어, 제2 저항 변화층(1262)에서 제1 저항 변화층(1161)으로 흐르는 전류의 밀도가 증가하여, 보다 작은 전압으로 저항 변화 소자(25)를 초기화하는 것이 가능해진다. 또한, 여기에서는, 제2 저항 변화층(1262)에서 제1 저항 변화층(1161)으로 흐르는 전류의 밀도가 증가하는 구조에 대해서 설명했지만, 그 역방향으로 흐르는 전류(제1 저항 변화층(1161)에서 제2 저항 변화층(1262)으로의 전류)에 대해서도, 동일한 것을 말할 수 있다.
또, 본 실시의 형태 2에서, 영역 S1a 및 S2b의 면적은, 제3 전이 금속 산화물(126c)의 막두께가 아닌, 그 평면 방향의 영역 S3의 면적에 의해 축소된다. 따라서, 실시의 형태 1에 비해, 실시의 형태 2의 제3 전이 금속 산화물(126c)의 막두께를 얇게 할 수 있으므로, 제3 전이 금속 산화물(126c)의 형성에 드는 열이력을 저감할 수 있어, 산소 함유율이 높은 제1 전이 금속 산화물(116b)에서 산소 함유율이 낮은 제2 전이 금속 산화물(126a)로 산소가 확산되는 현상을 억제할 수 있다.
[제조 방법］
도 7(a) 내지 (e)는 본 발명의 실시의 형태 2에서의 불휘발성 기억소자(20)의 주요부의 제조 방법을 나타낸 단면도이다. 이들을 이용하여, 본 실시의 형태 2의 불휘발성 기억소자(20)의 주요부의 제조 방법에 대해서 설명한다. 또, 도 7(a) 이전의 공정은, 도 4(a)~(g)와 동일하므로 설명을 생략한다. 또한, 본 실시의 형태에서는, 상부 전극(107)은, 제조 상, 2개의 층(제1 상부 전극(107a) 및 제2 상부 전극(107b))으로 구성되므로, 도 4(g)에 나타낸 실시의 형태 1에서의 상부 전극(107)의 제조는, 제조 공정 상, 본 실시의 형태에서의 제1 상부 전극(107a)의 제조에 상당한다.
도 7(a)에 나타낸 바와 같이, 제1 상부 전극(107a)을 개구하는 공정에서, 패터닝에 의해 제1 상부 전극(107a)을 개구하고, 저항 변화층(126)을 노출시킨다. 여기에서는, 제1 저항 변화층(1161)(즉, 제1 전이 금속 산화물(116b))이 노출되어 있지만, 제1 저항 변화층(1161)(즉, 제1 전이 금속 산화물(116b))을 관통하여, 제2 저항 변화층(1262)(여기에서는, 제2 전이 금속 산화물(126a))이 노출되어도 상관없다.
도 7(b)에 나타낸 바와 같이, 제3 전이 금속 산화물(126c)을 형성하는 공정에서, 플라즈마 산화법 혹은 RTO법으로 소자를 산화시킴으로써, 제1 상부 전극(107a)의 개구 영역(107x)으로부터 산소가 진입하고, 제1 저항 변화층(1161)(즉, 제1 전이 금속 산화물(116b))을 투과하여, 제2 저항 변화층(1262)(여기에서는, 제2 전이 금속 산화물(126a))의 표면의 일부를 산화시켜, 제3 전이 금속 산화물(126c)을 형성한다. 즉, 제1 저항 변화층(1161)에 피복된 제2 전이 금속 산화물(126a)의 표면의 일부를 제1 저항 변화층(1161)과 함께 산화시킴으로써, 제2 저항 변화층(1262)의 중심측에 제3 전이 금속 산화물(126c)을 형성함과 함께 제2 저항 변화층(1262)의 둘레 가장자리측에 제2 전이 금속 산화물(126a)을 형성한다.
이것에 의해, 제3 전이 금속 산화물(126c)은 제1 저항 변화층(1161)과 제2 전이 금속 산화물(126a) 사이에 끼워지는 배치가 된다. 여기서 이용한 플라즈마 산화법 혹은 RTO법은, 산소 분위기 중에서 350℃~500℃의 온도 범위 내를 사용했다. 500℃ 이상의 온도에서는, 제1 전이 금속 산화물(116b) 중의 산소가 제2 전이 금속 산화물(126a)에 확산되기 때문에, 소자의 저항 변화 특성에 주는 영향이 크다. 제1 상부 전극(107a)의 전극 재료인 Pt나 Ir 등의 귀금속은, 500℃ 이하의 온도에서는, 산화되지 않으며, 또한, 산소를 투과시키기 어렵다. 따라서, 제3 전이 금속 산화물(126c)을 형성할 때에는, 하드 마스크로서의 역할을 가진다. 이와 같이 하여 형성되는 제3 전이 금속 산화물(126c)의 특성(소재, 산소 함유율 및 저항율)은, 실시의 형태 1에서의 제3 전이 금속 산화물(116c)과 동일하다. 제3 전이 금속 산화물(126c)의 막두께는, 영역 S3에 고저항인 영역을 형성하여, 전류가 흐르기 어렵게 하는 것이 목적이기 때문에, 1nm 이상, 더 바람직하게는 5nm 이상이면 된다. 도 7(c)에 나타낸 바와 같이, 제2 상부 전극(107b)을 재차 형성하는 공정에서, 제1 상부 전극(107a)과 같은 귀금속을 스퍼터법에 의해 퇴적시켜, 개구 영역(107x)을 피복한다. 여기에서는, 제1 상부 전극(107a)과 동일한 귀금속을 제2 상부 전극(107b)로서 퇴적시켰지만, 상이한 금속(TiN, Ta, TiAlN 등)이어도 상관없다.
다음에, 도 7(d)에 나타낸 바와 같이, 저항 변화 소자(25)를 형성하는 공정에서, 패터닝을 행하여, 저항 변화 소자(25)를 원하는 치수로 가공한다.
마지막으로, 도 7(e)에 나타낸 바와 같이, 저항 변화층(126)을 피복하고, 500~1000nm 두께의 제2 층간 절연층(108)을 형성하여, 도 4(b), 도 4(c)와 동일한 제조 방법으로, 그 제2 컨택트홀(109) 및 제2 컨택트 플러그(110)를 형성한다. 그 후 제2 컨택트 플러그(110)를 피복하고, 제2 배선(111)을 형성하여, 불휘발성 기억소자(20)가 완성된다.
이상의 제조 방법으로 함으로써, 제2 저항 변화층(1262)의 둘레 가장자리부에 위치하는 제2 전이 금속 산화물(126a)의 영역 S2a 및 S2b(즉, 제2 전이 금속 산화물(126a)과 제1 저항 변화층(1161)의 접촉 영역)는, 제2 저항 변화층(1262)의 중심부에 위치하는 제3 전이 금속 산화물(126c)이 배치되어 있는 영역 S3(제3 전이 금속 산화물(126c)과 제1 저항 변화층(1161)의 접촉 영역)에 비해, 산소 함유율이 높은(즉, 산소 부족도가 낮다) 전이 금속 산화물의 막두께가 얇아, 저저항이 되기 때문에, 전류가 흐르기 쉬워져, 전류 밀도가 증가하므로 제1 전이 금속 산화물(116b)의 도전 패스의 형성이 용이해져, 저항 변화 소자(25)의 초기화 전압을 감소할 수 있어, 저전압으로의 초기화가 가능한 불휘발성 기억소자가 실현된다.
(실시의 형태 3)
다음에, 본 발명의 실시의 형태 3에서의 불휘발성 기억소자에 대해서 설명한다.
[구성］
도 8(a)는, 본 발명의 실시의 형태 3에서의 불휘발성 기억소자(30)의 단면도이다. 도 8(b)는, 도 8(a)에서의 CC'선의 단면을 화살표 방향으로부터 본 단면도이다. 도 8(a)에 나타낸 바와 같이, 본 실시의 형태 3의 불휘발성 기억소자(30)는, 저항 변화형의 불휘발성 기억소자이며, 기판(200), 제1 배선(201), 제1 층간 절연층(202), 제1 컨택트 플러그(204), 저항 변화 소자(35), 제2 층간 절연층(209), 제2 컨택트 플러그(211) 및 제2 배선(212)을 구비한다. 또한, 본 실시의 형태의 불휘발성 기억소자를 이용하여 실제의 메모리 셀을 구성하는 경우, 제1 배선(201) 및 제2 배선(212)의 어느 한쪽은 스위치 소자(다이오드 또는 트랜지스터)와 접속되어, 비선택 시에는 스위치 소자가 오프 상태가 되도록 설정된다. 또, 스위치 소자와의 접속에서는, 컨택트 플러그(204 또는 211)나 배선(201 또는 212)을 통하지 않고 직접 불휘발성 기억소자의 전극(205 또는 208)과 접속하는 구성도 가능하다.
기판(200)은, 실리콘(Si) 등의 반도체 기판이다. 제1 배선(201)은, 기판(200) 상에 형성된 배선이다. 제1 층간 절연층(202)은, 이 기판(200) 상의 제1 배선(201)을 덮는 500~1000nm 두께의 실리콘 산화막 등으로 구성되는 층간 절연층이다. 제1 컨택트홀(203)은, 이 제1 층간 절연층(202)을 관통하여 제1 배선(201)과 전기적으로 접속하는 제1 컨택트 플러그(204)를 위한 50~300nmφ의 컨택트홀이다. 제1 컨택트 플러그(204)는, 제1 컨택트홀(203)의 내부에 텅스텐을 주성분으로 하여 매설된 도체이다.
그리고, 저항 변화 소자(35)는, 제1 컨택트 플러그(204)를 피복하고, 제1 층간 절연층(202) 상에 형성된 질화 탄탈 등으로 구성되는 5~100nm 두께의 하부 전극(205), 5~30nm 두께의 전류 제어층(206)(저저항 영역(206a)과 고저항 영역(206b)을 포함한다), 20~100nm 두께의 저항 변화층(207), 귀금속(Pt, Ir, Pd 등) 등으로 구성되는 5~100nm 두께의 상부 전극(208)으로 구성된다. 제2 층간 절연층(209)은, 이 저항 변화 소자(35)를 피복하는, 500~1000nm 두께의 실리콘 산화막 등으로 구성되는 층간 절연층이다. 제2 컨택트홀(210)은, 이 제2 층간 절연층(209)을 관통하여, 상부 전극(208)과 전기적으로 접속하는 제2 컨택트 플러그(211)를 위한 50~300nmφ의 컨택트홀이다. 제2 컨택트 플러그(211)는, 제2 컨택트홀(210)의 내부에 텅스텐을 주성분으로 한 도체이다. 제2 배선(212)은, 제2 컨택트 플러그(211)를 피복하도록, 제2 층간 절연층(209) 상에 형성된 배선이다.
여기서, 저항 변화층(207)은, 하부 전극(205)과 상부 전극(208) 사이에 개재되며, 양 전극(205) 및 (208) 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는(보다 구체적으로는, 양 전극(205) 및 (208) 간에 부여되는 전압의 극성에 따라 고저항 상태와 저저항 상태를 가역적으로 전이한다) 층이며, 제1 전이 금속 산화물(207b)로 구성되는 제1 저항 변화층(2071)과 제2 전이 금속 산화물(207a)과 제3 전이 금속 산화물(207c)로 구성되는 제2 저항 변화층(2072)의 적어도 2층으로 구성된다. 이 저항 변화층(207)(즉, 제1 전이 금속 산화물(207b), 제2 전이 금속 산화물(207a) 및 제3 전이 금속 산화물(207c)로 구성)은, 탄탈 등의 전이 금속을 주성분으로 한 전이 금속 산화물로 구성된다. 제2 전이 금속 산화물(207a)의 산소 함유율은, 제1 전이 금속 산화물(207b)의 산소 함유율 및 제3 전이 금속 산화물(207c)의 산소 함유율의 어느 것보다도 낮다. 즉, 제2 전이 금속 산화물(207a)의 저항값은, 제1 전이 금속 산화물(207b)의 저항값 및 제3 전이 금속 산화물(207c)의 저항값의 어느 것보다도 낮다.
전류 제어층(206)은, 둘레 가장자리측에 배치된 제4 전이 금속 산화물로 구성되는 고저항 영역(206b)과, 중심측에 배치된 제5 전이 금속 산화물로 구성되는 저저항 영역(206a)으로 구성된다. 이 전류 제어층(206)은, 저항 변화층(207)과 마찬가지로, 탄탈 등의 전이 금속을 주성분으로 한 전이 금속 산화물로 구성되어 있어도 된다. 전류 제어층(206)을 저항 변화층(207)과 동일한 전이 금속의 산화물로 구성하는 경우, 제5 전이 금속 산화물(저저항 영역(206a))의 산소 함유율은, 제2 전이 금속 산화물(207a)의 산소 함유율보다 낮고, 제4 전이 금속 산화물(고저항 영역(206b))의 산소 함유율은, 제2 전이 금속 산화물(207a)의 산소 함유율보다 높다. 즉, 제5 전이 금속 산화물(저저항 영역(206a))의 산소 부족도는, 제2 전이 금속 산화물(207a)의 산소 부족도보다 높고, 제4 전이 금속 산화물(고저항 영역(206b))의 산소 부족도는, 제2 전이 금속 산화물(207a)의 산소 부족도보다 낮다.
이와 같은 구성에 의하면, 전류 제어층의 저저항 영역(206a)의 평면 방향의 영역 S5의 면적(즉, 저저항 영역(206a)과 제2 전이 금속 산화물(207a)이 접하는 면적)이, 저항 변화층(207) 내의 제2 전이 금속 산화물(207a)의 평면 방향의 영역 S4의 면적(즉, 제2 전이 금속 산화물(207a)과 제1 전이 금속 산화물(207b)이 접하는 면적)에 비해 작기 때문에, 하부 전극(205)으로부터 전류 제어층(206)을 통과한 전류는, 도 9에서 나타낸 바와 같이, 제2 전이 금속 산화물(207a)의 평면 방향으로 밀도 분포가 생겨, 제2 전이 금속 산화물(207a)의 평면 방향의 중심부에서 전류 밀도가 증가하여, 실시의 형태 1에 비해, 제1 전이 금속 산화물(207b)의 도전 패스가 용이하게 형성될 수 있으므로, 저항 변화 소자(35)의 초기화 전압을 감소할 수 있어, 저항 변화 소자(35)의 저전압으로의 초기화가 가능해진다.
[제조 방법］
도 10(a) 내지 (l)는 본 발명의 실시의 형태 3에서의 불휘발성 기억소자(30)의 주요부의 제조 방법을 나타낸 단면도이다. 이들을 이용하여, 본 실시의 형태 3의 불휘발성 기억소자(30)의 주요부의 제조 방법에 대해서 설명한다.
도 10(a)에 나타낸 바와 같이, 제1 배선(201)을 형성하는 공정에서, 트랜지스터나 하층 배선 등이 형성되어 있는 기판(200) 상에, 알루미늄 등으로 구성되는 400~600nm 두께의 도전층을 형성하고, 이것을 패터닝함으로써 제1 배선(201)을 형성한다.
다음에, 도 10(b)에 나타낸 바와 같이, 제1 층간 절연층(202)을 형성하는 공정에서, 제1 배선(201)을 피복하고 기판(200) 상에 절연층을 형성한 후에 표면을 평탄화함으로써 500~1000nm 두께의 제1 층간 절연층(202)을 형성한다. 제1 층간 절연층(202)에 대해서는, 플라즈마 TEOS막이나, 배선 간의 기생 용량의 저감을 위해 불소 함유 산화물(예를 들면, FSG) 등의 low-k 재료가 이용된다.
다음에, 도 10(c)에 나타낸 바와 같이, 제1 컨택트홀(203)을 형성하는 공정에서, 원하는 마스크를 이용하여 패터닝하고, 제1 층간 절연층(202)을 관통하여 제1 배선(201)에 이르는 50~300nmφ 두께의 제1 컨택트홀(203)을 형성한다. 여기서, 제1 배선(201)의 폭이 제1 컨택트홀(203)보다 작은 경우에는, 마스크 어긋남의 영향에 의해 제1 배선(201)과 제1 컨택트 플러그(204)의 접촉하는 면적이 변하여, 예를 들면 셀 전류가 변동한다. 이것을 방지하는 관점에서, 본 실시의 형태에서는, 실시예로서 제1 배선(201)의 폭은 제1 컨택트홀(203)보다 큰 외형으로 하고 있지만, 본 발명은 이것에 한정되는 것은 아니다.
다음에, 도 10(d)에 나타낸 바와 같이, 제1 컨택트 플러그(204)를 형성하는 공정에서, 우선 하층에 밀착층, 확산 배리어로서 기능하는 각각 5~30nm 두께의 TiN/Ti층을 스퍼터법으로, 상층에 주성분이 되는 200~400nm 두께의 텅스텐을 CVD법으로 성막한다. 이 때, 제1 컨택트홀(203)은 후에 제1 컨택트 플러그(204)가 되는 적층 구조의 도전층으로 충전된다.
다음에, 도 10(e)에 나타낸 바와 같이, 제1 컨택트 플러그(204)를 형성하는 공정에서, 화학적 기계 연마법(CMP법)을 이용하여 웨이퍼 전체면을 평탄화 연마하여, 제1 층간 절연층(202) 상의 불필요한 도전층을 제거하고, 제1 컨택트홀(203)의 내부에 제1 컨택트 플러그(204)를 형성한다.
다음에, 도 10(f)에 나타낸 바와 같이, 제1 컨택트 플러그(204)를 피복하고, 제1 층간 절연층(202) 상에, 후에 하부 전극(205)으로서 탄탈 질화물 등으로 구성되는 20~100nm 두께의 도전층을 스퍼터법으로 형성한다. 여기에서는, 스퍼터법 만으로 하부 전극(205)을 형성했지만, 하부 전극(205)의 형성 후에 CMP법을 이용한 하부 전극의 평탄화를 행해도 상관없다. 이어서, 하부 전극(205) 상에, 제5 전이 금속 산화물(즉, 저저항 영역(206a))로 구성되는 전류 제어층(206)을 형성한다. 여기에서는, 탄탈 타겟을 아르곤과 산소 가스 분위기 중에서 스퍼터링하는, 이른바, 반응성 스퍼터법으로 제5 전이 금속 산화물(저저항 영역(206a))인 TaOx5를 형성했다. 그 산소 함유율로서는 33~55atm%(이 때 x5의 값은, 0.49~1.22), 그 저항율은 0.3~1mΩ?㎝, 막두께는 5~20nm이다. 이어서, 제5 전이 금속 산화물(저저항 영역(206a)) 상에 제2 전이 금속 산화물(207a)을 형성한다. 여기에서는, 탄탈 타겟을 아르곤과 산소 가스 분위기 중에서 스퍼터링하는, 이른바, 반응성 스퍼터법으로 제2 전이 금속 산화물(207a)인 TaOx2를 형성했다. 그 산소 함유율로서는 55~65atm%(이 때 x2의 값은, 1.22~1.86), 그 저항율은 1~50mΩ?㎝, 막두께는 20~100nm이다. 이어서, 제2 전이 금속 산화물(207a) 상에, 산소 함유율이 제2 전이 금속 산화물(207a)보다 높은 제1 전이 금속 산화물(207b)을 형성한다. 여기에서는, 탄탈 타겟을 산소 가스 분위기 중에서 스퍼터링하는 반응성 스퍼터법으로 제1 전이 금속 산화물(207b)인 TaOx1의 형성을 행했다. 그 산소 함유율은, 68~71atm%(이 때 x1의 값은, 2.1~2.5), 그 저항율은 1E7mΩ?㎝ 이상, 막두께는 3~10nm이다. 여기서 제1 전이 금속 산화물(207b)은 반응성 스퍼터를 이용하여 형성했지만, 플라즈마 산화로 제2 전이 금속 산화물(207a)의 표층을 산화시켜, 산소 함유율이 높은 전이 금속 산화물을 형성해도 상관없다. 스퍼터법에서는, 화학량론적 조성 이상의 산소를 함유시키는 것은 곤란하지만, 플라즈마 산화 처리를 행하면, 산소가 탄탈 산화물의 입계, 결함 등에 주입되어, 보다 높은 산소 함유율을 가지는 전이 금속 산화물을 형성할 수 있으므로, 리크 전류의 억제에 효과가 있다. 또, 탄탈 산화물 타겟을 산소 가스 분위기 중에서 스퍼터링하는 반응성 스퍼터법을 이용해도 된다. 이어서, 제1 전이 금속 산화물(207b) 상에 상부 전극(208)이 되는 귀금속(Pt, Ir, Pa 등) 등으로 구성되는 도전층을 형성한다.
다음에, 도 10(j)에 나타낸 바와 같이, 저항 변화 소자(35)를 형성하는 공정에서, 원하는 마스크를 이용하여, 하부 전극(205), 제5 전이 금속 산화물(저저항 영역(206a)), 제2 전이 금속 산화물(207a), 제1 전이 금속 산화물(207b) 및 상부 전극(208)을 패터닝하고, 제5 전이 금속 산화물(저저항 영역(206a))로 구성되는 전류 제어층(206)과 제2 전이 금속 산화물(207a), 제1 전이 금속 산화물(207b)로 구성되는 저항 변화층(207)을 하부 전극(105), 상부 전극(107) 사이에 끼운 저항 변화 소자(35)를 형성한다. 표준 전극 전위가 높은 재료로서 대표되는 귀금속 등은 에칭이 곤란하기 때문에, 그러한 귀금속을 상부 전극에 이용한 경우에, 이것을 하드 마스크로 하여 저항 변화 소자(35)를 형성할 수도 있다. 본 공정에서는, 동일한 마스크를 이용하여, 일괄하여 패터닝을 행했지만, 공정마다 패터닝을 행해도 상관없다.
다음에, 도 10(k)에 나타낸 바와 같이, 제4 전이 금속 산화물(고저항 영역(206b)) 및 제3 전이 금속 산화물(207c)을 형성하는 공정에서, 상기 패터닝 후에 노출된 제5 전이 금속 산화물(저저항 영역(206a)) 및 제2 전이 금속 산화물(207a)의 측면부에, 산소 함유율이 제5 전이 금속 산화물(저저항 영역(206a)) 및 제2 전이 금속 산화물(207a)보다 높은 제4 전이 금속 산화물(고저항 영역(206b))과 제3 전이 금속 산화물(207c)을 플라즈마 산화에 의해 동시에 형성한다. 여기서, 제5 전이 금속 산화물의 산화 레이트는, 제2 전이 금속 산화물의 산화 레이트보다 큰 것이 바람직하다. 그러한 재료를 선택함으로써, 1회의 산화 공정으로 도 8 및 도 9에 나타낸 구조의 저항 변화층(207) 및 전류 제어층(206)을 형성할 수 있다. 또, 본 실시 형태에서는, 저항 변화층(207) 및 전류 제어층(206)에 동일한 전이 금속의 산화물을 이용했지만, 제5 전이 금속 산화물(저저항 영역(206a))의 산화 레이트가, 제2 전이 금속 산화물(207a)의 산화 레이트보다 커, 산화 후의 제4 전이 금속 산화물(고저항 영역(206b))의 저항값이 제2 전이 금속 산화물(207a)의 저항값보다 커지는 재료이면 된다.
도 11에, 플라즈마 산화로 형성되는 제3 전이 금속 산화물(207c) 및 제4 전이 금속 산화물(고저항 영역(206b))의 레이트 곡선을 나타낸다. 산화되는 모체의 제2 전이 금속 산화물(207a)의 비저항은, 2mΩ?㎝이다. 여기에서는, 3종류의 산소 함유율(45atm%, 56atm%, 59atm%)의 전이 금속 산화물에 대한 산화 시간(초；도 11의 가로축)과, 그 산화에 의해 형성되는, 보다 산소 함유율이 높은 전이 금속 산화물의 측벽 막두께(nm；도 11의 세로축)의 관계가 나타나 있다. 본 도면에 나타낸 3종류의 곡선으로부터 알 수 있는 바와 같이, 플라즈마 산화에 의해 형성되는 산소 함유율이 높은 전이 금속 산화물의 막두께(도 11의 세로축)는, 전이 금속 산화물의 산소 함유율에 의존한다. 예를 들면, 산소 함유율이 45atm%인 전이 금속 산화물의 경우는, 산소 함유율이 59atm%인 전이 금속 산화물의 경우에 비해, 전이 금속 산화물의 산화 막두께가 약 1.5배 정도 두껍게 형성된다. 즉, 본 실시의 형태에서는, 산화의 타겟이 되는 제5 전이 금속 산화물(저저항 영역(206a)) 및 제2 전이 금속 산화물(207a)의 산소 함유율이, 각각, 33~55atm%, 55~65atm%이므로, 동일한 산화 시간이어도, 제5 전이 금속 산화물(저저항 영역(206a))의 측면부에 형성되는 제4 전이 금속 산화물(고저항 영역(206b))의 막두께는, 제2 전이 금속 산화물(207a)의 측면부에 형성되는 제3 전이 금속 산화물(207c)에 비해 두꺼워진다. 이 때문에, 제5 전이 금속 산화물(저저항 영역(206a))의 평면 방향의 영역 S5의 면적(즉, 저저항 영역(206a)과 제2 전이 금속 산화물(207a)이 접하는 면적)은, 제2 전이 금속 산화물(207a)의 평면 방향의 영역 S4의 면적(즉, 제2 전이 금속 산화물(207a)과 제1 전이 금속 산화물(207b)이 접하는 면적)에 비해 작아진다.
또한, 이와 같이 하여 형성되는 제4 전이 금속 산화물(고저항 영역(206b)) 및 제3 전이 금속 산화물(207c)은, 예를 들면, 제1 전이 금속 산화물(207b)과 동일한 특성, 즉, TaOx3이며, 그 산소 함유율은 68~75atm%(이 때 x3의 값은, 2.1~3.0)이고, 그 저항율은 1E7mΩ?㎝ 이상이다. 즉, 제4 전이 금속 산화물(고저항 영역(206b))의 산소 함유율(68~75atm%)은, 제2 전이 금속 산화물(207a)의 산소 함유율(55~65atm%)보다 높고, 제5 전이 금속 산화물(저저항 영역(206a))의 산소 함유율(33~55atm%)은, 제2 전이 금속 산화물(207a)의 산소 함유율(55~65atm%)보다 낮게 하는 것이 바람직하다.
마지막으로, 도 10(l)에 나타낸 바와 같이, 상부 전극(208)과 하부 전극(205) 사이에 끼워진 저항 변화층(207) 및 전류 제어층(206)을 피복하고, 500~1000nm 두께의 제2 층간 절연층(209) 형성하여, 도 4(b), 도 4(c)와 동일한 제조 방법으로, 그 제2 컨택트홀(210) 및 제2 컨택트 플러그(211)를 형성한다. 그 후 제2 컨택트 플러그(211)를 피복하고, 제2 배선(212)을 형성하여, 불휘발성 기억소자(30)가 완성된다.
이상의 제조 방법으로 함으로써, 제5 전이 금속 산화물(저저항 영역(206a))의 평면 방향의 최대 면적 S5(즉, 저저항 영역(206a)과 제2 전이 금속 산화물(207a)이 접하는 면적)이 제2 전이 금속 산화물(207a)의 평면 방향의 최대 면적 S4(즉, 제2 전이 금속 산화물(207a)과 제1 전이 금속 산화물(207b)이 접하는 면적)에 비해 작아져, 전류 제어층(206)을 통과하여, 제2 전이 금속 산화물(207a)의 평면 방향으로 전류 밀도가 생겨, 제2 전이 금속 산화물(207a)의 중심부에서 전류 밀도가 증가하므로, 제1 전이 금속 산화물(207b)에 도전 패스가 용이하게 형성되어, 저항 변화 소자(35)의 초기화 전압을 저감할 수 있어, 저전압으로의 초기화가 가능한 불휘발성 기억소자가 실현된다.
(실시의 형태 4)
다음에, 본 발명의 실시의 형태 4에서의 불휘발성 기억소자에 대해서 설명한다.
[구성］
도 12는, 본 발명의 실시의 형태 4에서의 불휘발성 기억소자(40)의 단면도이다. 도 12에 나타낸 바와 같이, 본 실시의 형태 2의 불휘발성 기억소자(40)는, 저항 변화형의 불휘발성 기억소자이며, 실리콘(Si) 등의 기판(100), 제1 배선(101), 제1 층간 절연층(102), 제1 컨택트 플러그(104), 저항 변화 소자(45), 제2 층간 절연층(108), 제2 컨택트 플러그(110) 및 제2 배선(111)을 구비한다. 저항 변화 소자(45)는, 하부 전극(105), 저항 변화층(136) 및 상부 전극(107)으로 구성된다. 저항 변화층(136)은, 하부 전극(105)과 상부 전극(107) 사이에 개재되며, 양 전극(105) 및 (107) 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는(보다 구체적으로는, 양 전극(105) 및 (107) 간에 부여되는 전압의 극성에 따라 고저항 상태와 저저항 상태를 가역적으로 전이한다) 층이며, 제1 전이 금속 산화물(116b)로 구성되는 제1 저항 변화층(1161)과 제2 전이 금속 산화물(116a)과 제3 전이 금속 산화물(116c)로 구성되는 제2 저항 변화층(1162)의 적어도 2층으로 구성된다. 도 12에 있어서, 도 2(a)와 동일한 구성 요소에 대해서는 동일한 부호를 이용하고 설명을 생략한다. 또한, 본 실시의 형태의 불휘발성 기억소자를 이용하여 실제의 메모리 셀을 구성하는 경우, 상기 제1 배선(101) 및 상기 제2 배선(111)의 어느 한쪽은 스위치 소자(다이오드 또는 트랜지스터)와 접속되어, 비선택 시에는 스위치 소자가 오프 상태가 되도록 설정된다. 또, 스위치 소자와의 접속에서는, 컨택트 플러그(104 또는 110)나 배선(101 또는 111)을 통하지 않고 직접 불휘발성 기억소자의 전극(105 또는 107)과 접속하는 구성도 가능하다.
도 12에 나타낸 바와 같이, 본 실시의 형태 4의 불휘발성 기억소자(40)와, 본 실시의 형태 1의 불휘발성 기억소자(10)는, 제1 전이 금속 산화물(116b)로 구성되는 제1 저항 변화층(1161)과 제2 전이 금속 산화물(116a) 및 제3 전이 금속 산화물(116c)로 구성되는 제2 저항 변화층(1162)의 배치의 차이에 있다. 불휘발성 기억소자(40)에서는, 제1 저항 변화층(1161) 상에, 제2 저항 변화층(1162)이 배치되어, 저항 변화층(136)을 구성하고 있다. 즉, 제3 전이 금속 산화물(116c)은, 제1 저항 변화층(1161)의 제2 면(여기에서는, 상면)의 적어도 일부와 접하며, 제2 전이 금속 산화물(116a)은, 제1 저항 변화층(1161)의 제2 면(여기에서는, 상면)의 나머지 부분과 접하고 있다.
이와 같은 구성에 의하면, 산소 함유율이 높은 제1 전이 금속 산화물(116b) 상에 산소 함유율이 낮은 제2 전이 금속 산화물(116a)을 형성하기 때문에, 제1 전이 금속 산화물(116b)의 형성 후에 소자를 대기에 폭로해도, 산소 함유율이 높은 제1 전이 금속 산화물(116b)의 표면에는 자연 산화막이 형성되지 않아, 제1 전이 금속 산화물(116b)과 제2 전이 금속 산화물(116a)이 접하는 면에서 자연 산화막의 영향을 배제할 수 있어, 제1 전이 금속 산화물(116b)의 도전 패스의 형성을 안정시키는 것이 가능해진다.
[제조 방법］
도 13(a) 내지 (d)는 본 발명의 실시의 형태 4에서의 불휘발성 기억소자(40)의 주요부의 제조 방법을 나타낸 단면도이다. 이들을 이용하여, 본 실시의 형태 4의 불휘발성 기억소자(40)의 주요부의 제조 방법에 대해서 설명한다. 또, 도 13(a) 이전의 공정은, 도 4(a)~(e)와 동일하므로 설명을 생략한다.
다음에, 도 13(a)에 나타낸 바와 같이, 하부 전극(105) 및 저항 변화층(136)을 형성하는 공정에서, 제1 컨택트 플러그(104)를 피복하고, 제1 층간 절연층(102) 상에, 후에 하부 전극(105)이 되는 귀금속(Pt, Ir, Pa 등) 등으로 구성되는 도전층을 형성한다. 이어서, 하부 전극(105) 상에, 제1 전이 금속 산화물(116b)로 구성되는 제1 저항 변화층(1161)을 형성한다. 여기에서는, 탄탈 타겟을 산소 가스 분위기 중에서 스퍼터링하는 반응성 스퍼터법으로 제1 전이 금속 산화물(116b)인 TaOx1을 형성했다. 그 산소 함유율은, 68~71atm%(이 때 x1의 값은, 2.1~2.5), 그 저항율은 1E7mΩ?㎝ 이상, 막두께는 3~10nm이다. 제1 전이 금속 산화물(116b)의 산소 함유율이 높으므로, 형성 후에 대기에 폭로해도 자연 산화막이 형성되지 않는다. 이어서, 제1 전이 금속 산화물(116b) 상에, 제2 전이 금속 산화물(116a)을 형성한다. 여기에서는, 탄탈 타겟을 아르곤과 산소 가스 분위기 중에서 스퍼터링하는, 이른바, 반응성 스퍼터법으로 제2 전이 금속 산화물(116a)인 TaOx2를 형성했다. 그 산소 함유율로서는, 55~65atm%(이 때 x2의 값은, 1.22~1.86), 그 저항율은 1~50mΩ?㎝, 막두께는 20~100nm이다. 이어서, 제2 전이 금속 산화물(116a) 상에 상부 전극(107)이 되는 탄탈 질화물 등으로 구성되는 20~100nm 두께의 도전층을 스퍼터법으로 형성한다.
다음에, 도 13(b)에 나타낸 바와 같이, 저항 변화 소자(45)를 형성하는 공정에서, 마스크를 이용하여, 하부 전극(105), 제1 저항 변화층(1161), 제2 전이 금속 산화물(116a) 및 상부 전극(107)을 패터닝하고, 제2 전이 금속 산화물(116a), 제1 저항 변화층(1161)을 하부 전극(105), 상부 전극(107) 사이에 끼운 구조를 형성한다. 여기에서는, 동일한 마스크를 이용하여, 일괄하여 패터닝을 행했지만, 공정마다 패터닝을 행해도 상관없다.
다음에, 도 13(c)에 나타낸 바와 같이, 제3 전이 금속 산화물(116c)을 형성하는 공정에서, 패터닝 후에 노출된 제2 전이 금속 산화물(116a)의 측면에 산소 함유율이 높은 제3 전이 금속 산화물(116c)을 플라즈마 산화법 혹은 RTO법에 의해 형성한다. 이와 같이 하여 형성되는 제3 전이 금속 산화물(116c)은, 예를 들면, 제1 전이 금속 산화물(116b)과 동일한 특성, 즉, TaOx3이며, 그 산소 함유율은 68~75atm%(이 때 x3의 값은, 2.1~3.0)이며, 그 저항율은 1E7mΩ?㎝ 이상이다. 또, 제3 전이 금속 산화물(116c)의 막두께는, 저항 변화 소자(45)의 치수의 절반보다 적은 범위이다. 이와 같이, 저항율이 낮은 제2 전이 금속 산화물(116a)의 측면부에 저항율이 높은 제3 전이 금속 산화물(116c)을 형성함으로써, 제2 전이 금속 산화물(116a)의 리크 전류를 억제할 수 있다. 여기서 이용한, 플라즈마 산화법 혹은 RTO법은, 산소 분위기 중에서 350℃~500℃의 온도 범위로 했다. 500℃ 이상의 온도 영역에서는, 제1 전이 금속 산화물(116b) 내의 산소가 제2 전이 금속 산화물(116a)로 확산되기 때문에, 소자의 저항 변화 특성에 주는 영향이 크다.
마지막으로, 도 13(d)에 나타낸 바와 같이, 저항 변화층(136)을 피복하고, 500~1000nm 두께의 제2 층간 절연층(108)을 형성하여, 도 4(b), 도 4(c)와 동일한 제조 방법으로, 그 제2 컨택트홀(109) 및 제2 컨택트 플러그(110)를 형성한다. 그 후 제2 컨택트 플러그(110)를 피복하고, 제2 배선(111)을 형성하여, 불휘발성 기억소자(40)가 완성된다.
이상의 제조 방법으로 함으로써, 제1 전이 금속 산화물(116b) 상에 제2 전이 금속 산화물(116a)을 형성할 수 있기 때문에, 제1 전이 금속 산화물(116b)을 형성 후에 소자를 대기에 폭로해도, 산소 함유율이 높은(즉, 산소 부족도가 낮다) 제1 전이 금속 산화물(116b)의 표면에는 자연 산화막이 형성되지 않아, 제1 전이 금속 산화물(116b)과 제2 전이 금속 산화물(116a)이 접하는 면에서 자연 산화막의 영향을 배제할 수 있어, 제1 전이 금속 산화물(116b)의 도전 패스의 형성을 안정시키는 것이 가능해진다.
(실시의 형태 5)
다음에, 본 발명에 관련된 불휘발성 기억장치의 실시의 형태에 대해서 설명한다.
[구성］
도 14는, 본 발명의 실시의 형태 5에서의 불휘발성 기억장치(400)의 구성을 나타낸 블럭도이다. 이 불휘발성 기억장치(400)는, 실시의 형태 1~4 중 어느 하나에서 불휘발성 기억소자(본 도면에서는 가변 저항의 기호로 표현되어 있다)를 기억소자로서 가지는 기억장치이며, 반도체 기판 상에 메모리 본체부(401)를 구비하고 있다. 이 메모리 본체부(401)는, 매트릭스 형상으로 배치된 복수의 1T1R형의 메모리 셀을 가지는 메모리 셀 어레이(402)와, 행 선택 회로(408), 워드선 드라이버 WLD 및 소스선 드라이버 SLD로 구성되는 행 드라이버(407)와, 열 선택 회로(403)와, 정보의 기록을 행하기 위한 기록 회로(406)와, 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」의 판별을 행하는 센스 앰프(404)와, 단자 DQ를 통하여 입출력 데이터의 입출력 처리를 행하는 데이터 입출력 회로(405)를 구비하고 있다.
또, 이 불휘발성 기억장치(400)는, 기록용 전원(411)으로서 저저항(LR)화용 전원(412) 및 고저항(HR)화용 전원(413)을 구비하고 있다. 여기서 저저항(LR)화란, 불휘발성 기억소자(보다 엄밀하게는, 불휘발성 기억소자가 가지는 저항 변화 소자)를 고저항 상태에서 저저항 상태로 이행시키는 것을 의미하며, 고저항(HR)화란, 불휘발성 기억소자(보다 엄밀하게는, 불휘발성 기억소자가 가지는 저항 변화 소자)를 저저항 상태에서 고저항 상태로 이행시키는 것을 의미하고 있다. LR화용 전원(412)의 출력 V2는 행 드라이버(407)에 공급되며, HR화용 전원(413)의 출력 V1은 기록 회로(406)에 공급된다.
또한, 이 불휘발성 기억장치(400)는, 외부로부터 입력되는 어드레스 신호를 수취하는 어드레스 입력 회로(409)와, 외부로부터 입력되는 컨트롤 신호에 기초하여, 메모리 본체부(401)의 동작을 제어하는 제어 회로(410)를 구비하고 있다.
메모리 셀 어레이(402)는, 불휘발성 기억소자와 스위치 소자의 일례인 트랜지스터가 직렬로 접속되어 구성되는 1T1R형 메모리 셀이 복수개, 2차원 형상으로 배치되는 것이며, 본 실시의 형태에서는, 반도체 기판 상에 형성된, 서로 교차하도록 배열된 복수의 워드선 WL0, WL1, WL2, … 및 비트선 BL0, BL1, BL2, …과, 이들 워드선 WL0, WL1, WL2, …사이에 설치된 소스선 SL0, SL2, …과, 이들 워드선 WL0, WL1, WL2, … 및 비트선 BL0, BL1, BL2, …의 교점에 대응하여 각각 설치된 복수의 NMOS 트랜지스터 N11, N12, N13, N21, N22, N23, N31, N32, N33, …(이하, 「트랜지스터 N11, N12, …」라고 나타낸다)와, 트랜지스터 N11, N12, …과 1대 1로 직렬 접속된 복수의 불휘발성 기억소자 R11, R12, R13, R21, R22, R23, R31, R32, R33, …(이하, 「불휘발성 기억소자 R11, R12, …」라고 나타낸다)를 구비하고 있다. 이들 워드선 WL0, WL1, WL2, …, 비트선 BL0, BL1, BL2, …, 소스선 SL0, SL02, …, 트랜지스터 N11, N12, …, 및 불휘발성 기억소자 R11, R12, …의 각각에 의해, 매트릭스 형상으로 배치된 복수의 1T1R형의 메모리 셀 M11, M12, M13, M21, M22, M23, M31, M32, M33, …(이하, 「메모리 셀 M11, M12, …」라고 나타낸다)이 구성되어 있다.
도 14에 나타낸 바와 같이, 트랜지스터 N11, N21, N31, …의 게이트는 워드선 WL0에, 트랜지스터 N12, N22, N32, …의 게이트는 워드선 WL1에, 트랜지스터 N13, N23, N33, …의 게이트는 워드선 WL2에, 각각 접속되어 있다. 또, 트랜지스터 N11, N21, N31, … 및 트랜지스터 N12, N22, N32, …은 서로 공통 접속되어 소스선 SL0에 접속되며, 트랜지스터 N13, N23, N33, … 및 트랜지스터 N14, N24, N34, …은 마찬가지로 소스선 SL2에 접속되어 있다.
또, 불휘발성 기억소자 R11, R12, R13, …의 한쪽의 단자는 비트선 BL0에, 불휘발성 기억소자 R21, R22, R23, …의 한쪽의 단자는 비트선 BL1에 각각 접속되어 있다. 마찬가지로 하여, 불휘발성 기억소자 R31, R32, R33, …의 한쪽의 단자는 비트선 BL2에 접속되어 있다.
또한, 도 14에서는, 불휘발성 기억소자는, 가변 저항의 기호로 표현되어 있다. 그 가변 저항의 기호에서의 화살표의 방향은, 그 방향으로(화살표의 후단을 기준으로 화살표의 선단으로) 양의 전압이 인가되었을 때에, 그 불휘발성 기억소자가 저저항 상태에서 고저항 상태로 변화하는 것을 나타내고 있다. 상기 실시의 형태에서의 불휘발성 기억소자에서는, 제2 저항 변화층(1162, 1262) 및 (2072)(화살표의 후단)을 기준으로 제1 저항 변화층(1161) 및 (2071)(화살표의 선단)에 대해 양의 전압이 인가되었을 때에, 그 불휘발성 기억소자가 저저항 상태에서 고저항 상태로 변화한다.
어드레스 입력 회로(409)는, 외부 회로(도시하지 않음)로부터 어드레스 신호를 수취하여, 이 어드레스 신호에 기초하여 행 어드레스 신호를 행 선택 회로(408)로 출력함과 함께, 열 어드레스 신호를 열 선택 회로(403)로 출력한다. 여기서, 어드레스 신호는, 복수의 메모리 셀 M11, M12, … 중 선택되는 특정의 메모리 셀의 어드레스를 나타내는 신호이다. 또, 행 어드레스 신호는 어드레스 신호에 나타낸 어드레스 중 행의 어드레스를 나타내는 신호이며, 열 어드레스 신호는 마찬가지로 열의 어드레스를 나타내는 신호이다. 또한, 이들 행 선택 회로(408) 및 열 선택 회로(403)는, 메모리 셀 어레이(402)가 구비하는 복수의 메모리 셀 M11 등 중에서 적어도 하나의 메모리 셀을 구성하는 트랜지스터 N11 등의 게이트에 전압 펄스를 인가함으로써, 적어도 하나의 메모리 셀을 선택하는 본 발명에 관련된 선택 회로의 일례이다.
제어 회로(410)는, 정보의 기록 사이클에서는, 데이터 입출력 회로(405)에 입력된 입력 데이터 Din에 따라, 기록용 전압의 인가를 지시하는 기록 신호를 기록 회로(406)로 출력한다. 한편, 정보의 읽어내기 사이클에서, 제어 회로(410)는, 읽어내기 동작을 지시하는 읽어내기 신호를 센스 앰프(404)로 출력한다.
행 선택 회로(408)는, 어드레스 입력 회로(409)로부터 출력된 행 어드레스 신호를 수취하여, 이 행 어드레스 신호에 따라, 복수의 워드선 WL0, WL1, WL2, … 중 어느 하나를 선택한다. 행 드라이버(407)는, 행 선택 회로(408)의 출력 신호에 기초하여, 행 선택 회로(408)에 의해 선택된 워드선에 대해, 소정의 전압을 인가한다.
마찬가지로, 행 선택 회로(408)는, 어드레스 입력 회로(409)로부터 출력된 행 어드레스 신호를 수취하여, 이 행 어드레스 신호에 따라, 복수의 소스선 SL0, SL2, … 중 어느 하나를 선택한다. 행 드라이버(407)는, 행 선택 회로(408)의 출력 신호에 기초하여, 행 선택 회로(408)에 의해 선택된 소스선에 대해, 소정의 전압을 인가한다.
또, 열 선택 회로(403)는, 어드레스 입력 회로(409)로부터 출력된 열 어드레스 신호를 수취하여, 이 열 어드레스 신호에 따라, 복수의 비트선 BL0, BL1, BL2, … 중 어느 하나를 선택하고, 그 선택된 비트선에 대해, 기록용 전압 또는 읽어내기용 전압을 인가한다.
기록 회로(406)는, 본 발명에 관련된 선택 회로에서 선택된 메모리 셀을 구성하는 트랜지스터를 통하여 당해 메모리 셀을 구성하는 불휘발성 기억소자에 기록용의 전압 펄스를 인가하는 회로이며, 본 실시의 형태에서는, 제어 회로(410)로부터 출력된 기록 신호를 수취한 경우, 열 선택 회로(403)에 대해, 선택된 비트선에 대한 기록용 전압의 인가를 지시하는 신호를 출력한다. 또한, 「기록」에는, 불휘발성 기억소자를 고저항 상태에서 저저항 상태로 변화시키는 저저항화(LR화) 기록(「0」기록)과, 그 반대로, 불휘발성 기억소자를 저저항 상태에서 고저항 상태로 변화시키는 고저항화(HR화) 기록(「1」기록)이 포함된다.
또, 센스 앰프(404)는, 정보의 읽어내기 사이클에서, 읽어내기 대상이 되는 선택 비트선에 흐르는 전류량을 검출하여, 데이터 「1」 또는 「0」의 판별을 행한다. 그 결과 얻어진 출력 데이터 DO는, 데이터 입출력 회로(405)를 통하여, 외부 회로로 출력된다.
[동작］
다음에, 이상과 같이 구성된 불휘발성 기억장치(400)의 동작에 대해서, 정보를 기록하는 경우의 기록 사이클과 정보를 읽어내는 경우의 읽어내기 사이클로 나누어 설명한다.
도 15(a)~(c)는, 본 발명의 실시의 형태에서의 불휘발성 기억장치(400)의 동작예를 나타낸 타이밍 차트이다. 또한, 여기에서는, 저항 변화층이 고저항 상태인 경우를 정보 「1」에, 저저항 상태인 경우를 정보 「0」에 각각 할당한다고 정의하여, 그 동작예를 설명한다. 또, 이하의 설명에서는, 도 14에서의 메모리 셀 M11이 선택된 것으로 하고, 당해 선택된 메모리 셀 M11에 대해서 정보의 기록 및 읽어내기를 하는 경우에 대해서만 나타낸다.
또한, 이하에서, 전압 V1 및 V2는 각각 HR화용 전원(413) 및 LR화용 전원(412)에서 발생되는 전압이며, 또, 전압 Vread는 센스 앰프(404)에서 발생되는 읽어내기용 전압, 전압 VDD는 불휘발성 기억장치(400)에 공급되는 전원 전압이다.
도 15(a)에 나타낸 메모리 셀 M11에 대한 정보「0」기록 사이클에서는, 최초로, 열 선택 회로(403) 및 행 선택 회로(408)는(행 선택 회로(408)는 행 드라이버(407)를 통하여), 각각, 선택 비트선 BL0 및 소스선 SL0을 전압 V2(예를 들면 2.2V)로 설정한다. 그리고, 행 선택 회로(408)는, 행 드라이버(407)를 통하여, 선택하는 워드선 WL0을 전압 VDD(예를 들면 2.2V)로 설정하고, 선택 메모리 셀 M11의 NMOS 트랜지스터 N11을 온한다. 다음에, 기록 회로(406)는, 열 선택 회로(403)를 통하여, 선택 비트선 BL0을 소정 기간만 전압 0V로 설정하고, 그 후 재차 전압 V2로 설정함으로써, 기록용의 전압 펄스를 출력한다. 이 단계에서, 불휘발성 기억소자의 하부 전극과 상부 전극 사이에 기록용 전압이 인가되어, 불휘발성 기억소자 R11이 고저항 상태에서 저저항 상태로 이행한다. 그 후, 행 선택 회로(408)는, 행 드라이버(407)를 통하여, 워드선 WL0을 전압 0V로 설정하고, NMOS 트랜지스터 N11을 오프하여, 정보 「0」의 기록이 완료된다.
또, 도 15(b)에 나타낸 메모리 셀 M11에 대한 정보「1」기록 사이클에서는, 최초로, 열 선택 회로(403) 및 행 선택 회로(408)는(행 선택 회로(408)는 행 드라이버(407)를 통하여), 각각, 선택 비트선 BL0 및 소스선 SL0을 전압 0V로 설정한다. 그리고, 행 선택 회로(408)는, 행 드라이버(407)를 통하여, 선택하는 워드선 WL0을 전압 VDD(예를 들면 2.2V)로 설정하고, 선택 메모리 셀 M11의 NMOS 트랜지스터 N11을 온한다. 다음에, 기록 회로(406)는, 열 선택 회로(403)를 통하여, 선택 비트선 BL0을 소정 기간만 전압 V1(예를 들면 2.2V)로 설정하고, 재차 전압 0V로 설정한다. 이 단계에서, 불휘발성 기억소자의 하부 전극과 상부 전극 사이에 기록용 전압이 인가되어, 불휘발성 기억소자 R11이 저저항 상태에서 고저항 상태로 이행한다. 그 후, 행 선택 회로(408)는, 행 드라이버(407)를 통하여, 워드선 WL0을 전압 0V로 설정하고, NMOS 트랜지스터 N11을 오프하여, 정보 「1」의 기록이 완료된다.
도 15(c)에 나타낸 메모리 셀 M11에 대한 정보의 읽어내기 사이클에서는, 최초로, 열 선택 회로(403) 및 행 선택 회로(408)는(행 선택 회로(408)는 행 드라이버(407)를 통하여), 각각, 선택 비트선 BL0 및 소스선 SL0을 전압 0V로 설정한다. 다음에, 행 선택 회로(408)는, 행 드라이버(407)를 통하여, 선택하는 워드선 WL0을 전압 VDD로 설정하고, 선택 메모리 셀 M11의 NMOS 트랜지스터 N11을 온한다. 다음에, 센스 앰프(404)는, 열 선택 회로(403)를 통하여, 선택 비트선 BL0을 소정 기간만 읽어내기 전압 Vread로 설정하고, 선택 메모리 셀 M11에 흐르는 전류값을 검출함으로써, 정보 「0」 또는 정보 「1」의 판별을 행한다. 그 후, 행 선택 회로(408)는, 행 드라이버(407)를 통하여, 워드선 WL0을 전압 0V로 설정하고, NMOS 트랜지스터 N11을 오프하여, 정보의 읽어내기 동작을 완료한다.
(실시의 형태 6)
다음에, 본 발명에 관련된 불휘발성 기억소자의 설계 지원 방법의 실시의 형태에 대해서 설명한다.
도 16은, 본 발명의 실시의 형태 6에서의 불휘발성 기억소자의 설계 지원 방법에 관한 전체적인 순서를 나타낸 플로차트이며, 도 17은, 도 16에서의 단계 10의 상세한 순서를 나타낸 플로차트이다.
이 설계 지원 방법으로는, 실시의 형태 1~4에서 개시된 불휘발성 기억소자의 설계를 지원하는 방법이며, 보다 자세하게는, 설계의 대상이 되는 불휘발성 기억소자에 요구되는 초기화 전압이 입력으로서 부여되면, 그 요구를 만족하는 제2 전이 금속 산화물의 평면 방향의 치수(보다 자세하게는, 제2 전이 금속 산화물과 제1 저항 변화층의 접촉 면적)를 결정하는 방법이다.
도 16에 나타내는 바와 같이, 미리, 도 3(a)에 나타낸 바와 같은 의존관계, 즉, 제2 전이 금속 산화물의 평면 방향의 치수(혹은 면적)와, 그러한 제2 전이 금속 산화물을 가지는 불휘발성 기억소자의 초기화 전압의 의존관계를 산출해 둔다(S10). 다음에, 설계의 대상이 되는 불휘발성 기억소자에 요구되는 초기화 전압을 받아들인다(S11). 그리고, 단계 S10에서 산출된 의존관계를 참조함으로써, 지금 받아들인 초기화 전압에 대응하는 제2 전이 금속 산화물의 평면 방향의 치수를 특정한다(S12). 마지막으로, 지금 특정된 치수를 출력한다(S13).
여기서, 상기 의존관계의 산출(S10)은, 보다 자세하게는, 도 17에 나타낸 순서로 실현된다. 즉, 미리, 제2 전이 금속 산화물의 평면 방향의 치수가 상이한 복수의 불휘발성 기억소자를 제조해 둔다(S20). 다음에, 제조된 복수의 불휘발성 기억소자를 초기화함으로써, 각 불휘발성 기억소자의 초기화 전압을 계측한다(S21). 마지막으로, 그들 복수의 불휘발성 기억소자에 대해서, 제2 전이 금속 산화물의 평면 방향의 치수와 초기화 전압을 대응 지어 플롯함으로써, 제2 전이 금속 산화물의 평면 방향의 치수와, 그러한 제2 전이 금속 산화물을 가지는 불휘발성 기억소자의 초기화 전압의 의존관계를 결정한다(S22).
또한, 이러한 설계 지원 방법은, 컴퓨터로 실행되는 프로그램으로서 실현될 수도 있다. 구체적으로는, 컴퓨터에 구비된 프로세서는, 설계 지원용 프로그램을 실행함으로써, 복수의 불휘발성 기억소자에 대해서, 제2 전이 금속 산화물의 평면 방향의 치수와 초기화 전압의 쌍을 키보드 등의 입력장치를 통하여 유저로부터 취득하고, 취득한 데이터를 상기 의존관계로서 하드 디스크 등의 기억장치에 저장해 둔 후에(S10), 설계의 대상이 되는 불휘발성 기억소자에 요구되는 초기화 전압을, 키보드 등의 입력장치를 통하여 유저로부터 받아들이고(S11), 기억장치에 저장되어 있는 의존관계를 참조함으로써, 지금 받아들인 초기화 전압에 대응하는 제2 전이 금속 산화물의 평면 방향의 치수를 특정하고(S12), 특정한 치수를 디스플레이　등에 출력한다(S13). 또한, 의존관계에 대해서는, 프로세서는, 유저로부터 입력된 제2 전이 금속 산화물의 평면 방향의 치수와 초기화 전압의 쌍을 이용하여 최소 2승산법 등으로 산출한 근사 곡선을 상기 의존관계로서 기억장치에 저장해도 된다.
이상, 본 발명에 관련된 불휘발성 기억소자, 불휘발성 기억장치 및 불휘발성 기억소자의 설계 지원 방법에 대해서, 실시의 형태에 기초하여 설명했지만, 본 발명은, 이들 실시의 형태에 한정되는 것은 아니다. 이들 실시의 형태에 대해 당업자가 생각할 수 있는 각종 변형을 실시하여 얻어지는 형태나, 이들 실시의 형태에서의 구성 요소를 임의로 조합하여 실현되는 형태도 본 발명에 포함된다.
예를 들어, 실시의 형태 3에서는, 실시의 형태 1에서의 불휘발성 기억소자(10)에 전류 제어층(206)을 부가한 불휘발성 기억소자(30)를 나타냈지만, 전류 제어층을 부가한 불휘발성 기억소자의 구조로서는, 이 구조에 한정되지 않는다. 본 발명은, 실시의 형태 2에서의 불휘발성 기억소자(20)에 전류 제어층을 부가한 구조여도 된다. 그 경우에는, 전류 제어층의 구조로서, 그 중심측에 고저항 영역을 배치하고, 그 둘레 가장자리측에 저저항 영역을 배치하면 된다.
또, 본 발명에 관련된 불휘발성 기억소자가 가지는 저항 변화 소자의 단면(전류가 흐르는 방향과 직교하는 단면)에서의 형상은, 정사각형이었지만, 본 발명은, 이 형상에 한정되지 않으며, 직사각형, 원형, 타원 등의 어떠한 형상이어도 된다. 제2~제4 전이 금속 산화물의 단면에 대해서도 마찬가지이다. 제2 저항 변화층의 일부(중심측 또는 둘레 가장자리측)가 산화되어 있는 한, 그렇지 않은 경우에 비해, 제2 저항 변화층에서 제1 저항 변화층으로 흐르는 전류의 전류 밀도가 증가하므로, 본 발명의 효과가 발휘되기 때문이다.
또, 본 발명에 관련된 불휘발성 기억소자에서는, 제2 전이 금속 산화물 및 제3 전이 금속 산화물은, 제1 저항 변화층의 저면에 접하고 있었지만, 제1 저항 변화층의 상면 또는 하면의 어느 하나에 접하고 있어도 된다. 여기서 말하는, 제1 저항 변화층의 저면이란, 제1 저항 변화층의 상면 및 하면 중, 제2 저항 변화층과 접하는 면이다.
또, 본 발명에 관련된 불휘발성 기억소자를 구성하는 전이 금속 산화물로서는, TaO에 한정되지 않고, NiO, TiO2, HfO2, ZrO2 등 중 어느 전이 금속 산화물이어도 된다.
<산업상의 이용 가능성>
본 발명의 불휘발성 기억소자는, 전극에 작은 돌기가 존재하지 않는 저항 변화형의 불휘발성 기억소자로서, 전이 금속 산화물의 도전 패스를 용이하게 형성하여, 초기화 전압을 저감할 수 있으므로, 소자가 저전압으로 동작한다는 효과를 가져, 저항 변화형 불휘발성 기억소자를 이용한 ReRAM 등의 기억장치로서, 예를 들면, 휴대형 정보 기기 및 정보 가전 등의 전자기기 등의 메모리 소자로서 유효하다.
10, 20, 30, 40 불휘발성 기억소자 15, 25, 35, 45 저항 변화 소자
100, 200 기판 101, 201 제1 배선
102, 202 제1 층간 절연층 103, 203 제1 컨택트홀
104, 204 제1 컨택트 플러그 105, 205 하부 전극
106, 116, 126, 136, 207 저항 변화층
106x, 1161, 2071 제1 저항 변화층
106y, 1162, 1262, 2072 제2 저항 변화층
116a, 207a 제2 전이 금속 산화물
116b, 207b 제1 전이 금속 산화물
116c, 207c 제3 전이 금속 산화물
107, 208 상부 전극 107a 제1 상부 전극
107b 제2 상부 전극 108, 209 제2 층간 절연층
109, 210 제2 컨택트홀 110, 211 제2 컨택트 플러그
111, 212 제2 배선 206 전류 제어층
206a 저저항 영역 206b　고저항 영역
400 불휘발성 기억장치 401 메모리 본체부
402 메모리 셀 어레이 403 열 선택 회로
404 센스 앰프 405 데이터 입출력 회로
406 기록 회로 407 행 드라이버
408 행 선택 회로 409 어드레스 입력 회로
410 제어 회로 411 기록용 전원
412 LR화용 전원 413 HR화용 전원
S1 상부 전극 및 하부 전극의 면적
S2, S4 제2 전이 금속 산화물의 평면 방향의 최대 면적
S2a, S2b　제2 전이 금속 산화물의 평면 방향의 면적
S3 제3 전이 금속 산화물의 평면 방향의 최대 면적
S5 제5 전이 금속 산화물의 평면 방향의 최대 면적

Claims (13)

  1. 반도체 기판 상에 형성된 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 개재되며, 양 전극 간에 부여되는 전기적 신호에 기초하여 가역적으로 저항값이 변화하는 저항 변화층을 구비하고,
    상기 저항 변화층은, 제1 저항 변화층과 제2 저항 변화층의 적어도 2층으로 구성되며,
    상기 제1 저항 변화층의 제1 면은, 상기 제1 전극과 접속되고,
    상기 제1 저항 변화층의 제2 면은, 상기 제2 저항 변화층의 제1 면과 접속되며,
    상기 제1 저항 변화층은, 제1 전이 금속 산화물로 구성되고,
    상기 제2 저항 변화층은, 제2 전이 금속 산화물과 제3 전이 금속 산화물로 구성되며,
    상기 제2 전이 금속 산화물의 산소 부족도는, 상기 제1 전이 금속 산화물의 산소 부족도 및 상기 제3 전이 금속 산화물의 산소 부족도의 어느 것보다도 높고,
    상기 제3 전이 금속 산화물은, 상기 제1 저항 변화층의 상기 제2 면의 적어도 일부와 접하며,
    상기 제2 전이 금속 산화물은, 상기 제1 저항 변화층의 상기 제2 저면의 나머지 부분과 접하는, 불휘발성 기억소자.
  2. 청구항 1에 있어서,
    상기 제2 전이 금속 산화물과 상기 제3 전이 금속 산화물은, 동일한 전이 금속으로 구성되는, 불휘발성 기억소자.
  3. 청구항 1에 있어서,
    상기 제2 전이 금속 산화물은, 상기 제2 저항 변화층의 중심측에 배치되며,
    상기 제3 전이 금속 산화물은, 상기 제2 저항 변화층의 둘레 가장자리측에 배치되는, 불휘발성 기억소자.
  4. 청구항 1에 있어서,
    상기 제2 전이 금속 산화물은, 상기 제2 저항 변화층의 둘레 가장자리측에 배치되며,
    상기 제3 전이 금속 산화물은, 상기 제2 저항 변화층의 중심측에 배치되는, 불휘발성 기억소자.
  5. 청구항 1에 있어서,
    상기 제2 저항 변화층과 상기 제1 전극 또는 상기 제2 전극 사이에 개재된 전류 제어층을 더 구비하며,
    상기 전류 제어층은, 상기 제3 전이 금속 산화물과 접하는 고저항 영역과, 상기 제2 전이 금속 산화물과 접하는 저저항 영역으로 구성되고,
    상기 전류 제어층의 저저항 영역과 상기 제2 전이 금속 산화물이 접하는 면적은, 상기 제2 전이 금속 산화물과 상기 제1 전이 금속 산화물이 접하는 면적보다 작은, 불휘발성 기억소자.
  6. 청구항 5에 있어서,
    상기 제1 전이 금속 산화물, 상기 제2 전이 금속 산화물, 상기 제3 전이 금속 산화물 및 상기 전류 제어층은, 동종의 전이 금속 산화물로 구성되며,
    상기 고저항 영역은, 제4 전이 금속 산화물로 구성되고,
    상기 저저항 영역은, 제5 전이 금속 산화물로 구성되며,
    상기 제4 전이 금속 산화물의 산소 부족도는, 상기 제2 전이 금속 산화물의 산소 부족도보다 낮고,
    상기 제5 전이 금속 산화물의 산소 부족도는, 상기 제2 전이 금속 산화물의 산소 부족도보다 높은, 불휘발성 기억소자.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 불휘발성 기억소자와 스위치 소자가 직렬로 접속되어 구성되는 메모리 셀을 복수개 구비하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이가 구비하는 복수의 메모리 셀 중에서 적어도 하나의 메모리 셀을 구성하는 스위치 소자를 ON시킴으로써, 적어도 하나의 메모리 셀을 선택하는 선택 회로와,
    상기 선택 회로에서 선택된 메모리 셀을 구성하는 불휘발성 기억소자에 기록용의 전압 펄스를 인가하는 기록 회로와,
    상기 선택 회로에서 선택된 메모리 셀을 구성하는 불휘발성 기억소자에 흐르는 전류량을 검출함으로써, 당해 불휘발성 기억소자에 기억되어 있던 데이터의 판별을 행하는 센스 앰프를 구비하는 불휘발성 기억장치.
  8. 불휘발성 기억소자의 제조 방법으로서,
    반도체 기판 상에, 하부 전극을 형성하는 공정과,
    상기 하부 전극 상에 제2 전이 금속 산화물을 형성하는 공정과,
    상기 제2 전이 금속 산화물 상에 제1 전이 금속 산화물로 구성되는 제1 저항 변화층을 형성하는 공정과,
    상기 제1 저항 변화층 상에 상부 전극을 형성하는 공정과,
    상기 제2 전이 금속 산화물의 일부를 산화시키는 것에 의해 제3 전이 금속 산화물을 형성함으로써, 상기 제1 저항 변화층에 접하는 상기 제2 전이 금속 산화물과 상기 제1 저항 변화층에 접하는 상기 제3 전이 금속 산화물로 구성되는 제2 저항 변화층을 형성하는 공정을 가지는, 불휘발성 기억소자의 제조 방법.
  9. 불휘발성 기억소자의 제조 방법으로서,
    반도체 기판 상에, 하부 전극을 형성하는 공정과,
    상기 하부 전극 상에 제1 전이 금속 산화물로 구성되는 제1 저항 변화층을 형성하는 공정과,
    상기 제1 저항 변화층 상에 제2 전이 금속 산화물을 형성하는 공정과,
    상기 제2 전이 금속 산화물 상에 상부 전극을 형성하는 공정과,
    상기 제2 전이 금속 산화물의 일부를 산화시키는 것에 의해 제3 전이 금속 산화물을 형성함으로써, 상기 제1 저항 변화층에 접하는 상기 제2 전이 금속 산화물과 상기 제1 저항 변화층에 접하는 상기 제3 전이 금속 산화물로 구성되는 제2 저항 변화층을 형성하는 공정을 가지는, 불휘발성 기억소자의 제조 방법.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 제2 전이 금속 산화물을 산화시키는 공정에서는, 상기 제2 전이 금속 산화물의 노출된 측면부를 산화시킴으로써, 상기 제2 저항 변화층의 중심측에 상기 제2 전이 금속 산화물을 형성함과 함께 상기 제2 저항 변화층의 둘레 가장자리측에 상기 제3 전이 금속 산화물을 형성하는, 불휘발성 기억소자의 제조 방법.
  11. 청구항 8에 있어서,
    상기 제2 전이 금속 산화물을 산화시키는 공정에서는, 상기 제1 저항 변화층에 피복된 상기 제2 전이 금속 산화물의 표면의 일부를 상기 제1 저항 변화층과 함께 산화시킴으로써, 상기 제2 저항 변화층의 중심측에 상기 제3 전이 금속 산화물을 형성함과 함께 상기 제2 저항 변화층의 둘레 가장자리측에 상기 제2 전이 금속 산화물을 형성하는, 불휘발성 기억소자의 제조 방법.
  12. 청구항 1에 기재된 불휘발성 기억소자의 설계를 지원하는 방법으로서,
    상기 제2 전이 금속 산화물의 평면 방향의 치수와 상기 불휘발성 기억소자의 초기화 전압의 의존관계를 산출하는 산출 단계와,
    설계의 대상이 되는 불휘발성 기억소자에 요구되는 초기화 전압을 받아들이는 접수 단계와,
    상기 산출 단계에서 산출된 의존관계를 참조함으로써, 상기 접수 단계에서 받아들인 초기화 전압에 대응하는 상기 제2 전이 금속 산화물의 평면 방향의 치수를 특정하는 특정 단계와,
    상기 특정 단계에서 특정된 치수를 출력하는 출력 단계를 포함하는 불휘발성 기억소자의 설계 지원 방법.
  13. 청구항 12에 있어서,
    상기 산출 단계에서는,
    상기 치수가 상이한 복수의 청구항 1에 기재된 불휘발성 기억소자를 제조하는 제조 단계와,
    상기 제조 단계에서 제조된 복수의 불휘발성 기억소자를 초기화함으로써, 초기화 전압을 계측하는 계측 단계와,
    상기 복수의 불휘발성 기억소자에 대해서, 상기 치수와 상기 초기화 전압을 대응 지음으로써, 상기 의존관계를 결정하는 결정 단계를 포함하는, 불휘발성 기억소자의 설계 지원 방법.
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