JP4555397B2 - 抵抗変化型不揮発性記憶装置 - Google Patents
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Description
準備として、本発明の抵抗変化型不揮発性記憶装置に用いられる3種類の抵抗変化素子に関する基礎的なデータを説明する。
まず、酸素不足型のタンタル酸化物を抵抗変化層に用いたバイポーラ動作する抵抗変化型の不揮発性記憶素子に関する第1の実験について説明する。
図4は、第1の実験に係る抵抗変化素子の一構成例を示した断面図である。
次に、図5(a)〜図5(c)を参照しながら、本実験で用いた抵抗変化素子100の製造方法について説明する。
まず、素子A〜素子Cの抵抗変化層104の初期抵抗を測定し、その結果について検討する。ここでは、各素子における下部電極103と上部電極105との間に、閾値電圧(例えば、1V程度)よりも低い50mVの微弱な電圧を印加し、流れる電流を測定して各実施例の抵抗変化層104の初期の抵抗率を求めた。
次に、素子A〜素子Cに対して電気的パルスを印加して、抵抗変化を起こさせたときの特性について説明する。
本実験における抵抗変化層104の構造を解析するため、単結晶シリコン基板上に厚さ200nmの酸化物層が形成された基板上に、素子A〜素子Cと全く同じ条件で、タンタル酸化物を堆積して、酸素プラズマの照射処理まで行ったサンプルをそれぞれ用意した。
素子BとサンプルB、および素子CとサンプルCとでは、それぞれ全く同一の条件でスパッタリングし、酸素プラズマ照射処理を行っているので、素子B及び素子Cにおいても、サンプルB及びサンプルCと同様に、第1のタンタル酸化物層104aと上部電極105との間には第2のタンタル酸化物層104bが存在していると考えられる。
次に、第1のタンタル酸化物層104aの膜厚が抵抗変化現象に与える影響を調べるため、上記の実施例1及び2とは異なる膜厚の第1のタンタル酸化物層を有する抵抗変化素子(素子B’と表記する)を作製し、この抵抗変化特性を調べた。
第2の実験で用いた抵抗変化素子の構成および製造方法は、基本的に第1の実験と同一である。但し、酸化工程の都合上、タンタル酸化物の堆積条件や、形成した不揮発性記憶素子のサイズは第1の実験とは異なっている。以下、図5(a)〜図5(c)を参照しながら不揮発性素子の製造工程について説明する。
次に、本実施例において実際に作製した素子D、素子Eに対して電気的パルスを印加して、抵抗変化を起こさせた時の特性について説明する。
本実験に用いた抵抗変化層104の構造を解析するため、単結晶シリコン基板上に厚さ200nmの酸化物層が形成された基板上に、素子Dおよび素子Eと全く同じ条件で、タンタル酸化物を堆積して、酸化処理まで行ったサンプルを用意した。これらのサンプルを、それぞれサンプルD、サンプルEと表記する。それぞれのサンプルのX線反射率測定の結果を表2に示す。なお、サンプルD及びEは、サンプルA〜サンプルCと同様に、第2のタンタル酸化物層が露出された状態とした。
上述のように、本実験で抵抗変化素子に形成した第2のタンタル酸化物層の膜厚は7〜8nm程度の値である。この程度の膜厚があれば、透過型電子顕微鏡による不揮発性素子の断面観察によって、第2のタンタル酸化物層の存在が容易に観察できる。そこで、素子Dの酸素プラズマ酸化により第2のタンタル酸化物層を形成した抵抗変化素子の断面観察を実際に行った。
まず、第3の実験におけるタンタル酸化物層の作製条件及び酸素含有率の解析結果について述べる。タンタルの酸化物は、第1の実験として説明した方法と同様の方法で作製した。但し、タンタル酸化物の酸素含有率は、スパッタリング時の酸素流量比を調整することで制御する。
次に、酸素含有率を変化させたタンタル酸化物層を、第1のタンタル酸化物層104aとして用いて抵抗変化層104を形成し、抵抗変化素子100を構成した場合の抵抗変化特性について説明する。
図14は、第4の実験にかかる抵抗変化素子の一構成例を示した断面図である。図14に示すように、第4の実験で用いた抵抗変化素子100は、基板101と、その基板101上に形成された酸化物層102と、その酸化物層102上に形成された下部電極103と、上部電極105と、下部電極103および上部電極105に挟まれた抵抗変化層104とを備えている。
次に、図15(a)〜図15(c)を参照しながら、本実施の形態の抵抗変化素子100の製造方法について説明する。
次に、第4の実験において実際に作製した素子Fに対して電気的パルスを印加して、抵抗変化を起こさせた時の特性について説明する。
第4の実験で用いた抵抗変化素子における抵抗変化層104の構造、特に本実験で作製したTa2O5のターゲットを用いてスパッタ形成した第2のタンタル酸化物層の組成について検討する。
次に、本発明の実施の形態として、上記で説明した抵抗変化素子を用いた1T1R型の不揮発性記憶装置について説明する。
図18は、本発明の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
以上の様に構成された抵抗変化型不揮発性記憶装置について、データを書き込む場合の書き込みサイクル、およびデータを読み出す場合の読み出しサイクルにおける動作例について、図20(a)〜図20(c)に示すタイミングチャートを参照しながら説明する。
実施の形態における1T1R型メモリセルM11、M12、・・・について、特にNMOSトランジスタN11、N12・・・の構成について説明する。
図22(a)〜図22(f)は、実施の形態で説明した1T1R型メモリセルを含め、一般的に知られている抵抗変化素子に用いられている、1T1R型メモリセルの回路構成を示す回路図である。
抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化型の不揮発性記憶素子に関する第5の実験について説明する。
図25は、本実験で用いた抵抗変化素子の一構成例を示した断面図である。
次に、図25を参照しながら、本実験で用いた抵抗変化素子1100の製造方法について説明する。
まず、本実験における酸素不足型のハフニウム酸化物層の作製条件及び酸素含有率の解析結果について述べる。酸素不足型のハフニウム酸化物層は、ハフニウムターゲットをAr(アルゴン)とO2ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで作製した。
サンプルG〜サンプルKと全く同じ条件でハフニウム酸化物を堆積して抵抗変化層1107とした上に上部電極1108を形成して5種類の抵抗変化素子を作製した。抵抗変化層1107の膜厚はすべて30nmとした。これらの素子を、それぞれ素子G、H、I、J、Kと表記する。
AモードおよびBモードの抵抗変化がそれぞれ上下いずれかの電極近傍で生じていると考えられることから、さらに酸素不足型のハフニウム酸化物層の上下の電極近傍の詳細な構造解析を行った。
以下では、第5の実験で観察された抵抗変化現象のメカニズムについて考察し、さらに、考察するメカニズムに基づいて、AモードおよびBモードのいずれか一方による抵抗変化現象を一義的に発現できる抵抗変化素子の構成を検討する。
上記のようなメカニズムによれば、抵抗変化層の第1のハフニウム酸化物層1104および第3のハフニウム酸化物層1106を、いずれか一方のみ設けることで、AモードまたはBモードの抵抗変化を一義的に発現する抵抗変化素子が得られると考えられる。
次に、抵抗変化層に酸素不足型のジルコニウム酸化物を用いた抵抗変化型の不揮発性記憶素子に関する第6の実験について説明する。
図30(c)は、本実験で用いた抵抗変化素子の一構成例を示した断面図である。
次に、図30(a)〜図30(c)を参照しながら、本実験で用いた抵抗変化素子2100の製造方法について説明する。
本実験における抵抗変化層2106の構造を解析するため、単結晶シリコン基板上に厚さ200nmの酸化物層が形成された基板上に、素子L、素子M、素子Nと全く同じ条件で、ジルコニウム酸化物を堆積して、酸素プラズマの照射処理まで行ったサンプルをそれぞれ用意した。これらのサンプルを、それぞれサンプルL、サンプルM、サンプルNと表記する。
次に、本実験において実際に作製した第1のジルコニウム酸化物層2104及び第2のジルコニウム酸化物層2105の2層の積層構造を有する代表例としての素子Mに対して電気的パルスを印加して抵抗変化を起こさせたときの特性、および第2のジルコニウム酸化物層2105の存在が認められない素子Nに対して電気的パルスを印加したときの特性について説明する。
これらの結果は、ハフニウム酸化物からなる抵抗変化層を用いた抵抗変化素子に関する第5の実験の結果と全く同様の傾向を示しており、ジルコニウム酸化物からなる抵抗変化層を用いた抵抗変化素子においても、第5の実験で考察したメカニズムと同様のメカニズムによる抵抗変化が生じていると考えられる。
例えば、実施の形態では、一例として、上部電極および下部電極をPtで作製した抵抗変化素子を用いた不揮発性記憶装置について説明したが、上部電極および下部電極を異種材料で作製した抵抗変化素子を用いてもよい。
また、上記では説明しなかったが、抵抗変化素子の抵抗変化層に、例えば抵抗値を調整するための添加物など所定の不純物を混入する技術は周知である。本発明の抵抗変化型不揮発性記憶装置に用いる抵抗変化素子にこの技術を適用してもよい。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
101 基板
102 酸化物層
103 下部電極
104 抵抗変化層
104a、104b タンタル酸化物層
105 上部電極
106 パターン
107 素子領域
200 不揮発性記憶装置
201 メモリ本体部
202 メモリアレイ
203 列選択回路
204 センスアンプ
205 データ入出力回路
206 書き込み回路
207 行ドライバ
208 行選択回路
209 アドレス入力回路
210 制御回路
211 書き込み用電源
212 低抵抗(LR)化用電源
213 高抵抗(HR)化用電源
300 メモリセル
301 半導体基板
302a、302b N型拡散層領域
303a ゲート絶縁膜
303b ゲート電極
304、306、308、310 ビア
305、307、311 配線層
309 抵抗変化素子
309a、309d 下部電極
309b、309e 抵抗変化層
309b−1、309e−1 酸素含有率が低いタンタル酸化物層
309b−2、309e−2 酸素含有率が高いタンタル酸化物層
309c、309f 上部電極
317 トランジスタ
400 メモリセル
402a、402b P型拡散層領域
409 抵抗変化素子
417 トランジスタ
418 Nウェル
1001 半導体基板
1002 ソース領域
1003 ドレイン領域
1004 ゲート酸化膜
1005、1031 ゲート電極
1006 トランジスタ
1007 下部電極
1008 可変抵抗層
1009 上部電極
1010 抵抗変化素子
1011、1021 メモリセル
1012 ビット線
1013 ソース線
1029、1030 N型拡散層領域
1100、1100A、1100B 抵抗変化素子
1101 基板
1102 酸化物層
1103 下部電極
1104、1105、1106 ハフニウム酸化物層
1107、1107A、1107B 抵抗変化層
1108 上部電極
1109 素子領域
2100、2100A 抵抗変化素子
2101 基板
2102 酸化物層
2103 下部電極
2104、2105 ジルコニウム酸化物層
2106、2106A 抵抗変化層
2107 上部電極
2108 パターン
2109 素子領域
3301 下部電極
3302 抵抗変化層
3303 上部電極
Claims (26)
- 半導体基板と、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極および前記第2電極に接するように設けられており、前記第1電極と前記第2電極との間に与えられる極性の異なる電圧信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる抵抗変化素子と、
前記半導体基板の主面に構成されたMOSトランジスタと
を備え、
前記抵抗変化層は、MO x で表される組成を有する第1の酸素不足型の遷移金属酸化物を含み、前記第1電極と接している第1の領域と、MO y (但し、x<y)で表される組成を有する第2の酸素不足型の遷移金属酸化物を含み、前記第2電極と接している第2の領域とを有し、
前記MOSトランジスタは、前記半導体基板の主面に構成された、第1のN型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のN型拡散層領域と反対側に構成される第2のN型拡散層領域よりなるN型MOSトランジスタであり、
前記第1電極と、前記N型MOSトランジスタの前記第1のN型拡散層領域とを接続して前記メモリセルを構成する
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 前記第2電極は、前記遷移金属と比べて標準電極電位が高い材料からなり、
前記第1電極は、前記第2電極と比べて標準電極電位が低い材料からなる
ことを特徴とする請求項1に記載の抵抗変化型不揮発性記憶装置。 - 半導体基板と、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極および前記第2電極に接するように設けられており、前記第1電極と前記第2電極との間に与えられる極性の異なる電圧信号に基づいて可逆的に抵抗値が変化する抵抗変化層からなる抵抗変化素子と、
前記半導体基板の主面に構成されたMOSトランジスタと
を備え、
前記抵抗変化層は、MO x で表される組成を有する第1の酸素不足型の遷移金属酸化物を含み、前記第1電極と接している第1の領域と、MO y (但し、x<y)で表される組成を有する第2の酸素不足型の遷移金属酸化物を含み、前記第2電極と接している第2の領域とを有し、
前記MOSトランジスタは、前記半導体基板の主面に構成されたNウェルと、
前記Nウェルの領域内に構成される、第1のP型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のP型拡散層領域と反対側に構成される第2のP型拡散層領域よりなるP型MOSトランジスタであり、
前記第2電極と、前記P型MOSトランジスタの前記第1のP型拡散層領域とを接続して前記メモリセルを構成する
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 前記第2電極は、前記遷移金属と比べて標準電極電位が高い材料からなり、
前記第1電極は、前記第2電極と比べて標準電極電位が低い材料からなる
ことを特徴とする請求項3に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化層は、前記第1の領域としてのTaOx(但し、0.8≦x≦1.9)で表される組成を有する第1の酸素不足型のタンタル酸化物層と、前記第2の領域としてのTaOy(但し、2.1≦y<2.5)で表される組成を有する第2の酸素不足型のタンタル酸化物層との少なくとも2層が積層された積層構造を有している、
請求項1〜請求項4のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の酸素不足型のタンタル酸化物層の厚みが1nm以上8nm以下である、
請求項5に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化層は、前記第1の領域としてのHfOx(但し、0.9≦x≦1.6)で表される組成を有する第1の酸素不足型のハフニウム酸化物層と、前記第2の領域としてのHfOy(但し、1.8<y<2)で表される組成を有する第2の酸素不足型のハフニウム酸化物層との少なくとも2層が積層された積層構造を有している、
請求項1〜請求項4のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の酸素不足型のハフニウム酸化物層の厚みが1nm以上5nm以下である、
請求項7に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の酸素不足型のハフニウム酸化物層の厚みが3nm以上4nm以下である、
請求項7に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化層は、前記第1の領域としてのZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1の酸素不足型のジルコニウム酸化物層と、前記第2の領域としてのZrOy(但し、1.9<y<2)で表される組成を有する第2の酸素不足型のジルコニウム酸化物層との少なくとも2層が積層された積層構造を有している、
請求項1〜請求項4のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の酸素不足型のジルコニウム酸化物層の膜厚が1nm以上5nm以下である、
請求項10に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の酸素不足型のジルコニウム酸化物層の膜厚が4nm以上5nm以下である、
請求項10に記載の抵抗変化型不揮発性記憶装置。 - 前記第1電極、前記第2電極、および前記抵抗変化層は、前記半導体基板の主面に積層され、
前記第1電極が前記半導体基板の主面により近い下部電極として配置され、
前記第2電極が前記半導体基板の主面からより遠い上部電極として配置される
ことを特徴とする請求項1または請求項2に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化素子の抵抗値の変化は、前記第2電極と接する前記抵抗変化層の前記第2の領域で発現し、
前記抵抗変化層の前記第1の領域と接する前記第1電極と、前記N型MOSトランジスタの前記第1のN型拡散層領域とを接続する
ことを特徴とする請求項1または請求項2に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の領域の高抵抗状態への変化は、前記第2電極から前記第1電極へ向かう電界により、前記抵抗変化層に含まれる酸素イオンが前記第2電極方向に移動し、前記第2の領域における酸素不足型のタンタルまたはハフニウムの酸化物と結合することで発現し、
前記第2の領域の低抵抗状態への変化は、前記第1電極から前記第2電極へ向かう電界により、前記結合した酸素イオンが前記第1電極方向に移動し、前記第2の領域から離脱することで発現する
ことを特徴とする請求項14に記載の抵抗変化型不揮発性記憶装置。 - 前記第1電極の電圧を基準として正の電圧VHRを超える電圧を前記第2電極に印加したとき、前記抵抗変化素子の抵抗値がRHに変化し、
前記第2電極の電圧を基準として正の電圧VLRを超える電圧を前記第1電極に印加したとき、前記抵抗変化素子の抵抗値がRHよりも小さいRLに変化する
ことを特徴とする請求項14に記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
各メモリセルの抵抗変化素子の第2電極は、前記複数のビット線の中の対応する1つに接続され、
各メモリセルのN型MOSトランジスタの第2のN型拡散層領域は、前記複数のソース線の中の対応する1つに接続され、
前記駆動回路は、
前記抵抗変化素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧VHRを超えるような電圧にし、
前記抵抗変化素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧VLRを超えるような電圧にする
ことを特徴とする請求項16に記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
各メモリセルの抵抗変化素子の第2電極は、前記複数のソース線の中の対応する1つに接続され、
各メモリセルのN型MOSトランジスタの第2のN型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、
前記駆動回路は、
前記抵抗変化素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧VHRを超えるような電圧にし、
前記抵抗変化素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧VLRを超えるような電圧にする
ことを特徴とする請求項16に記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
各メモリセルの抵抗変化素子の第2電極は、前記複数のソース線の中の対応する1つを介して、固定された基準電圧を供給する基準電源に接続され、
各メモリセルのN型MOSトランジスタの第2のN型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、
前記駆動回路は、
前記抵抗変化素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも低く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧VHRを超えるような電圧にし、
前記抵抗変化素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧VLRを超えるような電圧にする
ことを特徴とする請求項16に記載の抵抗変化型不揮発性記憶装置。 - 前記第1電極、前記第2電極、および前記抵抗変化層は、半導体基板の主面に積層され、
前記第1電極が前記半導体基板の主面からより遠い上部電極として配置され、
前記第2電極が前記半導体基板の主面により近い下部電極として配置される
ことを特徴とする請求項3または請求項4に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化素子の抵抗値の変化は、前記第2電極と接する前記抵抗変化層の前記第2の領域で発現し、
前記抵抗変化層の前記第2の領域と接する前記第2電極と、前記P型MOSトランジスタの前記第1のP型拡散層領域とを接続する
ことを特徴とする請求項3または請求項4に記載の抵抗変化型不揮発性記憶装置。 - 前記第2の領域の高抵抗状態への変化は、前記第2電極から前記第1電極へ向かう電界により、前記抵抗変化層に含まれる酸素イオンが前記第2電極方向に移動し、前記第2の領域における酸素不足型のタンタルまたはハフニウムの酸化物と結合することで発現し、
前記第2の領域の低抵抗状態への変化は、前記第1電極から前記第2電極へ向かう電界により、前記結合した酸素イオンが前記第1電極方向に移動し、前記第2の領域から離脱することで発現する
ことを特徴とする請求項21に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電極の電圧を基準として正の電圧VHRを超える電圧を前記第1電極に印加したとき、前記抵抗変化素子の抵抗値がRHに変化し、
前記第1電極の電圧を基準として正の電圧VLRを超える電圧を前記第2電極に印加したとき、前記抵抗変化素子の抵抗値がRHよりも小さいRLに変化する
ことを特徴とする請求項21に記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
各メモリセルの抵抗変化素子の第1電極は、前記複数のビット線の中の対応する1つに接続され、
各メモリセルのP型MOSトランジスタの第2のP型拡散層領域は、前記複数のソース線の中の対応する1つに接続され、
前記駆動回路は、
前記抵抗変化素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧VHRを超えるような電圧にし、
前記抵抗変化素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧VLRを超えるような電圧にする
ことを特徴とする請求項23に記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
各メモリセルの抵抗変化素子の第1電極は、前記複数のソース線の中の対応する1つに接続され、
各メモリセルのP型MOSトランジスタの第2のP型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、
前記駆動回路は、
前記抵抗変化素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧VHRを超えるような電圧にし、
前記抵抗変化素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧VLRを超えるような電圧にする
ことを特徴とする請求項23に記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとに前記メモリセルが設けられ、
各メモリセルの抵抗変化素子の第1電極は、前記複数のソース線の中の対応する1つを介して、固定された基準電圧を供給する基準電源に接続され、
各メモリセルのP型MOSトランジスタの第2のP型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、
前記駆動回路は、
前記抵抗変化素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧VHRを超えるような電圧にし、
前記抵抗変化素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、前記基準電圧よりも低く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧VLRを超えるような電圧にする
ことを特徴とする請求項23に記載の抵抗変化型不揮発性記憶装置。
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