JP4778117B2 - メモリセルアレイ、メモリセルアレイの製造方法、不揮発性記憶装置、および、クロスポイント型のメモリセルアレイを構成するメモリセル - Google Patents
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Description
本願発明者らは、上述した課題を詳細に検討すべく、比較例としての複数の電流制御素子を作製し、その電気的特性(特には、リーク電流)を測定した。比較例の電流制御素子は、後述する慣用の製造方法にしたがって作製された。
本発明の実施の形態1に係る電流制御素子と抵抗変化素子とを直列に接続してなる不揮発性記憶素子をメモリセルとして用いたメモリセルアレイ、およびそのようなメモリセルアレイの製造方法について、図1〜図2を用いて説明する。
本発明の実施の形態2に係るメモリセルについて、図3〜図4を用いて説明する。
本発明の実施の形態3に係るメモリセルについて、図5〜図6を用いて説明する。
実施の形態1および実施の形態2で説明したそれぞれの製造方法に従って電流制御素子を作製し、断面観察を行うとともに、電気的特性としてリーク電流特性および絶縁破壊特性を求める実験を行った。この実験の結果について説明する。
図7(a)は、実施例1の電流制御素子10の断面SEM写真であり、図7(b)はその断面模式図である。電流制御素子10の各構成要素には、図1(a)の対応する構成要素の符号を付し、説明を省略する。
図9は、比較例、実施例1、実施例2のそれぞれの電流制御素子10の印加電圧−電流密度特性を示すグラフである。このグラフは、比較例、実施例1、実施例2のそれぞれの電流制御素子10のサンプルから実測された印加電圧−電流密度特性を示している。
図10(a)、(b)は、比較例、実施例1のそれぞれの電流制御素子10の絶縁破壊特性を示すグラフである。図10(a)、(b)はそれぞれ電流制御層8の異なる組成および異なる厚さに対応している。
2 第1の導電体層
3 第1の層間絶縁膜
4 第1のプラグ
5 第1の凹部
6 第1の電極
6a 導電体膜
7 第2の凹部
8 電流制御層
8a 半導体膜または絶縁体膜
9 第2の電極
9a 導電体膜
10 電流制御素子
11 第2の層間絶縁膜
12 第2のプラグ
14 第2の導電体層
15 パッシベーション膜
16 コンタクトホール
17 プラグ材料
18 第3の層間絶縁膜
19 第3のプラグ
20 下部電極
21 抵抗変化層
21a 抵抗変化膜
22 上部電極
22a 電極膜
23 抵抗変化素子
24 メモリセル
25、26 デコーダ
Claims (9)
- 半導体基板と、
前記半導体基板上に、互いに平行に延設された複数の第1の導電体層と、
前記第1の導電体層を被覆するように形成された層間絶縁膜と、
前記層間絶縁膜の上方に、互いに平行に且つ前記複数の第1の導電体層に立体交差するように延設された複数の第2の導電体層と、
前記複数の第1の導電体層と前記複数の第2の導電体層との各立体交差部において、前記層間絶縁膜を貫通して、下端面が前記第1の導電体層に電気的に接続されるように形成されたプラグと、
前記複数の第1の導電体層と前記複数の第2の導電体層との各立体交差部において、前記プラグの上端面と前記第2の導電体層との間に、前記プラグの上端面と前記第2の導電体層とに電気的に接続されるように形成されたメモリセルと
を備え、
前記メモリセルの各々は、
前記プラグの前記上端面を被覆するように形成され、非線形な電流電圧特性を有する電流制御素子と、
前記電流制御素子と電気的に直列に接続され、電圧パルスが印加されるに応じて抵抗値が可逆的に変化する抵抗変化素子と
を有し、
前記プラグの前記上端面は第1の凹形状に形成されており、
前記電流制御素子は、前記プラグの前記上端面を被覆する第1の電極と、前記第1の電極の上に形成された半導体層または絶縁体層である電流制御層と、前記電流制御層の上に形成された第2の電極とを有し、
前記第1の電極の、前記プラグの前記上端面の中央部上における厚さは、前記プラグの前記上端面の周縁部上における厚さよりも厚く、最大で前記第1の凹形状の深さだけ厚い
メモリセルアレイ。 - 前記プラグの前記上端面の上方に位置する前記第1の電極の上面は第2の凹形状であり、当該第2の凹形状の深さが前記電流制御層の厚さよりも小さい
請求項1に記載のメモリセルアレイ。 - 前記プラグの前記上端面の上方に位置する前記第1の電極の上面は略平坦である
請求項1に記載のメモリセルアレイ。 - 前記抵抗変化素子は、前記電流制御素子の前記第2の電極に接して形成された抵抗変化層と、前記抵抗変化層の上に形成された第3の電極とを有し、
前記第2の電極、前記抵抗変化層、及び前記第3の電極で構成される積層構造体が、前記抵抗変化素子を構成する
請求項1に記載のメモリセルアレイ。 - 前記第1の電極または前記第2の電極が窒化タンタルで構成され、前記電流制御層が窒化シリコンで構成されている
請求項1〜4のいずれか1項に記載のメモリセルアレイ。 - 半導体基板上に、複数の第1の導電体層と複数の第2の導電体層とが互いに立体交差するように延設され、前記複数の第1の導電体層と前記複数の第2の導電体層との各立体交差部にメモリセルが配設されているメモリセルアレイの製造方法であって、
前記メモリセルの各々は、
第1の電極と、前記第1の電極の上に形成された半導体層または絶縁体層である電流制御層と、前記電流制御層の上に形成された第2の電極とを有し、非線形な電流電圧特性を有する電流制御素子と、
前記電流制御素子と電気的に直列に接続され、電圧パルスが印加されるに応じて抵抗値が可逆的に変化する抵抗変化素子と
を有し、
前記製造方法は、
前記半導体基板上に前記複数の第1の導電体層を形成する工程と、
前記複数の第1の導電体層を被覆するように層間絶縁膜を形成する工程と、
前記層間絶縁膜の前記各メモリセルの対応位置に、前記層間絶縁膜を貫通して前記第1の導電体層に達するコンタクトホールを形成する工程と、
前記コンタクトホール内及び前記層間絶縁膜上にプラグ材料を堆積する工程と、
前記プラグ材料を前記層間絶縁膜が露出するまで研磨する第1の研磨工程と、
前記第1の研磨工程の後に、上端面に凹形状が形成された前記プラグ材料及び前記層間絶縁膜上に、前記電流制御素子の前記第1の電極となる導電体膜を堆積する工程と、
前記導電体膜の表面を研磨する第2の研磨工程と
を含むメモリセルアレイの製造方法。 - 前記第2の研磨工程において、前記導電体の表面を化学的機械的研磨法にて研磨する
請求項6に記載のメモリセルアレイの製造方法。 - 請求項1〜5のいずれか1項に記載のメモリセルアレイと、
前記メモリセルアレイを駆動するためのデコーダと
を備える不揮発性記憶装置。 - 層間絶縁膜の表面に凹形状の上端面が露出したプラグの上に形成され、クロスポイント型のメモリセルアレイを構成するメモリセルであって、
前記プラグの前記上端面を被覆するように形成され、非線形な電流電圧特性を有する電流制御素子と、
前記電流制御素子と電気的に直列に接続され、電圧パルスが印加されるに応じて抵抗値が可逆的に変化する抵抗変化素子と
を備え、
前記電流制御素子は、前記プラグの前記上端面を被覆する第1の電極と、前記第1の電極の上に形成された半導体層または絶縁体層である電流制御層と、前記電流制御層の上に形成された第2の電極とを有し、
前記第1の電極の、前記プラグの前記上端面の中央部上における厚さは、前記プラグの前記上端面の周縁部上における厚さよりも厚く、最大で前記プラグの前記上端面の凹形状の深さだけ厚い
メモリセル。
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