JP2010040728A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】抵抗変化素子の性能バラツキや信頼性の劣化の問題を解決する半導体装置およびその製造方法を提供する。
【解決手段】第一の金属を含む第一の電極と、前記第一の金属の酸化物絶縁体から成り第一の電極の周囲に形成された第一の側壁部と、前記第一の電極上に形成された抵抗変化層と、第二の金属を含み第一の電極上に抵抗変化層を挟んで形成された第二の電極と、第二の金属の酸化物絶縁体から成り第二の電極の周囲に形成された第二の側壁部と、含む半導体装置とされる。
【選択図】図１

Description

本発明は、抵抗変化素子を有する半導体装置及びその製造方法に関する。

不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んである。

最近、これらの従来の不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）が提案されている（非特許文献１）。この抵抗変化型不揮発メモリは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリであり、セル面積が小さく、かつ多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有すると考えられている。非特許文献１の抵抗変化層としてはＰＣＭＯ（Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３）及びＹＢＣＯ（ＹＢａ_２Ｃｕ_３Ｏ_ｙ）を用いている。

抵抗変化型不揮発性メモリについては他の提案もなされている（非特許文献２、非特許文献３）。非特許文献２では、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられており、上部電極に正の電圧を印加することで、低抵抗状態または高抵抗状態に変化することが述べられている。非特許文献３では、抵抗変化層に８０ｎｍの微結晶ＴｉＯ_２を用いている。ＲｅＲＡＭは一般的に、１つのメモリセルあたり１つの制御用トランジスタと１つの抵抗変化素子の構成で用いられる。

図８は一般的な１Ｔ１Ｒ型のＲｅＲＡＭメモリセルである。半導体基板１５上にゲート絶縁膜４及びゲート電極５、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン７と接続するようにビア８が形成されビア８と接続するように下部電極１、抵抗変化層２、上部電極３が順次積層されたＭＩＭ構造が形成され、上部電極３上にビア１０が形成され、ビア１０と接続するように第二の配線層１２が形成され、ソース／ドレイン６と接続するようにビア６が形成され、ビア６と接続するように第一の配線層１１が形成されている。

非特許文献１から３に記載のＲｅＲＡＭの動作方法について説明する。まず、第一の配線層１１及びゲート電極５に正の電圧を印加し、抵抗変化層２を低抵抗化（Ｆｏｒｍｉｎｇ）する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値によって電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。低抵抗状態から高抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチングには、第一の配線層１１及びゲート電極５に正の電圧を印加する。このとき、第一の配線層１１には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお高抵抗状態から低抵抗状態および低抵抗状態から高抵抗状態のスイッチング時において、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加してもスイッチング動作を行うことができる。

図４はＲｅＲＡＭのスイッチング原理を説明したものである（非特許文献４、非特許文献５）。図２に示す様に、ＲｅＲＡＭでは、上部電極に電圧を印加して低抵抗化（Ｆｏｒｍｉｎｇ）した状態において、遷移金属酸化物中に電流パスが形成されている。この電流パスが形成されている状態で、上下電極間に電圧を印加することによって、電流パス内で酸化還元反応が起き、抵抗値が変化する。電流パスの抵抗変化は、この電流パスの上下電極界面付近における酸化還元によっておこると考えられている。
Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ．ａｌ．、２００２ ＩＥＤＭ、論文番号７．５、Ｄｅｃ２００２ Ｇ．−Ｓ． Ｐａｒｋ ｅｔ．ａｌ．．、ＡＰＬ、Ｖｏｌ．９１、ｐｐ．２２２１０３、２００７ Ｃ． Ｙｏｓｈｉｄａ ｅｔ． ａｌ．、ＡＰＬ、 Ｖｏｌ． ９１、 ｐｐ．２２３５１０、２００７ Ｊ．Ｆ．Ｇｉｂｂｏｎｓ ｅｔ． ａｌ．， Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅ．， ｖｏｌ．７， ｐｐ．７８５， １９６４ Ｋ．Ｋｉｎｏｓｈｉｔａ ｅｔ． ａｌ．， ＡＰＬ， ｖｏｌ． ８９， ｐｐ．１０３５０９， ２００６

しかし、図５に示すように、上部電極への電圧印加によって実際に形成される電流パスは１メモリ素子あたり１本だけでなく、不完全な電流パスも含めて抵抗変化層中の様々な場所で形成され、特に、エッチングダメージの入っている側部で形成されやすい。Ｆｏｒｍｉｎｇ後のスイッチング動作において、これらの不完全な電流パスが導通した場合、抵抗値が急激にさがり、誤動作の原因となる。また、ダメージの入った側部付近の電流パスのスイッチング特性はダメージの入っていない電極中心付近の電流パスと異なるため、メモリ素子性能のバラツキの大幅な増大や信頼性の大幅な劣化の原因となっている。

上下電極をパターニングする際に上下電極の面積を小さくすることで不完全な電流パスの本数を少なくすることができる。しかしながら、露光機の最小寸法の制約により、上下電極の面積を十分に小さくすることは困難である。また、面積を小さくした場合、側部ダメージの影響をより受けることになるため、バラツキがより増大してしまう。

本発明の目的は、以上のような抵抗変化素子の性能バラツキの増大や信頼性の劣化の問題を解決する半導体装置およびその製造方法を提供することにある。

本発明の第１の視点において、第一の金属を含む第一の電極と、前記第一の金属の酸化物絶縁体から成り第一の電極の周囲に形成された第一の側壁部と、前記第一の電極上に形成された抵抗変化層と、第二の金属を含み、前記第一の電極上に抵抗変化層を挟んで形成された第二の電極と、第二の金属の酸化物絶縁体から成り前記第二の電極の周囲に形成された第二の側壁部と、を含む半導体装置が提供される。

本発明の第２の視点において、基体上に第一の金属を堆積する工程と、第一の金属上に抵抗変化層を堆積する工程と、抵抗変化層上に第二の金属を堆積する工程と、前記第一の金属と前記抵抗変化層と前記第二の金属を連続してエッチングする工程と、前記第一の金属と前記第二の金属の周囲を酸化して前記第一の金属の酸化物絶縁体及び前記第二の金属の酸化物絶縁体を形成する工程と、を少なくとも含む半導体装置の製造方法が提供される。

本発明によれば、抵抗変化素子の性能バラツキを抑制した、信頼性の高い半導体装置とすることができる。

以下、本発明を実施するための最良の形態について、１Ｔ１Ｒ型のＲｅＲＡＭを例に図面を用いて説明する。

図１は本発明の抵抗変化素子のＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）素子が搭載された１Ｔ１Ｒ型のＲｅＲＡＭの断面図を示している。半導体基板１５上にゲート絶縁膜４及びゲート電極５、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン７と接続するようにビア８が形成されビア８と接続するように抵抗変化素子であるＭＩＭ構造１９が形成されている。そして、ＭＩＭ構造１９上にビア１０が形成され、ビア１０と接続するように第二の配線層１２が形成され、ソース／ドレイン６と接続するようにビア９が形成され、ビア９と接続するように第一の配線層１１が形成されている。

上記ＭＩＭ構造１９が、第一の金属から成る第一の電極（以下、下部電極とする）１と、前記第一の金属の酸化物絶縁体から成り下部電極１の周囲に形成された第一の側壁部１６と、前記下部電極１上に形成された抵抗変化層２と、第二の金属から成り下部電極１上に抵抗変化層２を挟んで形成された第二の電極（以下、上部電極とする）３と、第二の金属の酸化物絶縁体から成り上部電極３の周囲に形成された第二の側壁部１７と、を含んでいる。ここで、金属とは典型金属または遷移金属を指し、半導体等の半金属は含まない。

ここで、図２に示すように、前記抵抗変化層２は、前記第一の側壁部１６上にも形成されていることが好ましい。

また、図３に示すように、前記第二の側壁部１７が、前記第一の側壁部１６上に前記抵抗変化層２を挟んで形成されていることが好ましい。このような構成とすることで、ＭＩＭ構造１９の作成プロセスを容易にすることができる。

制御トランジスタとしては、Ｎ型電界効果トランジスタ（ＮＦＥＴ）でもＰ型電界効果トランジスタ（ＰＦＥＴ）でも良いが、ここではＮＦＥＴを用いた。ゲート絶縁膜４としては、ここではＳｉＯ_２を用いたが、ＨｆＯ_２、ＺｒＯ_２、もしくはＡｌ_２Ｏ_３、またはこれらのシリケート、窒化物、積層膜であっても良い。ゲート電極５としてはメタルゲートやシリサイドゲートであってもよい。

下部電極１は、基本的に導電性を有していれば良く、なおかつ、酸化することで絶縁性を示す材料を選択する。下部電極１は、例えば、Ｔｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏなどによって形成できる。また、これらの材料の積層体であっても良い。第一の側壁部１６は、下部電極１にＴｉを用いた場合にはＴｉＯ_２、ＴｉＮを用いた場合にはＴｉＯ_２（Ｎ）、Ａｌを用いた場合にはＡｌ_２Ｏ_３、Ｎｉを用いた場合にはＮｉＯ、Ｃｕを用いた場合にはＣｕＯ、ＣｕＡｌを用いた場合にはＣｕＯ（Ａｌ）、Ｔａを用いた場合にはＴａ_２Ｏ_５、ＴａＮを用いた場合にはＴａ_２Ｏ_５（Ｎ）、Ｚｒを用いた場合にはＺｒＯ_２、Ｈｆを用いた場合にはＨｆＯ_２、Ｍｏを用いた場合にはＭｏＯ_２が望ましい。

上部電極３は、基本的に導電性を有していれば良い。上部電極３は、例えば、Ｔｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏなどによって形成できる。また、これらの材料の積層体であっても良い。第二の側壁部１７は、上部電極３にＴｉを用いた場合にはＴｉＯ_２、ＴｉＮを用いた場合にはＴｉＯ_２（Ｎ）、Ａｌを用いた場合にはＡｌ_２Ｏ_３、Ｎｉを用いた場合にはＮｉＯ、Ｃｕを用いた場合にはＣｕＯ、ＣｕＡｌを用いた場合にはＣｕＯ（Ａｌ）、Ｔａを用いた場合にはＴａ_２Ｏ_５、ＴａＮを用いた場合にはＴａ_２Ｏ_５（Ｎ）、Ｚｒを用いた場合にはＺｒＯ_２、Ｈｆを用いた場合にはＨｆＯ_２、Ｍｏを用いた場合にはＭｏＯ_２が望ましい。

抵抗変化層２はＴｉＯ_２、ＦｅＯ、ＮｉＯ、ＺｒＯ_２、ＣｕＯ、ＷＯを少なくとも含む単層膜もしくは積層膜が望ましい。下部電極１と上部電極３に挟まれた領域が、抵抗変化層２の活性領域である。この活性領域の面積は可能な限り小さい方が望ましい。本発明では、後で述べる本発明の製造方法により、露光機の最小寸法以上に実効的なスイッチング領域の大きさを小さくすることができる。

本発明の抵抗変化素子の動作方法について説明する。まず、Ｆｏｒｍｉｎｇを行うため、第一の配線層１１及びゲート電極５に正の電圧を印加し、抵抗変化層２を低抵抗化する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。低抵抗状態から高抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。このとき、第一の配線層１１には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお低抵抗状態から高抵抗状態及び高抵抗状態から低抵抗状態へのスイッチング時には、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。

図６にＦｏｒｍｉｎｇ後の本発明の抵抗変化素子のＭＩＭ構造部を示す。本発明の抵抗変化素子では、上下電極の側壁部が酸化物絶縁体であるため、電流パスは抵抗変化層の中心付近にしかできなくなる。つまり、エッチングダメージの入っている側部において不完全な電流パスが形成されなくなる。従って、抵抗変化素子のバラツキが低下し、信頼性が向上する。一方、電流パスの抵抗変化には電流パス近傍の酸化還元反応が関与しているため、抵抗変化層の酸素原子及び金属原子の挙動が重要である。本発明では、抵抗変化層の大部分が酸化物絶縁体である第一の側壁部１６及び第二の側壁部１７と接しているため、抵抗変化層全体が上下金属電極と接している従来構造と異なり、上下の接した部分を介しての抵抗変化層から上下層への酸素拡散および電極層からの意図しない金属拡散が大幅に抑えられる。そのため、本発明の抵抗変化素子の構造、すなわちＭＩＭ構造１９とすることにより、安定したスイッチング動作が得られる。

次に、図７Ａ〜Ｉを参照しながら、本発明の抵抗変化素子（半導体装置）の製造方法について説明する。

まず、図７Ａに示すように、半導体基板１５上にシリコン酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とＤｒｙエッチング工程を用いてパターニングすることでゲート電極５を形成する。

次に、図７Ｂに示すように、ゲート電極５をマスクとして２×１０^１５ｃｍ^−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。その後、高温アニールによって不純物の活性化を行う。

次に、図７Ｃに示すように、半導体基板１５全面に第一の層間膜１３を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｌｉｓｈｉｎｇ）法を用いることで表面を平坦化する。第一の層間膜１３としては、シリコン酸化膜を用いることができる。

次に、第一の層間膜１３に露光工程とＤｒｙエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。

さらに、図５Ｄに示すようにＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８を形成する。

次に、図５Ｅに示すように、基体２０としての第一の層間膜１３およびビア８の上に、４０ｎｍのＴｉ、２０ｎｍのＮｉＯ、４０ｎｍのＴｉ、４０ｎｍのシリコン窒化膜を順次堆積し、露光工程とＤｒｙエッチング工程を用いてパターニングすることで上部電極１（Ｔｉ）、絶縁層２（ＮｉＯ）、上部電極３、ハードマスク層１８から成るＭＩＭ構造１９を形成する。ＴｉＮの堆積にはＴｉターゲットとＤＣスパッタを用いた反応性スパッタ法を用いることができる。ＮｉＯの堆積にはＮｉＯターゲットを装備したＲＦスパッタ装置を用いることができる。なお、ＭＩＭ構造の面積は小さい方が望ましいため、露光機の最小寸法でパターニングを行う。

次に、図５Ｆに示すように、露出した上下電極側部を酸化し、酸化物絶縁体１６、１７を形成する。この側壁酸化処理によって、抵抗変化層２の組成が変化しないような酸化条件を用いる方が望ましい。少なくとも、抵抗変化層２の酸化速度よりも、上下電極１及び２の酸化速度の方が速い条件を選ぶことが望ましい。酸化条件は、プラズマ酸化法により３５０℃程度でのプラズマ酸化処理が好ましい。このとき、ハードマスク層１８は、ＭＩＭ構造上部からの酸化を防止する効果を担う。

次に、図５Ｇに示すように、Ｄｒｙエッチング法を用いてハードマスク層１８を除去する。

次に、図５Ｈに示すように、半導体基板１５全面に第二の層間膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。ここでは、第二の層間膜１４として、酸化膜を用いる。

次に、第二の層間膜１４及び第一の層関膜１３に露光工程とＤｒｙエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。

さらに、図５Ｉに示すようにＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア９、１０を形成する。最後に、ＴｉＮ、Ａｌを順次堆積し、露光工程とＤｒｙエッチング工程を用いてパターニングすることで配線層１１、１２を形成する。

本発明の抵抗変化素子の製造方法を用いることで、露光機の最小寸法以下にスイッチング領域の実効面積を縮小することができ、Ｆｏｒｍｉｎｇ時に形成される不完全な電流パスの本数を少なくする事ができる。抵抗変化層が微結晶の場合、抵抗変化層の面方向から見た結晶粒の面積と同程度以下にすることで、複数の結晶粒境界によるスイッチング特性バラツキを低減することができる。

以上の効果により、本発明の構造および製造方法を用いることで、バラツキ及び信頼性が優れた抵抗変化素子を実現することができる。

以上、本発明を上記実施の形態に即して説明したが、本発明は、上記実施の形態の構成のみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。

本発明の抵抗変化素子の断面図である。 本発明の他の抵抗変化素子の断面図である。 本発明の他の抵抗変化素子の断面図である。 ＲｅＲＡＭのスイッチング原理を示す図である。 非特許文献１−３に記載のＲｅＲＡＭの動作を示す図である。 Ｆｏｒｍｉｎｇ後の本発明の抵抗変化素子を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 本発明の半導体装置の製造方法の一例を示す図である。 非特許文献１−３に記載の抵抗変化型メモリ素子の断面図である。

符号の説明

１ 第一の電極（下部電極）
２ 抵抗変化層（絶縁層）（ＴｉＯ_２／Ｔａ_２Ｏ_５積層膜）
３ 第二の電極（上部電極）
４ ゲート絶縁膜
５ ゲート電極
６ ソース／ドレイン
７ ソース／ドレイン
８ ビア
９ ビア
１０ ビア
１１ 第一の配線層
１２ 第二の配線層
１３ 第一の層間膜
１４ 第二の層間膜
１５ 半導体基板
１６ 第一の側壁部（下部電極金属を含む酸化物絶縁体）
１７ 第二の側壁部（上部電極金属を含む酸化物絶縁体）
１８ ハードマスク
１９ ＭＩＭ構造（抵抗変化素子）
２０ 基体

Claims (8)

1. 第一の金属を含む第一の電極と、
   前記第一の金属の酸化物絶縁体から成り前記第一の電極の周囲に形成された第一の側壁部と、
   前記第一の電極上に形成された抵抗変化層と、
   第二の金属を含み、前記第一の電極上に抵抗変化層を挟んで形成された第二の電極と、
   前記第二の金属の酸化物絶縁体から成り前記第二の電極の周囲に形成された第二の側壁部と、
   を含む半導体装置。
2. 前記抵抗変化層は、前記第一の側壁部上にも形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第二の側壁部が、前記第一の側壁部上に前記抵抗変化層を挟んで形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第一の金属がＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏのいずれかであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
5. 前記第二の金属がＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏのいずれかであることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
6. 前記抵抗変化層は、ＴｉＯ_２、ＦｅＯ、ＮｉＯ、ＺｒＯ_２、ＣｕＯ、ＷＯのいずれかを含むことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
7. 基体上に第一の金属を堆積する工程と、
   第一の金属上に抵抗変化層を堆積する工程と、
   抵抗変化層上に第二の金属を堆積する工程と、
   前記第一の金属と前記抵抗変化層と前記第二の金属を連続してエッチングする工程と、
   前記第一の金属と前記第二の金属の周囲を酸化して前記第一の金属の酸化物絶縁体及び前記第二の金属の酸化物絶縁体を形成する工程と、
   を少なくとも含む半導体装置の製造方法。
8. 前記第一の金属の酸化物絶縁体及び前記第二の金属の酸化物絶縁体を形成する工程を、プラズマ酸化法により行うことを特徴とする請求項７に記載の半導体装置の製造方法。

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